JPH0210874A - 導電率変調ｍｏｓ半導体パワーデバイスの製造方法及びこの方法により得られるデバイス - Google Patents
導電率変調ｍｏｓ半導体パワーデバイスの製造方法及びこの方法により得られるデバイスInfo
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- JPH0210874A JPH0210874A JP1074109A JP7410989A JPH0210874A JP H0210874 A JPH0210874 A JP H0210874A JP 1074109 A JP1074109 A JP 1074109A JP 7410989 A JP7410989 A JP 7410989A JP H0210874 A JPH0210874 A JP H0210874A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は導電重度１ＭＯｓパワーデバイス（１１１ＭＯ
ｓデバイス）の製造方法及びこの方法によって得られる
デバイスに関するものである。
ｓデバイス）の製造方法及びこの方法によって得られる
デバイスに関するものである。
１１１ＭＯ３）ランジスタでは、ドレインエピタキシャ
ル領域の高抵抗値から派生している従来タイプのＭＯＳ
パワーデバイスの制約を、ドレインに直列の接合（Ｎチ
ャネルか、又はＰチャネルＨＩＭＯＳかに応じてＰ−Ｎ
か、又はＮ−Ｐ接合）に小数キャリヤを注入することに
よってドレイン領域の導電率を変調させることによって
克服している。
ル領域の高抵抗値から派生している従来タイプのＭＯＳ
パワーデバイスの制約を、ドレインに直列の接合（Ｎチ
ャネルか、又はＰチャネルＨＩＭＯＳかに応じてＰ−Ｎ
か、又はＮ−Ｐ接合）に小数キャリヤを注入することに
よってドレイン領域の導電率を変調させることによって
克服している。
ＨＩ ＭＯＳデバイスの構成そのものによる真性寄生サ
イリスクを殆ど作動させな（するために、基板（Ｐ゛形
又はＮｏ形）と前記接合を構成するエピタキシャル層（
Ｎ−又はＰ−）との間に薄い（Ｎ”又はＰ“）エピタキ
シャルバッファ層を設けて、前記エピタキシャル層（Ｎ
−又はＰ−）の電荷量を増やすようにすることが屡々行
われている。しかし、エピタキシャル技法でドパント濃
度が１０１６原子／ ｃｍ ３以上のバッファ層を形成
することはできず、これにより前記バッファ層の有効性
が大いに制限されている。
イリスクを殆ど作動させな（するために、基板（Ｐ゛形
又はＮｏ形）と前記接合を構成するエピタキシャル層（
Ｎ−又はＰ−）との間に薄い（Ｎ”又はＰ“）エピタキ
シャルバッファ層を設けて、前記エピタキシャル層（Ｎ
−又はＰ−）の電荷量を増やすようにすることが屡々行
われている。しかし、エピタキシャル技法でドパント濃
度が１０１６原子／ ｃｍ ３以上のバッファ層を形成
することはできず、これにより前記バッファ層の有効性
が大いに制限されている。
本発明の目的はエピタキシャル成長により得ることがで
きる濃度よりも遥かに高いドバント濃度を有するバッフ
ァ層を形成して、寄住サイリスクが作動しないように１
１１ＭＯｓデバイスを保護すると共にＨｌＭＯＳデバイ
スのターンオフ時間を著しく短縮せしめる２重の効果を
呈する１１１ＭＯｓデバイスの製造方法を提供すること
にある。
きる濃度よりも遥かに高いドバント濃度を有するバッフ
ァ層を形成して、寄住サイリスクが作動しないように１
１１ＭＯｓデバイスを保護すると共にＨｌＭＯＳデバイ
スのターンオフ時間を著しく短縮せしめる２重の効果を
呈する１１１ＭＯｓデバイスの製造方法を提供すること
にある。
本発明による製造方法は、前記バッファ層を形成するた
めにニ ー前記基板上に該基板と同−導電形の薄い半導体層をエ
ピタキシャル成長させる工程と；−バッファ層を形成す
るために後に拡散処理を施すのに必要とされる導電形（
Ｎ又はＰ）のドパントを前記薄い半導体層にイオン注入
又は堆積させる工程； とを含むことを特徴とする。
めにニ ー前記基板上に該基板と同−導電形の薄い半導体層をエ
ピタキシャル成長させる工程と；−バッファ層を形成す
るために後に拡散処理を施すのに必要とされる導電形（
Ｎ又はＰ）のドパントを前記薄い半導体層にイオン注入
又は堆積させる工程； とを含むことを特徴とする。
以下図面につき説明する。
第１ａ図は従来タイプのＮチャネルＩｌｒＭＯＳパワー
トランジスタの構成を示したものである。この構成によ
れば、基板Ｐ１と、その上のエピタキシャルＪＩＮ−と
から成るドレインに直列のＰ−Ｎ接合に少数キャリヤを
注入することによってドレインの導電率を変調させる。
トランジスタの構成を示したものである。この構成によ
れば、基板Ｐ１と、その上のエピタキシャルＪＩＮ−と
から成るドレインに直列のＰ−Ｎ接合に少数キャリヤを
注入することによってドレインの導電率を変調させる。
第１ｂ図は第１ａ図の構成、特にこの構成そのものによ
る真性寄生サイリスクの等価回路を示す。この寄生サイ
リスクは２つのトランジスタｎｐｎとｐｎｐの共通ベー
ス電流利得の和ａ。十〇ｐ（こ−にａ７はトランジスタ
ｎｐｎの利得、ａｐはトランジスタｐｎｐの利得）が値
ｌに達する際に常に作動する。従って、この寄生サイリ
スクを作動させなくするためには（ａ１％＋ａ、、）＜
１とする必要がある。実際上、このようにするにはａＪ
、の値をできるだけ多く低減させて行なう必要がある。
る真性寄生サイリスクの等価回路を示す。この寄生サイ
リスクは２つのトランジスタｎｐｎとｐｎｐの共通ベー
ス電流利得の和ａ。十〇ｐ（こ−にａ７はトランジスタ
ｎｐｎの利得、ａｐはトランジスタｐｎｐの利得）が値
ｌに達する際に常に作動する。従って、この寄生サイリ
スクを作動させなくするためには（ａ１％＋ａ、、）＜
１とする必要がある。実際上、このようにするにはａＪ
、の値をできるだけ多く低減させて行なう必要がある。
電流利得ａは領域の厚さと基本ドパントの濃度との双方
の関数である（これらの各ファクタの大きさが大きくな
ると、利得が低下する）ことからして、最も広く用いら
れている解決策の１つは、第２図に示すように、基板Ｐ
ゝとエピタキシャル層Ｎ−との間に薄いエピタキシャル
層（「バッファ」）Ｎｏを設けて、トランジスタｐｎｐ
のベース（第２図では、このトランジスタｐｎｐのベー
スはエビターＪｉ−シャルバッファ層Ｎ１とエピタキシ
ャルｊｉｆｆｌＮとで構成される）であるエピタキシャ
ル領域Ｎにおける電荷量を増やし、従って利得ａ、を著
しく低減させる方法である。
の関数である（これらの各ファクタの大きさが大きくな
ると、利得が低下する）ことからして、最も広く用いら
れている解決策の１つは、第２図に示すように、基板Ｐ
ゝとエピタキシャル層Ｎ−との間に薄いエピタキシャル
層（「バッファ」）Ｎｏを設けて、トランジスタｐｎｐ
のベース（第２図では、このトランジスタｐｎｐのベー
スはエビターＪｉ−シャルバッファ層Ｎ１とエピタキシ
ャルｊｉｆｆｌＮとで構成される）であるエピタキシャ
ル領域Ｎにおける電荷量を増やし、従って利得ａ、を著
しく低減させる方法である。
利得ａｐを低下させると、即ち導通状態の期間中に基板
Ｐ＋から領域Ｎ−に注入されて、この領域Ｎ−に蓄積さ
れる少数電荷（ホール）の量を低下させると、再結合さ
せるべきボールの量が少ないために第２図に示すデバイ
スのターン・オフ時間も著しく短縮することになる。
Ｐ＋から領域Ｎ−に注入されて、この領域Ｎ−に蓄積さ
れる少数電荷（ホール）の量を低下させると、再結合さ
せるべきボールの量が少ないために第２図に示すデバイ
スのターン・オフ時間も著しく短縮することになる。
第２図の構成のデバイスを製造する従来法は、基板Ｐ“
の上にバッファＮＮ゛を、ついでその上に領域Ｎ−をエ
ピタキシャル技法により順次成長させ、ついでデバイス
を製造する慣例の工程を進めていく方法である。
の上にバッファＮＮ゛を、ついでその上に領域Ｎ−をエ
ピタキシャル技法により順次成長させ、ついでデバイス
を製造する慣例の工程を進めていく方法である。
しかし、エピタキシャル法では、Ｎ形又はＰ形ドパント
のいずれでもバッファ層の濃度を１０１６原子／ ｃｍ
″以上にすることはできない。このことが上述した従
来の解決策の有効性を限定している。
のいずれでもバッファ層の濃度を１０１６原子／ ｃｍ
″以上にすることはできない。このことが上述した従
来の解決策の有効性を限定している。
これに対し、本発明による解決策によればエピタキシャ
ル成長で可能とされるよりもドパント濃度が遥かに高い
バッファ層を形成することができ、従って利得ａ、及び
デバイスのターン・オフ時間の双方を一層徹底的に低下
させることができる。
ル成長で可能とされるよりもドパント濃度が遥かに高い
バッファ層を形成することができ、従って利得ａ、及び
デバイスのターン・オフ時間の双方を一層徹底的に低下
させることができる。
本発明によるバッファ層を形成するのに用いる技法を第
３ａ〜第３ｅ図に示す例によって説明する。
３ａ〜第３ｅ図に示す例によって説明する。
なお、これらの図はデバイスの種々の製造工程中におけ
る構成を概略的に示したものである。
る構成を概略的に示したものである。
先ず、固有抵抗値が１５〜２０ｍΩ・ｃｍのシリコンＰ
”（１００）の基板１ （第３ａ図）を出発材料とし、
この上に固有抵抗値が２５Ω・ｃｍで、厚さが約１５μ
ｍのＰ形シリコン（ホウ素をドープした）の薄層４をエ
ピタキシャル成長させる（第３ｂ図）。
”（１００）の基板１ （第３ａ図）を出発材料とし、
この上に固有抵抗値が２５Ω・ｃｍで、厚さが約１５μ
ｍのＰ形シリコン（ホウ素をドープした）の薄層４をエ
ピタキシャル成長させる（第３ｂ図）。
ついで上記エピタキシャル層４の上に５Ｘ１０１４原子
／ ｃｍ ”の量のアンモンを注入しく第３Ｃ図）、つ
いでこのドパントｓｂを温度Ｔ＝１１５０°Ｃで２時間
拡散させて、最初に成長させたエピタキシャル層よりも
薄い層Ｎ゛を形成する（第３ｄ図）。
／ ｃｍ ”の量のアンモンを注入しく第３Ｃ図）、つ
いでこのドパントｓｂを温度Ｔ＝１１５０°Ｃで２時間
拡散させて、最初に成長させたエピタキシャル層よりも
薄い層Ｎ゛を形成する（第３ｄ図）。
この時点にて、形成すべきデバイスの電圧ＢＶｏｓｓに
より決定される固有抵抗値及び厚さを有するＮ−形の第
２のエピタキシャルＮ３を成長させる（第３ｅ図）。製
造過程（第３ｄ図から第３ｅ図の過程）にて、残存する
Ｐ形薄層（本発明の目的には必須のものではない）は基
板のホウ素の外方拡散によって完全に吸収されてしまう
ためにバッファ層２が完璧に形成されることになる。
より決定される固有抵抗値及び厚さを有するＮ−形の第
２のエピタキシャルＮ３を成長させる（第３ｅ図）。製
造過程（第３ｄ図から第３ｅ図の過程）にて、残存する
Ｐ形薄層（本発明の目的には必須のものではない）は基
板のホウ素の外方拡散によって完全に吸収されてしまう
ためにバッファ層２が完璧に形成されることになる。
Ｎ−Ｊｉ３を形成した後のＭＯＳパワーデバイスの製造
過程は従来の方法と全く同じであり、完成デバイスの構
成は第３ｆ図に示す通りである。
過程は従来の方法と全く同じであり、完成デバイスの構
成は第３ｆ図に示す通りである。
なお、第１エピタキシャル層Ｐ（これは基板ｐ ＋＋の
上に直接成長させた）は基板のホウ素の外方拡散をバッ
ファする目的に仕え、前記アンチモンの注入処置を基板
Ｐ″１に直接行なった場合には、つぎの高温熱処理中に
、基板中のホウ素がエピタキシャル層の方へと広がり、
このホウ素の濃度がアンチモンの濃度以上となるために
バッファ層Ｎ＋がなくなってしうまう。
上に直接成長させた）は基板のホウ素の外方拡散をバッ
ファする目的に仕え、前記アンチモンの注入処置を基板
Ｐ″１に直接行なった場合には、つぎの高温熱処理中に
、基板中のホウ素がエピタキシャル層の方へと広がり、
このホウ素の濃度がアンチモンの濃度以上となるために
バッファ層Ｎ＋がなくなってしうまう。
第４ａ及び第４ｂ図は従来法及び本発明による方法でそ
れぞれ得ることのできる旧ＭＯＳデバイスに対するバッ
ファ層におけるドパントの濃度を示す特性図であり、こ
れらの図によりドーピング濃度を互いに比較することが
できる。これから明らかなように、本発明による方法に
よれば「バフフッｊ層におけるドパントの濃度は著しく
高くなる。
れぞれ得ることのできる旧ＭＯＳデバイスに対するバッ
ファ層におけるドパントの濃度を示す特性図であり、こ
れらの図によりドーピング濃度を互いに比較することが
できる。これから明らかなように、本発明による方法に
よれば「バフフッｊ層におけるドパントの濃度は著しく
高くなる。
本発明の他の例によれば、基板Ｐ ＋＋上に第１エピタ
キシャル層Ｐを成長させた後に（第３ｂ図）、ドパント
としてのアンチモンを注入する代りに、このアンチモン
を第１エピタキシヤルｊｌＪＰの上に予備堆積してから
アンチモンを拡散させて、第３ｄ図の構造のものを得る
ことができ、残りの工程は前述した例の場合と同じであ
る。
キシャル層Ｐを成長させた後に（第３ｂ図）、ドパント
としてのアンチモンを注入する代りに、このアンチモン
を第１エピタキシヤルｊｌＪＰの上に予備堆積してから
アンチモンを拡散させて、第３ｄ図の構造のものを得る
ことができ、残りの工程は前述した例の場合と同じであ
る。
イオン注入及び予備堆積のいずれにもアンチモンの代り
にヒ素又はリンを用いることもできることは勿論である
。
にヒ素又はリンを用いることもできることは勿論である
。
本発明による方法はＮ形基板を出発材料とし、第３図の
順次の領域の導電形を全て反対の導電形とするＰチャネ
ルＩＩＩＭＯｓデバイスの製造にも用い得ることは明ら
かである。
順次の領域の導電形を全て反対の導電形とするＰチャネ
ルＩＩＩＭＯｓデバイスの製造にも用い得ることは明ら
かである。
本発明による方法によれば、第２図に示したような従来
の場合に較べて、寄生サイリスクをより一層確実に作動
させなくすると共にターン・オフ時間も短くすることが
できるだけでなく、つぎのような利点を奏する。
の場合に較べて、寄生サイリスクをより一層確実に作動
させなくすると共にターン・オフ時間も短くすることが
できるだけでなく、つぎのような利点を奏する。
一基板Ｐ゛上に成長させる第１エピタキシャル層がＰ形
であり（第３ｂ図）、Ｎ形ではないため、（基板のドパ
ントが蒸発して、エピタキシャル層内に不所望に併合さ
れることによる）自動ドーピングの発生が防止される； 一層Ｎ″″ （バッファ）におけるドパントの川は固有
抵抗値及び厚さの分散度がいずれも８％もあるエピタキ
シャル成長法によ・るよりも若しろイオン注入法による
方が制御がずっと簡単であり、従ってバッファ層Ｎ＋を
より一層正確に形成することができる。
であり（第３ｂ図）、Ｎ形ではないため、（基板のドパ
ントが蒸発して、エピタキシャル層内に不所望に併合さ
れることによる）自動ドーピングの発生が防止される； 一層Ｎ″″ （バッファ）におけるドパントの川は固有
抵抗値及び厚さの分散度がいずれも８％もあるエピタキ
シャル成長法によ・るよりも若しろイオン注入法による
方が制御がずっと簡単であり、従ってバッファ層Ｎ＋を
より一層正確に形成することができる。
第１ａ図は従来の旧ＭＯＳパワートランジスタの構成を
示す断面図： 第１ｂ図は第１ａ図に示す構成のトランジスタの等価回
路図； 第２図はエピタキシャルバッファ層を有するＨＩＭＯＳ
トランジスタの構成を示す断面図；第３ａ〜第３ｅ
図は本発明による方法により製造するｌｌｌＭＯＳ ）
ランジスタの順次の製造段における断面図； 第３ｆ図は本発明による製造方法の最終工程にて得られ
る旧ＭＯＳ ）ランジスタの構成を示す断面図；第４
ａ及び第４ｂ図はそれぞれ従来法及び本発明による方法
で達成し得るバッファ層におけるドバントの濃度特性を
示す図である １・・・基板 ２・・・バッファ層３・・
・第２エピタキシャル層 ４・・・第１エピタキシャル層 ＦＩＧ、 １ａ ＦＩＧ、 １ｂ Ｆｌｃ、、 ２ （−）０″ｔ ５シ 訃 ラシ 叶シ ε１ ０τ ６ト ８シ ｔシ ラト ５し ｌ
示す断面図： 第１ｂ図は第１ａ図に示す構成のトランジスタの等価回
路図； 第２図はエピタキシャルバッファ層を有するＨＩＭＯＳ
トランジスタの構成を示す断面図；第３ａ〜第３ｅ
図は本発明による方法により製造するｌｌｌＭＯＳ ）
ランジスタの順次の製造段における断面図； 第３ｆ図は本発明による製造方法の最終工程にて得られ
る旧ＭＯＳ ）ランジスタの構成を示す断面図；第４
ａ及び第４ｂ図はそれぞれ従来法及び本発明による方法
で達成し得るバッファ層におけるドバントの濃度特性を
示す図である １・・・基板 ２・・・バッファ層３・・
・第２エピタキシャル層 ４・・・第１エピタキシャル層 ＦＩＧ、 １ａ ＦＩＧ、 １ｂ Ｆｌｃ、、 ２ （−）０″ｔ ５シ 訃 ラシ 叶シ ε１ ０τ ６ト ８シ ｔシ ラト ５し ｌ
Claims (1)
- 【特許請求の範囲】 １、ドレイン領域の導電率が該ドレイン領域に直列のＰ
−Ｎ（又はＮ−Ｐ）接合に少数キャリヤを注入すること
により変調され、前記接合を形成するＰ＾＋形（又はＮ
＾＋形）半導体基板（１）の上にＮ＾＋形（又はＰ＾＋
形）の薄い「バッファ」層（２）及びＮ＾−形（又はＰ
＾−形）のエピタキシャル層（３）を順次具えているタ
イプのＮチャネル（又はＰチャネル）導電率変調ＭＯＳ
半導体パワーデバイスを製造する方法において、前記バ
ッファ層（２）を形成するために； −前記半導体基板（１）上に薄いＰ形（又はＮ形）半導
体層（４）をエピタキシャル成長させる工程と； −前記薄い半導体層（４）にＮ形（又はＰ形）ドパント
をイオン注入又は堆積する工程と；−Ｎ＾＋（又はＰ＾
＋）層を形成するのに十分な温度で、しかも十分な時間
をかけて前記ドパントを拡散させる工程； とを順次含み、これらの工程の後に前記Ｎ＾−形（又は
Ｐ＾−形）層（３）をエピタキシャル成長させることを
特徴とする導電率変ＭＯＳ半導体パワーデバイスの製造
方法。 ２、前記薄い半導体層（４）に前記ドパントを拡散させ
る温度及び時間を制御して、前記Ｎ＾＋（又はＰ＾＋）
層の厚さを前記薄い半導体層（４）の元の厚さよりも薄
くすることを特徴とする請求項１に記載の方法。 ３、前記請求項１又は２に記載の方法にて得られる導電
率変調ＭＯＳ半導体パワーデバイス。
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