JPS6149418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6149418A JPS6149418A JP59171894A JP17189484A JPS6149418A JP S6149418 A JPS6149418 A JP S6149418A JP 59171894 A JP59171894 A JP 59171894A JP 17189484 A JP17189484 A JP 17189484A JP S6149418 A JPS6149418 A JP S6149418A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、とくに、結晶欠陥を除
去する技術に関するものである。
去する技術に関するものである。
従来例の構成とその問題点
半導体装置、とくに半導体集積回路装置は各種構造の素
子を同一基板上に形成する際、各々の素子の性能を充分
に発揮させるべく、各々の素子に最適の不純物プロファ
イルをつくシ込もうとするため、Ｎ形、Ｐ形不純物を加
えて互いに補償しあってその目的を達せさせようとする
方法が知られている。。
子を同一基板上に形成する際、各々の素子の性能を充分
に発揮させるべく、各々の素子に最適の不純物プロファ
イルをつくシ込もうとするため、Ｎ形、Ｐ形不純物を加
えて互いに補償しあってその目的を達せさせようとする
方法が知られている。。
たとえば、ＩＩＬ半導体素子はパターンの微細化と同時
に拡散深さを浅くすること及び不純物濃度プロファイル
を最適化して、少数キャリヤ蓄積量を低減したシ、注入
効率を改善することによりＩＩＬ素子スピードを向上さ
せようとしている。
に拡散深さを浅くすること及び不純物濃度プロファイル
を最適化して、少数キャリヤ蓄積量を低減したシ、注入
効率を改善することによりＩＩＬ素子スピードを向上さ
せようとしている。
とくにインバータは逆方向ＮＰＮ）ランジスタであるの
で、不純物を最適化する手法上して、埋込み層からのエ
ピタキシャル層中への上方拡散を用いたシ、それに加え
てエピタキシャル層表面からの拡散を用いたりし、Ｎ形
、Ｐ形不純物を互いに補償シて、逆方向ＮＰＮ）ランジ
スタのエミッタ。
で、不純物を最適化する手法上して、埋込み層からのエ
ピタキシャル層中への上方拡散を用いたシ、それに加え
てエピタキシャル層表面からの拡散を用いたりし、Ｎ形
、Ｐ形不純物を互いに補償シて、逆方向ＮＰＮ）ランジ
スタのエミッタ。
ベース、コレクタの各濃度プロファイルを最適化する手
法が知られている。この場合、逆方向Ｎ’ＰＮトランジ
スタ領域に燐不純物をイオン注入によシ形成したとき、
エピタキシャル成長層ドーパントに燐を用いると、逆方
向Ｎ’ＰＮ）ランジスタ領域に結晶欠陥を誘発し、ひい
てはＩＩＬ素子のコレクタ・エミッタ間にリークが発生
する。
法が知られている。この場合、逆方向Ｎ’ＰＮトランジ
スタ領域に燐不純物をイオン注入によシ形成したとき、
エピタキシャル成長層ドーパントに燐を用いると、逆方
向Ｎ’ＰＮ）ランジスタ領域に結晶欠陥を誘発し、ひい
てはＩＩＬ素子のコレクタ・エミッタ間にリークが発生
する。
発明の目的
本発明は、結晶欠陥を誘発しない半導体装置の製造方法
を提供するものである。
を提供するものである。
発明の構成
この目的を達成するために、本発明の半導体装置を製造
するのにＮ形エピタキシャル成長層の不純物ドーパント
にヒ素（八８）を、四Ｎ形エピタキシャル成長層中に形
成する素子の不純物濃度プロファイルを最適化するのに
、あるいは、Ｎ形エピタキシャル層中にＮ＋不純物領域
を形成するのに、燐のイオン注入によって行うことにあ
る。このよのコレクタ・エミッタ間特性のリークを低減
させることができる。
するのにＮ形エピタキシャル成長層の不純物ドーパント
にヒ素（八８）を、四Ｎ形エピタキシャル成長層中に形
成する素子の不純物濃度プロファイルを最適化するのに
、あるいは、Ｎ形エピタキシャル層中にＮ＋不純物領域
を形成するのに、燐のイオン注入によって行うことにあ
る。このよのコレクタ・エミッタ間特性のリークを低減
させることができる。
実施例の説明
本発明の一実施例として、ＩＩＬ半導体素子の場合につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
１、 第１図において、半導体基板１
上にＮ＋形埋込層２をＡｓ又はアンチモン（ｓｂ）不純
物で形成する。そのあと、とのＮ＋形埋込層２の一部分
に燐のイオン注入により、燐不純物領域３を形成する。
上にＮ＋形埋込層２をＡｓ又はアンチモン（ｓｂ）不純
物で形成する。そのあと、とのＮ＋形埋込層２の一部分
に燐のイオン注入により、燐不純物領域３を形成する。
燐のイオン注入は加速電圧５０ ＫｅＶ 、ドーズ量５
×１０ 原子ｃｍ−２でアニール処理後の拡散条件は１
．０５０℃で２０分である。１次に第２図に示すヨウに
、エピタキシャル成長層４ ヲＡｓ ドーパントで成長
させる。このエピタキシャル成長層４の比抵抗は０．８
９Ｃｒｎで同エピタキシャル成長層４の厚さは４．０μ
ｍである。このとき、前記燐不純物領域３及びＮ＋形埋
込層２は上方拡散によって、層２の不純物Ｓｂ、Ａｓよ
シ大きいので、上方向拡散の度合は、Ｎ＋形埋込層２よ
り燐不純物拡散層３の方が大きい。第２図のように、エ
ピタキシャル成長後、第３図に示すように、エピタキシ
ャル成長層表面から逆方向ＮＰＮ）ランジスタとなる領
域に限定して、上面からの燐不純物拡散層５をイオン注
入によって形成する。このときの燐イオン注入条件は加
速エネルギ１００ＫｅＶ 、ドーズ量１×１０１！′原
子ｃｍ−２である。アニール後の熱処理条件は例えば１
０００℃３０分である。燐不純物拡散領域５のシート抵
抗はおおよそ１３００Ω／口である。第３図のような断
面構造を形成したあと、第４図に示すように、ＩＩＬ素
子機能を構成するインジェクタのエミッタ８及びインノ
（−夕の外部ベース領域７及び内部ベース領域６及びコ
レクタ９を形成する。
×１０ 原子ｃｍ−２でアニール処理後の拡散条件は１
．０５０℃で２０分である。１次に第２図に示すヨウに
、エピタキシャル成長層４ ヲＡｓ ドーパントで成長
させる。このエピタキシャル成長層４の比抵抗は０．８
９Ｃｒｎで同エピタキシャル成長層４の厚さは４．０μ
ｍである。このとき、前記燐不純物領域３及びＮ＋形埋
込層２は上方拡散によって、層２の不純物Ｓｂ、Ａｓよ
シ大きいので、上方向拡散の度合は、Ｎ＋形埋込層２よ
り燐不純物拡散層３の方が大きい。第２図のように、エ
ピタキシャル成長後、第３図に示すように、エピタキシ
ャル成長層表面から逆方向ＮＰＮ）ランジスタとなる領
域に限定して、上面からの燐不純物拡散層５をイオン注
入によって形成する。このときの燐イオン注入条件は加
速エネルギ１００ＫｅＶ 、ドーズ量１×１０１！′原
子ｃｍ−２である。アニール後の熱処理条件は例えば１
０００℃３０分である。燐不純物拡散領域５のシート抵
抗はおおよそ１３００Ω／口である。第３図のような断
面構造を形成したあと、第４図に示すように、ＩＩＬ素
子機能を構成するインジェクタのエミッタ８及びインノ
（−夕の外部ベース領域７及び内部ベース領域６及びコ
レクタ９を形成する。
以上のように本実施例によれば、ＩＩＬのインバータ逆
方向ＮＰＮ）ランジスタの濃度プロファイルを最適化す
るため、燐不純物の上方向及び下方向の拡散が行われ、
エピタキシャルドーノぐントはＡｓ であるので、ＩＩ
Ｌ素子のコレクタ・エミッタ間耐圧は２．０Ｖ以上が確
保されている。しかしエビタキシャルドーノくントに燐
を用いて、上記実施例のＩＩＬ素子を製造するとＩＩＬ
素子のコレクタ・エミッタ間耐圧ははＭｏＶとなってし
まう。結晶欠陥の有無をジルトルエッチ法で観察すると
、エビタキシャルドーノくントにＡｓ を用いた場合、
ＩＩＬ素子領域に結晶欠陥が認められないのに対し、エ
ピタキシャルドーノくントに燐を用いると結晶欠陥が多
数確認された。
方向ＮＰＮ）ランジスタの濃度プロファイルを最適化す
るため、燐不純物の上方向及び下方向の拡散が行われ、
エピタキシャルドーノぐントはＡｓ であるので、ＩＩ
Ｌ素子のコレクタ・エミッタ間耐圧は２．０Ｖ以上が確
保されている。しかしエビタキシャルドーノくントに燐
を用いて、上記実施例のＩＩＬ素子を製造するとＩＩＬ
素子のコレクタ・エミッタ間耐圧ははＭｏＶとなってし
まう。結晶欠陥の有無をジルトルエッチ法で観察すると
、エビタキシャルドーノくントにＡｓ を用いた場合、
ＩＩＬ素子領域に結晶欠陥が認められないのに対し、エ
ピタキシャルドーノくントに燐を用いると結晶欠陥が多
数確認された。
発明の効果
以上のように本発明は燐のイオン注入とへ８ドーパント
のエピタキシャル層を組合せることによって結晶欠陥の
ない半導体素子を形成できる。
のエピタキシャル層を組合せることによって結晶欠陥の
ない半導体素子を形成できる。
第１図〜第４図は本発明の一実施例を示す断面構造図で
ある。 １・・・・・・半導体基板、２・・・・・・Ｎ＋埋込層
、３・・・・・・上方向拡散のだめの燐不純物濃度領域
、４・・・・・・エピタキシャル層、５・・・・・・下
方向拡散のための燐不純物拡散領域、６・・・・・・Ｉ
ＩＬインノく一夕の内部ベース、７・・・・・・ＩＩＬ
インバータの外部ヘース、８・・・・・・ＩＩＬインジ
ェクタのエミッタ、９・・・・・・ＩＩＬインバータの
コレクタ、ｌ１ｎｊ・・・・・・ＩＩＬインジェクタ端
子、Ｂ・・・・・ＩＩＬインノく一タベース端子、Ｃ・
・・・・・ＩＩＬインバータコレクタ端子。
ある。 １・・・・・・半導体基板、２・・・・・・Ｎ＋埋込層
、３・・・・・・上方向拡散のだめの燐不純物濃度領域
、４・・・・・・エピタキシャル層、５・・・・・・下
方向拡散のための燐不純物拡散領域、６・・・・・・Ｉ
ＩＬインノく一夕の内部ベース、７・・・・・・ＩＩＬ
インバータの外部ヘース、８・・・・・・ＩＩＬインジ
ェクタのエミッタ、９・・・・・・ＩＩＬインバータの
コレクタ、ｌ１ｎｊ・・・・・・ＩＩＬインジェクタ端
子、Ｂ・・・・・ＩＩＬインノく一タベース端子、Ｃ・
・・・・・ＩＩＬインバータコレクタ端子。
Claims (1)
- 半導体基板上に、ヒ素添加によるＮ形エピタキシャル層
を成長させ、前記Ｎ形エピタキシャル成長層中に燐のイ
オン注入によって半導体素子を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171894A JPS6149418A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171894A JPS6149418A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149418A true JPS6149418A (ja) | 1986-03-11 |
Family
ID=15931778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171894A Pending JPS6149418A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340840A (ja) * | 1989-07-05 | 1991-02-21 | Tsudakoma Corp | 織機の挟み式よこ糸切断方法 |
| JPH09232324A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | 半導体基板及びその製造方法 |
-
1984
- 1984-08-17 JP JP59171894A patent/JPS6149418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340840A (ja) * | 1989-07-05 | 1991-02-21 | Tsudakoma Corp | 織機の挟み式よこ糸切断方法 |
| JPH09232324A (ja) * | 1996-02-23 | 1997-09-05 | Nec Corp | 半導体基板及びその製造方法 |
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