KR20030058586A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 트랜지스터의 형성공정에서 트랜지스터의 형성공정에서 소오스/드레인영역에 저농도로 제1임플란트공정을 실시하고, 노말 RTP(normal rapid thermal process)를 실시한 다음, 고농도로 제2임플란트를 실시한 다음, 스파이크(spike) RTP를 실시하여 소오스/드레인영역을 형성하여 숏 채널 효과를 향상시키고, 깊은 접합을 형성하여 접합 누설전류에 의한 소자의 전기적 특성 저하를 방지하는 동시에 후속 콘택 공정에 대한 공정 마진을 증가시켜 반도체소자의 고집적화를 유리하게 하는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 소오스/드레인영역을 활성화시키는 열처리공정을 노말 RTP(normal rapid thermal process)공정과 스파이크(spike) RTP공정을 동시에 실시하여 숏 채널 효과(short channel effect)를 향상시키고, 깊은 접합을 형성하여 접합 누설전류가 증가하는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
반도체소자의 고집적화로 인해 트랜지스터의 채널 길이(channel length)가 크게 감소하고 있지만, 누설 전류에 대한 요구를 만족시키면서 기존의 스캐일링(scaling) 기술을 적용하는 것은 어려운 일이다. 게이트 길이의 감소에 의한 숏 채널 효과를 억제하기 위해 기판의 도핑 농도를 높일 경우 접합 누설 전류의 증가가 커진다. 이러한 접합 누설 전류의 증가는 소비 전력의 증가를 야기시키는 동시에 DRAM의 경우 기억된 내용을 유지(retention)하는 특성을 열화시키는 주요인이 될 수도 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1 은 종래기술의 제1실시예에 따른 반도체소자의 제조방법에 의한 단면도이다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트절연막 및 게이트전극용 도전층의 적층구조를 형성한다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트전극(17) 및 게이트절연막패턴(15)을 형성한다.
다음, 상기 게이트전극(17)의 양측에 저농도의 불순물을 임플란트하여 LDD영역(19)을 형성한다.
그 다음, 전체표면 상부에 절연막(도시안됨)을 형성한다. 이때, 상기 절연막은 산화막, 질화막 또는 산화막과 질화막의 적층구조로 형성된 것이다.
다음, 상기 절연막을 전면식각하여 게이트전극(17)의 측벽에 절연막 스페이서(21)를 형성한다.
그 다음, 상기 절연막 스페이서(21) 양측 반도체기판(11)에 소오스/드레인영역을 형성하기 위한 제1임플란트공정 후, 제2임플란트공정을 실시한다. 이때, 상기 제1임플란트공정은 NMOS인 경우 비소(As)를 10 ∼ 50keV의 이온주입에너지를 사용하고, PMOS인 경우 보론(B)을 2 ∼ 5keV 또는 BF2를 10 ∼ 30keV의 이온주입에너지를 사용하여 1E15 ∼ 5E15cm-2의 도즈를 이온주입하여 실시된다. 그리고, 상기 제2임플란트공정은 접합 특성을 향상시키기 위해서 실시되며, NMOS인 경우 인(P)을 20 ∼ 40keV의 이온주입 에너지를 사용하고, PMOS인 경우 보론(B)을 10 ∼ 30keV의 이온주입 에너지를 사용하여 1E13 ∼ 5E13cm-2의 도즈를 이온주입하여 실시된다.
다음, 상기 구조를 노말 RTP하여 소오스/드레인영역(23)을 형성한다. 이때, 노말 RTP는 40 ∼ 60℃의 속도로 승온된 1000 ∼ 1080℃의 온도에서 5 ∼15초 동안 실시된다.
그 후, 상기 소오스/드레인영역(23)에 실리사이드막(25)을 형성한다. 이때, 상기 실리사이드막(25)은 콘택 저항을 줄이기 위해 형성되는 것이다. (도 1 참조)
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 게이트전극(37) 측벽에 절연막 스페이서(41)를 형성하고, 소오스/드레인영역을 형성하기 위한 제1임플란트공정과 제2임플란트공정까지 실시한 다음, 스파이크 RTP를 실시하여 소오스/드레인영역(43)을 형성한 것을 도시한다. 이때, 상기 스파이크 RTP는 얕고 저저항의 접합영역을 형성하고, TED(transient enhanced diffusion)현상을 억제하기 위해 실시되는 것으로서, 150 ∼ 250℃의 속도로 승온된 1000 ∼ 1100℃의 온도에서 0 ∼ 1초 동안 실시된다. (도 2 참조)
상기와 같은 종래기술에 따른 반도체소자의 제조방법은, 반도체소자가 고집적화되어 감에 따라 노말 RTP공정으로 형성되는 트랜지스터는 도 1 의 (A)부분과 같이 측면 확산(lateral diffusion)현상으로 전기적 특성이 저하되는 문제점이 있다.
이에 최근 들어 소오스/드레인영역 형성 시 낮은 에너지를 이용한 임플란트와 스파이크 RTP 등을 이용한 얕은 소오스/드레인영역에 대한 많은 연구가 진행되어 오고 있으나, 양산 공정으로는 아직 많은 문제가 있다. 이 중 하나가 도 2 의 (B)에 도시된 바와 같이 소오스/드레인영역이 얕게 형성되기 때문에 콘택을 형성하기 위한 층간절연막 식각 시 소오스/드레인영역이 식각될 가능성이 있고, 이로 인하여 소오스/드레인영역에 기생 저항이 증가되고, 트랜지스터의 동작 전류가 감소하게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 노말 RTP와 스파이크 RTP를 적용하여 접합 누설전류의 증가를 방지하여 소자의 전기적 특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3h 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4 는 도 3h 의 선X-Y에 따른 SIMS(secondary ion mass spectroscopy) 프로파일(profile)을 도시한 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31, 101 : 반도체기판 13, 33, 103 : 소자분리절연막
15, 35, 105 : 게이트절연막패턴 17, 37, 107 : 게이트전극
19, 39, 109 : LDD영역 21, 41, 111 : 절연막 스페이서
23, 43, 115 : 소오스/드레인영역 25 : 실리사이드막
113 : 제1임플란트영역 117 : 제2임플란트영역
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막을 형성하는 공정과,
상기 게이트절연막 상부에 게이트전극을 형성하는 공정과,
상기 게이트전극 양측 반도체기판에 LDD영역을 형성하는 공정과,
상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서 양측 반도체기판에 제1임플란트공정을 실시하여 저농도의 임플란트영역을 형성하는 공정과,
상기 구조를 제1RTP하는 공정과,
상기 절연막 스페이서 양측 반도체기판에 제2임플란트공정을 실시하여 고농도의 임플란트영역을 형성하는 공정과,
상기 구조를 제2RTP하여 소오스/드레인영역을 형성하는 공정과,
상기 제1임플란트공정은 1E13 ∼ 5E13cm-2의 도즈를 이온주입하는 것과,
상기 제1임플란트공정은 NMOS인 경우 인을 도펀트로 사용하여 20 ∼ 40keV의 이온주입에너지로 실시되는 것과,
상기 제1임플란트공정은 PMOS인 경우 보론을 도펀트로 사용하여 10 ∼ 30keV의 이온주입에너지로 실시되는 것과,
상기 제1RTP는 40 ∼ 60℃의 속도로 승온된 1000 ∼ 1080℃의 온도에서 0 ∼ 1초 동안 실시되는 것과,
상기 제2임플란트공정은 1E15 ∼ 5E15cm-2의 도즈를 사용하여 실시되는 것과,
상기 제2임플란트공정은 NMOS인 경우 비소를 도펀트로 사용하여 10 ∼ 50keV의 이온주입에너지로 실시되는 것과,
상기 제1임플란트공정은 PMOS인 경우 보론을 도펀트로 사용하여 2 ∼ 5keV의 이온주입에너지로 실시되거나, BF2를 도펀트로 사용하여 10 ∼ 30keV의 이온주입에너지로 실시되는 것과,
상기 제2RTP는 150 ∼ 250℃의 속도로 승온된 1000 ∼ 1100℃의 온도에서 5 ∼ 15초 동안 실시되는 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3h 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(101)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(103)을 형성한다. (도 3a 참조)
다음, 상기 반도체기판(101) 상부에 게이트절연막 및 게이트전극용 도전층을형성한다.
그 다음, 게이트전극 마스크를 식각마스크로 사용한 식각공정으로 상기 게이트전극용 도전층 및 게이트절연막을 식각하여 게이트전극(107)과 게이트절연막패턴(105)을 형성한다. (도 3b 참조)
다음, 상기 게이트전극(107)의 양측 반도체기판(101)에 저농도의 불순물을 임플란트하여 LDD영역(109)을 형성한다. (도 3c 참조)
그 다음, 전체표면 상부에 절연막(도시안됨)을 형성한다. 이때, 상기 절연막은 산화막, 질화막 또는 산화막과 질화막의 적층구조로 형성된 것이다.
다음, 상기 절연막을 전면식각하여 상기 게이트전극(107)의 측벽에 절연막 스페이서(111)를 형성한다. (도 3d 참조)
그 다음, 상기 절연막 스페이서(111) 양측 반도체기판(101)에 제1임플란트공정을 실시하여 상기 LDD영역(109) 하부에 제1임플란트영역(113)을 형성한다. 이때, 상기 제1임플란트공정은 소오스/드레인영역의 접합특성을 개선하기 위해 낮은 농도의 도즈를 이용하여 실시되는 것으로서, 상기 제1임플란트공정은 1E13 ∼ 5E13cm-2의 도즈를 사용하여 실시된다. 또한, 상기 제1임플란트공정은 NMOS인 경우 인을 도펀트로 사용하여 20 ∼ 40keV의 이온주입에너지로 실시되고, PMOS인 경우 보론을 도펀트로 사용하여 10 ∼ 30keV의 이온주입에너지로 실시된다. (도 3e 참조)
다음, 상기 구조를 제1RTP하여 상기 제1임플란트영역(113)에 주입된 불순물을 활성화시켜 소오스/드레인영역(115)을 형성한다. 상기 제1RTP는 40 ∼ 60℃의속도로 승온된 1000 ∼ 1080℃의 온도에서 0 ∼ 1초 동안 실시된다. (도 3f 참조)
그 다음, 상기 절연막 스페이서(111) 양측 반도체기판(101)에 소오스/드레인영역을 형성하기 위한 제2임플란트공정을 실시하여 제2임플란트영역(117)을 형성한다. 이때, 상기 제2임플란트공정은 1E15 ∼ 5E15cm-2의 도즈를 이용하여 실시된다.
상기 제2임플란트공정은 NMOS인 경우 비소를 도펀트로 사용하여 10 ∼ 50keV의 이온주입에너지로 실시되고, PMOS인 경우 보론을 도펀트로 사용하여 2 ∼ 5keV의 이온주입에너지로 실시되거나, BF2를 도펀트로 사용하여 10 ∼ 30keV의 이온주입에너지로 실시된다. (도 3g 참조)
다음, 제2RTP하여 상기 제2임플란트영역(117)을 활성화시킨다. 이때, 상기 제2RTP는 스파이크 RTP로서, 150 ∼ 250℃의 속도로 승온된 1000 ∼ 1100℃의 온도에서 5 ∼ 15 초 동안 실시된다. (도 3h 참조)
도 4 는 도 3h 의 선X-Y 단면의 SIMS 프로파일을 도시하는 그래프이다.
(Ⅰ)은 제2RTP만 실시한 경우이고, (Ⅲ)은 제1RTP만 실시한 경우이고, (Ⅱ)는 제1RTP와 제2RTP를 동시에 진행한 경우를 도시한 것으로서, 제1RTP와 제2RTP의 단점들이 개선된 것을 나타낸다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 트랜지스터의 형성공정에서 트랜지스터의 형성공정에서 소오스/드레인영역에 저농도로 제1임플란트공정을 실시하고, 노말 RTP(normal rapid thermal process)를 실시한다음, 고농도로 제2임플란트를 실시한 다음, 스파이크(spike) RTP를 실시하여 소오스/드레인영역을 형성하여 숏 채널 효과를 향상시키고, 깊은 접합을 형성하여 접합 누설전류에 의한 소자의 전기적 특성 저하를 방지하는 동시에 후속 콘택 공정에 대한 공정 마진을 증가시켜 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (9)

  1. 반도체기판 상부에 게이트절연막을 형성하는 공정과,
    상기 게이트절연막 상부에 게이트전극을 형성하는 공정과,
    상기 게이트전극 양측 반도체기판에 LDD영역을 형성하는 공정과,
    상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 절연막 스페이서 양측 반도체기판에 제1임플란트공정을 실시하여 저농도의 임플란트영역을 형성하는 공정과,
    상기 구조를 제1RTP하는 공정과,
    상기 절연막 스페이서 양측 반도체기판에 제2임플란트공정을 실시하여 고농도의 임플란트영역을 형성하는 공정과,
    상기 구조를 제2RTP하여 소오스/드레인영역을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1임플란트공정은 1E13 ∼ 5E13cm-2의 도즈를 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1임플란트공정은 NMOS인 경우 인을 도펀트로 사용하여 20 ∼ 40keV의 이온주입에너지로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1임플란트공정은 PMOS인 경우 보론을 도펀트로 사용하여 10 ∼ 30keV의 이온주입에너지로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1RTP는 40 ∼ 60℃의 속도로 승온된 1000 ∼ 1080℃의 온도에서 0 ∼ 1초 동안 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2임플란트공정은 1E15 ∼ 5E15cm-2의 도즈를 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제2임플란트공정은 NMOS인 경우 비소를 도펀트로 사용하여 10 ∼ 50keV의 이온주입에너지로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1임플란트공정은 PMOS인 경우 보론을 도펀트로 사용하여 2 ∼ 5keV의 이온주입에너지로 실시되거나, BF2를 도펀트로 사용하여 10 ∼ 30keV의 이온주입에너지로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2RTP는 150 ∼ 250℃의 속도로 승온된 1000 ∼ 1100℃의 온도에서 5 ∼ 15초 동안 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
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