KR100189725B1 - 필드 모스트랜지스터 및 그의 제조방법 - Google Patents

필드 모스트랜지스터 및 그의 제조방법 Download PDF

Info

Publication number
KR100189725B1
KR100189725B1 KR1019960035672A KR19960035672A KR100189725B1 KR 100189725 B1 KR100189725 B1 KR 100189725B1 KR 1019960035672 A KR1019960035672 A KR 1019960035672A KR 19960035672 A KR19960035672 A KR 19960035672A KR 100189725 B1 KR100189725 B1 KR 100189725B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate
side wall
semiconductor substrate
field
Prior art date
Application number
KR1019960035672A
Other languages
English (en)
Other versions
KR19980016155A (ko
Inventor
김현철
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960035672A priority Critical patent/KR100189725B1/ko
Publication of KR19980016155A publication Critical patent/KR19980016155A/ko
Application granted granted Critical
Publication of KR100189725B1 publication Critical patent/KR100189725B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 필드 모스트랜지스터 및 그의 제조방법에 관한 것으로서 제1도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 필드 산화막과, 상기 반도체기판 상의 소정 부분에 상기 필드산화막의 모서리 부분과 연결되게 형성된 게이트산화막과, 상기 필드산화막과 게이트산화막 상에 형성되되 상기 게이트산화막에 돌출되어 상기 반도체기판 사이에 공간을 갖는 게이트와, 상기 게이트 상에 형성된 캡산화막과, 상기 공간을 채우도록 상기 게이트의 측면에 형성된 제1측벽과, 상기 캡산화막과 제1측벽의 측면에 형성된 제2측벽과, 상기 반도체기판 상에 제1측벽의 소정 부분과 중첩되게 형성된 제2도전형의 저농도영역과, 상기 반도체기판 상에 상기 제2도전형의 불순물이 고농도로 도핑되어 저농도영역과 전기적으로 연결되게 형성된 소오스 및 드레인영역을 포함한다. 따라서, 제1측벽에 발생되는 전계의 세기에 따라 게이트와 저농도영역이 중첩되는 부분에서 대역 사이의 터널링 현상이 억제되어 GIDL 전류의 생성을 감소시키므로 브레이크다운 특성이 저하되는 것을 방지할 수 있다.

Description

필드 모스트랜지스터 및 그의 제조방법
제1도는 종래 기술에 따른 필드 모스트랜지스터의 단면도.
제2도는 본 발명에 따른 필드 모스트랜지스터의 단면도.
제3a도 내지 d도는 본 발명에 따른 필드 모스트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘기판 33 : 필드산화막
35 : 게이트산화막 37 : 게이트
39 : 캡산화막 40 : 공간
41 : 저농도영역 43, 45 : 제1 및 제2측벽
47, 48 : 소오스 및 드레인영역
본 발명은 필드 모스트랜지스터(field MOS Transistor) 및 그의 제조방법에 관한 것으로서, 특히, 게이트의 측면에 2중 측벽을 갖는 필드 모스트랜지스터 및 그의 제조방법에 관한 것이다.
필드 모스트랜지스터는 셀 어레이 내의 트랜지스터들과 동일한 기판에 형성되어 소자 특성 측정용 트랜지스터로 브레이크다운 전압(breakdown voltage)을 측정하여 셀 어레이 내의 트랜지스터들의 분리 특성을 측정한다. 필드 모스트랜지스터는 셀 어레이의 트랜지스터와 동일한 기판 상에 동일한 공정으로 형성되나 소자분리영역인 필드산화막 상에 게이트가 형성되고 양측에 소오스 및 드레인영역이 형성된 구조를 갖는다.
제1도는 종래 기술에 따른 필드 모스트랜지스터의 단면도이다.
종래 기술에 따른 반도체장치는 P형의 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon)등의 선택산화방법에 의해 필드산화막(13)이 형성된다. 반도체기판(11)의 필드산화막(13)이 형성되지 않은 부분 상의 소정 부분에 게이트산화막(15)이 형성된다. 그리고, 게이트산화막(15)과 필드산화막(13) 상에 불순물이 도핑된 게이트(17)가 형성되며, 게이트(17) 상에 캡산화막(19)이 형성된다. 게이트(17) 및 캡산화막(19)의 측면에 산화실리콘으로 이루어진 측벽(23)이 형성된다.
그리고, 필드산화막(19) 양측의 반도체기판(11)에 게이트(17)를 마스크로 사용하여 N형의 불순물이 저농도로 도핑된 LDD 구조를 이루는 저농도영역(21)과, 상기 게이트(17)와 측벽(23)을 마스크로 사용하여 저농도영역(19)과 소정 부분이 중첩되게 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(25)(26)이 형성된다.
그러나, 상술한 종래의 필드 모스트랜지스터는 게이트산화막의 두께가 얇아짐에 따라 게이트산화막에 발생되는 전계의 세기가 증가되므로 게이트와 저농도영역이 중첩되는 부분에서 대역(band) 사이의 터널링(tunneling) 현상이 발생되어 GIDL(Gate-Induced Drain Leakage) 전류가 생성되므로 브레이크다운 특성을 저하시키는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트와 저농도영역이 중첩되는 부분에서 대역(band) 사이의 터널링(tunneling) 현상으로 인한 GIDL 전류의 생성을 방지하여 브레이크다운 특성을 향상시킬 수 있는 필드 모스트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 게이트와 저농도영역이 중첩되는 부분에서 전계의 세기가 증가되는 것을 방지할 수 있는 필드 모스트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 필드 모스트랜지스터는 제1도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 필드산화막과, 상기 반도체기판 상의 소정 부분에 상기 필드산화막의 모서리 부분과 연결되게 형성된 게이트산화막과, 상기 필드산화막과 게이트산화막 상에 형성되되 상기 게이트산화막에 돌출되어 상기 반도체기판 사이에 공간을 갖는 게이트와, 상기 게이트 상에 형성된 캡산화막과, 상기 공간을 채우도록 상기 게이트의 측면에 형성된 제1측벽과, 상기 캡산화막과 제1측벽의 측면에 형성된 제2측벽과, 상기 반도체기판 상에 상기 제1측벽의 소정 부분과 중첩되게 형성된 제2도전형의 저농도영역과, 상기 반도체기판 상에 상기 제2도전형의 불순물이 고농도로 도핑되어 저농도영역과 전기적으로 연결되게 형성된 소오스 및 드레인영역을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 필드 모스트랜지스터의 제조방법은 제1도전형의 반도체기판 상의 소정 부분에 필드산화막을 형성하고 나머지 부분에 게이트산화막을 형성하는 공정과, 상기 필드산화막과 게이트산화막의 소정 부분에 게이트와 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 게이트산화막을 상기 게이트에 언더컷되어 상기 반도체기판 사이에 공간이 형성되게 필드산화막 양측의 소정 부분을 제외하고 제거하는 공정과, 상기 반도체기판에 상기 게이트와 상기 캡산화막을 마스크로 사용하여 제2도전형의 불순물을 소정 각도로 도핑하여 저농도영역을 형성하는 공정과, 상기 게이트의 측면에 상기 공간을 채우는 제1측벽을 형성하는 공정과, 상기 캡산화막과 제1측벽의 측면에 제2측벽을 형성하는 공정과, 상기 캡산화막과 제2측벽을 마스크로 사용하여 상기 제2도전형의 불순물을 도핑하여 상기 저농도영역과 전기적으로 연결된 소오스및 드레인영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 필드 모스트랜지스터의 단면도이다.
본 발명에 따른 필드 모스트랜지스터는 P형의 반도체기판(31) 상의 소정 부분에 LOCOS등의 선택산화방법에 의해 필드산화막(33)이 형성된다. 상기에서 반도체기판(31)이 N형의 기판에 형성된 P형의 웰영역일 수도 있다. 그리고, 반도체기판(31)의 필드산화막(33)의 양측에 열산화되고 포토리쏘그래피(photolithography) 방법으로 필드산화막(33)의 양측 모서리와 연결되게 패터닝된 게이트산화막(35)이 형성된다.
필드산화막(33)과 게이트산화막(35) 상에 불순물이 도핑된 다결정실리콘으로 이루어진 게이트(37)가 형성된다. 게이트(37)는 게이트산화막(35)이 언더컷(undercut)되어 돌출되게 형성된다. 그리고, 게이트(37)상에 캡산화막(39)이 형성된다. 게이트(37)의 측면에 게이트산화막(35)을 이루는 산화실리콘 보다 유전율이 큰 물질, 예를 들면, 질화실리콘으로 제1측벽(43)이 형성된다. 상기에서, 제1측벽(43)은 게이트산화막(35)이 언더컷되어 형성되는 공간을 채워 반도체기판(31), 게이트(37)의 하부 표면 및 게이트산화막(35)과 접촉되게 형성된다. 그리고, 캡산화막(39)과 제1측면(43)의 측벽에 산화실리콘으로 이루어진 제2측벽(45)이 형성된다.
반도체기판(31)에 제1측벽(45)의 소정 부분과 중첩되게 N형의 저농도영역(41)이 형성된다. 저농도영역(41)은 게이트(37)와 캡산화막(39)을 마스크로 사용하여 인(P) 또는 아세닉(As)등의 N형 불순물을 30∼60°의 각도로 이온 주입하고 열처리하므로써 형성된다. 상기에서 저농도영역(41)은 게이트산화막(35)과 중첩되지 않는 것이 바람직하다. 그리고, 반도체기판(31)에 캡산화막(39) 및 제2측벽(45)을 마스크로 사용하여 N형의 불순물이 고농도로 도핑되어 저농도영역(41)과 전기적으로 연결된 소오스 및 드레인영역(47)(48)이 형성된다.
상술한 필드 모스트랜지스터는 게이트(37)를 접지시킨 상태에서 드레인영역(48)에 구동전압을 걸어주면 게이트(37) 하부의 제1측벽(43)과 게이트산화막(35)에 전계가 발생된다. 상기에서 제1측벽(43)을 이루는 질화실리콘과 종래의 게이트산화막을 이루는 산화실리콘의 유전율이 각각 7.5와 3.9정도로 제1측벽(43)이 게이트산화막(35) 보다 유전율이 거의 2배 정도로 크다. 또한, 동일한 구동전압일 때 유전율이 작은 물질 보다 큰 물질 발생되는 전계가 작다. 그러므로, 본 발명에 따른 필드 모스트랜지스터는 제1측벽(43)에 발생되는 전계의 세기가 종래 보다 작으므로 게이트(37)와 저농도영역(41)이 중첩되는 부분에서 대역 사이의 터널링 현상이 억제되어 GIDL 전류의 생성에 의한 브레이크다운 특성을 저하되는 것을 방지할 수 있다.
제3a도 내지 d도는 본 발명에 따른 필드 모스트랜지스터의 제조공정도이다.
제3a도를 참조하면, P형 반도체기판(31) 표면의 소정 부분을 LOCOS등의 통상의 선택산화방법으로 필드산화막(33)을 형성한다. 그리고, 반도체기판(31)의 필드산화막(33)이 형성되지 않은 부분의 표면을 열산화하여 게이트산화막(35)을 형성한다.
제3b도를 참조하면, 필드산화막(33)과 게이트산화막(35) 상에 불순물이 도핑된 다결정실리콘과 산화실리콘을 각각 CVD(Chemical Vapor Deposition) 방법에 의해 순차적으로 증착하고 건식 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(37) 및 캡산화막(39)를 형성한다. 상기에서, 게이트(37) 및 캡산화막(39)을 필드산화막(33)을 완전히 덮고 게이트산화막(35)의 소정 부분 중첩되게 형성한다.
제3c도를 참조하면, 게이트(37) 및 캡산화막(39)을 마스크로 사용하여 게이트산화막(35)을 습식식각한다. 이 때, 게이트산화막(35)은 필드산화막(33) 양측의 소정 부분을 제외하고 제거되어 반도체기판(31)과 게이트(37) 사이가 언더컷된다. 반도체기판(31)과 게이트(37) 사이의 게이트산화막(35)이 제거된 부분에 공간(40)이 형성되어 게이트(37) 및 캡산화막(39)은 돌출된다. 그리고, 반도체기판(31)에 게이트(37)와 캡산화막(39)을 마스크로 사용하여 인(P) 또는 아세닐(As) 등의 N형의 불순물을 30∼60°의 각도로 이온 주입하고 열처리하여 저농도영역(41)을 형성한다. 이 때, 저농도영역(41)을 불순물을 30∼60°의 각도로 이온 주입하고 열처리하므로 게이트(37)와 소정 부분 중첩되며 남아있는 게이트산화막(35)과 중첩하지 않도록 형성한다.
제3d도를 참조하면, 상술한 구조의 전 표면에 질화실리콘을 CVD방법으로 공간(40)을 채우도록 증착하고 반응성 이온 식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치 백(etchback)하여 게이트(37)의 측면에 제1측벽(43)을 형성한다. 그리고, 상술한 구조의 전 표면에 산화실리콘을 CVD 방법으로 증착한 후 RIE 방법으로 에치 백하여 캡산화막(39)과 제1측벽(43)의 측면에 제2측벽(45)을 형성한다.
캡산화막(39)과 제2측벽(45)을 마스크로 사용하여 인(P) 또는 아세닉(As)등의 N형의 불순물을 수직으로 이온 주입하고 열처리하여 저농도영역(41)과 전기적으로 연결된 소오스 및 드레인영역(47)(48)을 형성한다.
상술한 바와 같이 본 발명에 따른 필드 모스트랜지스터는 유전율이 산화실리콘 보다 큰 질화실리콘으로 이루어진 제1측벽이 필드산화막 양측의 소정 부분을 제외하고 제거되어 반도체기판과 게이트 사이의 게이트산화막이 언더컷되어 형성된 공간을 채워 게이트와 중첩되게 형성되며 게이트산화막과 저농도영역이 중첩되지 않도록 형성되므로 게이트와 저농도영역이 중첩되는 부분에서 발생되는 전계의 세기를 감소시킨다.
따라서, 제1측벽에 발생되는 전계의 세기에 따라 게이트와 저농도 영역이 중첩되는 부분에서 대역 사이의 터널링 현상이 억제되어 GIDL 전류의 생성을 감소시키므로 브레이크다운 특성이 저하되는 것을 방지할 수 있는 잇점이 있다.
상기에서 본 발명의 실시예를 P형의 반도체기판에 형성된 N모스트랜지스터로 설명하였으나, 본 발명의 다른 실시예로서 N형의 반도체기판에 형성된 P모스트랜지스터도 가능하다.

Claims (9)

  1. 제1도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성된 필드산화막과, 상기 반도체기판 상의 소정 부분에 상기 필드산화막의 모서리 부분과 연결되게 형성된 게이트산화막과, 상기 필드산화막과 게이트산화막 상에 형성되되 상기 게이트산화막에 돌출되어 상기 반도체기판 사이에 공간을 갖는 게이트와, 상기 게이트 상에 형성된 캡산화막과, 상기 공간을 채우도록 상기 게이트의 측면에 형성된 제1측벽과, 상기 캡산화막과 제1측벽의 측면에 형성된 제2측벽과, 상기 반도체기판 상에 상기 제1측벽의 소정 부분과 중첩되게 형성된 제2도전형의 저농도영역과, 상기 반도체기판 상에 상기 제2도전형의 불순물이 고농도로 도핑되어 저농도영역과 전기적으로 연결되게 형성된 소오스 및 드레인영역을 포함하는 필드 모스트랜지스터.
  2. 제1항에 있어서, 상기 제1측벽이 상기 제2측벽 보다 유전율이 큰 물질로 형성된 필드 모스트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 제1측벽이 질화실리콘으로 형성되고 제2측벽이 산화실리콘으로 형성된 필드 모스트랜지스터.
  4. 제1항에 있어서, 상기 게이트산화막과 저농도영역이 중첩되지 이격되게 형성된 필드 모스트랜지스터.
  5. 제1도전형의 반도체기판 상의 소정 부분에 필드산화막을 형성하고 나머지 부분에 게이트산화막을 형성하는 공정과, 상기 필드산화막과 게이트산화막의 소정 부분에 게이트와 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 게이트산화막을 상기 게이트에 언더컷되어 상기 반도체기판 사이에 공간이 형성되게 필드산화막 양측의 소정 부분을 제외하고 제거하는 공정과, 상기 반도체기판에 상기 게이트와 상기 캡산화막을 마스크로 사용하여 제2도전형의 불순물을 소정 각도로 도핑하여 저농도영역을 형성하는 공정과, 상기 게이트의 측면에 상기 공간을 채우는 제1측벽을 형성하는 공정과, 상기 캡산화막과 제1측벽의 측면에 제2측벽을 형성하는 공정과, 상기 캡산화막과 제2측벽을 마스크로 사용하여 상기 제2도전형의 불순물을 도핑하여 상기 저농도영역과 전기적으로 연결된 소오스 및 드레인영역을 형성하는 공정을 구비하는 필드 모스트랜지스터의 제조방법.
  6. 제5항에 있어서, 상기 저농도영역을 30∼60°이 각도로 도핑하여 형성하는 필드 모스트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 저농도영역을 상기 잔류하는 게이트산화막과 중첩되지 않고 이격되게 형성하는 필드 모스트랜지스터의 제조방법.
  8. 제5항에 있어서, 상기 제1측벽을 상기 제2측벽 보다 유전율이 큰 물질로 형성하는 필드 모스트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 제1측벽을 질화실리콘으로 형성하고 제2측벽을 산화실리콘으로 형성하는 필드 모스트랜지스터의 제조방법.
KR1019960035672A 1996-08-27 1996-08-27 필드 모스트랜지스터 및 그의 제조방법 KR100189725B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960035672A KR100189725B1 (ko) 1996-08-27 1996-08-27 필드 모스트랜지스터 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960035672A KR100189725B1 (ko) 1996-08-27 1996-08-27 필드 모스트랜지스터 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR19980016155A KR19980016155A (ko) 1998-05-25
KR100189725B1 true KR100189725B1 (ko) 1999-07-01

Family

ID=19470880

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960035672A KR100189725B1 (ko) 1996-08-27 1996-08-27 필드 모스트랜지스터 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR100189725B1 (ko)

Also Published As

Publication number Publication date
KR19980016155A (ko) 1998-05-25

Similar Documents

Publication Publication Date Title
US6852559B2 (en) Transistor of semiconductor device, and method for manufacturing the same
KR100225409B1 (ko) 트렌치 디-모오스 및 그의 제조 방법
US20050012173A1 (en) Narrow width effect improvement with photoresist plug process and STI corner ion implantation
US6333234B1 (en) Method for making a HVMOS transistor
JPH02310931A (ja) 半導体装置およびその製造方法
US20010002058A1 (en) Semiconductor apparatus and method of manufacture
KR20050110081A (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
KR100221627B1 (ko) 반도체장치 및 그의 제조방법
US7394120B2 (en) Semiconductor device having a shaped gate electrode and method of manufacturing the same
US7071068B2 (en) Transistor and method for fabricating the same
JPH11163321A (ja) 半導体装置及びその製造方法
US20070105295A1 (en) Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device
KR0183785B1 (ko) 모스 트랜지스터 제조방법
KR100189725B1 (ko) 필드 모스트랜지스터 및 그의 제조방법
JP3079586B2 (ja) 高耐圧トランジスタおよびその製造方法
KR100236190B1 (ko) 반도체장치의 제조방법
KR100341182B1 (ko) 반도체소자의 모스 트랜지스터 형성방법
KR100234692B1 (ko) 트랜지스터 및 그 제조방법
KR20000066568A (ko) 반도체 소자의 제조방법
KR940010569B1 (ko) Ldd 트래지스터의 구조와 그 제조방법
KR100304500B1 (ko) 반도체장치의제조방법
US6720224B2 (en) Method for forming transistor of semiconductor device
KR100269634B1 (ko) 트랜지스터의 형성 방법
KR100271810B1 (ko) 트랜지스터의 제조 방법
KR930008525B1 (ko) 비대칭 디스포저블 측벽을 사용한 커패시터 셀 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee