KR19990054554A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 소오스 영역 표면에 실리사이드(Silicide)층을 형성하므로 소자의 집적화 및 전기적 특성을 향상시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그의 제조 방법은 기판, 상기 기판의 격리 영역에 격리막을 형성하고, 상기 기판상의 활성 영역에 게이트 절연막을 형성하고, 상기 격리막과 게이트 절연막상에 다수 개의 게이트 전극을 형성하고, 상기 활성 영역의 각 게이트 전극 양측의 기판 표면내에 상기 게이트 절연막이 식각된 제 1 소오스 영역을 포함한 불순물 영역을 형성하고, 상기 각 게이트 전극 양측에 절연막 측벽을 형성하고, 상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 기판 표면내에 상기 격리막이 식각된 제 2 소오스 영역을 형성하며, 상기 게이트 전극들과 제 1, 제 2 소오스 영역의 노출된 표면에 실리사이드층을 형성하는 것을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 일반적인 형성 공정으로 격리 영역의 반도체 기판(11)에 필드 산화막(12)을 형성한다.
그리고, 상기 반도체 기판(11)상의 활성 영역에 게이트 절연막의 한 종류인 터널링 산화막(13)을 형성한 다음, 상기 필드 산화막(12)과 터널링(Tunneling) 산화막(13)상에 다수 개의 게이트 전극(14)을 형성한다.
여기서, 상기 터널링 산화막(13)상의 각 게이트 전극(14)은 플로팅(Floating) 게이트(14a), 절연막(14b)과, 제어 게이트(14c)의 3층구조를 갖으며, 상기 필드 산화막(12)상의 각 게이트 전극(14)은 단층구조를 갖는다.
이어, 상기 게이트 전극(14)들을 마스크로 전면에 n형 불순물 이온을 주입하고, 드라이브-인(Drive-in) 확산함으로써 상기 활성 영역의 각 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 1 소오스 영역(15)과 드레인 영역(16)을 형성한다.
도 1b에서와 같이, 상기 게이트 전극(14)들을 포함한 전면에 질화막을 형성한 후, 상기 질화막을 에치백하여 상기 각 게이트 전극(14) 양측의 필드 산화막(12)과 터널링 산화막(13)상에 질화막 측벽(17)을 형성한다.
그리고, 상기 질화막 측벽(17)을 포함한 전면에 감광막(18)을 도포한 다음, 상기 감광막(18)을 상기 격리 영역에서 제 2 소오스 영역이 형성될 부위와 상기 활성 영역의 제 1 소오스 영역(15)상에만 제거되도록 선택적으로 노광 및 현상한다.
도 1c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(18)을 마스크로 상기 필드 산화막(12)과 터널링 산화막(13)을 선택적으로 제거한다.
그리고, 상기 감광막(18)을 마스크로 전면에 n형인 SAS(Self-Aligned Source) 이온을 주입하고, 드라이브-인 확산함으로써 상기 격리 영역의 질화막 측벽(17)을 포함한 게이트 전극(14) 사이의 반도체 기판(11) 표면내에 제 2 소오스 영역(19)을 형성한 후, 상기 감광막(18)을 제거한다.
그러나 종래의 반도체 소자 및 그의 제조 방법은 다음과 같은 이유로 소자의 집적화 및 전기적 특성이 저하된다는 문제점이 있었다.
첫째, 불순물 이온의 주입 및 확산 공정에 의해 형성된 확상층으로만 소오스 영역을 형성하기 때문에 상기 소오스가 50 ~ 60Ω/R의 높은 저항을 가진다.
둘째, 소오스가 50 ~ 60Ω/R의 높은 저항을 가지므로 상기 소오스의 저항을 작게하기 위해서 상기 소오스 영역의 면적을 크게한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소오스 영역 표면에 실리사이드(Silicide)층을 형성하므로 소자의 집적화 및 전기적 특성을 향상시키는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 필드 산화막
33: 터널링 산화막 34: 게이트 전극
34a: 플로팅 게이트 34b: 절연막
34c: 제어 게이트 35: 제 1 소오스 영역
36: 드레인 영역 37: 질화막 측벽
38: 감광막 39: 제 2 소오스 영역
40: 실리사이드층
본 발명의 반도체 소자는 기판, 상기 기판의 격리 영역에 형성되는 격리막, 상기 기판상의 활성 영역에 형성되는 게이트 절연막, 상기 격리막과 게이트 절연막상에 형성되는 다수 개의 게이트 전극, 상기 활성 영역의 각 게이트 전극 양측의 기판 표면내에 상기 게이트 절연막이 식각된 제 1 소오스 영역을 포함하여 형성되는 불순물 영역, 상기 각 게이트 전극 양측에 형성되는 절연막 측벽, 상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 기판 표면내에 형성되며 상기 격리막이 식각된 제 2 소오스 영역과, 상기 게이트 전극들과 제 1, 제 2 소오스 영역의 노출된 표면에 형성되는 실리사이드층을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 기판의 격리 영역에 격리막을 형성하는 단계, 상기 기판상의 활성 영역에 게이트 절연막을 형성하는 단계, 상기 격리막과 게이트 절연막상에 다수 개의 게이트 전극을 형성하는 단계, 상기 활성 영역의 각 게이트 전극 양측의 기판 표면내에 제 1 소오스 영역을 포함한 불순물 영역을 형성하는 단계, 상기 각 게이트 전극 양측에 절연막 측벽을 형성하는 단계, 상기 제 1 소오스 영역 상측의 게이트 절연막과 상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 격리막을 식각하는 단계, 상기 노출된 기판에 불순물 이온의 주입 및 확산 공정으로 상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 기판 표면내에 제 2 소오스 영역을 형성하는 단계와, 상기 게이트 전극들과 제 1, 제 2 소오스 영역의 노출된 표면에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 도 2에서와 같이, p형인 반도체 기판(31)의 격리 영역에 제 2 소오스 영역이 형성될 부위를 제외하고 형성되는 필드 산화막(32), 상기 반도체 기판(31)상의 활성 영역에 제 1 소오스 영역이 형성될 부위를 제외하고 형성되는 터널링 산화막(33), 상기 필드 산화막(32)과 터널링 산화막(33)상에 형성되는 다수 개의 게이트 전극(34), 상기 활성 영역의 각 게이트 전극(34) 제 1 측의 반도체 기판(31) 표면내에 형성되는 제 1 소오스 영역(35), 상기 활성 영역의 각 게이트 전극(34) 제 2 측의 반도체 기판(31) 표면내에 형성되는 드레인 영역(36), 상기 각 게이트 전극(34) 양측에 형성되는 질화막 측벽(37), 상기 격리 영역의 질화막 측벽(37)을 포함한 게이트 전극(34) 사이의 반도체 기판(31) 표면내에 형성되는 제 2 소오스 영역(39)과, 상기 게이트 전극(34)들과 제 1, 제 2 소오스 영역(35,39)의 노출된 표면에 형성되는 실리사이드층(40)으로 구성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 일반적인 형성공정으로 격리 영역의 반도체 기판(31)에 필드 산화막(32)을 형성한다.
그리고, 상기 반도체 기판(31)상의 활성 영역에 터널링 산화막(33)을 형성한 다음, 상기 필드 산화막(32)과 터널링 산화막(33)상에 다수 개의 게이트 전극(34)을 형성한다.
여기서, 상기 터널링 산화막(33)상의 각 게이트 전극(34)은 플로팅 게이트(34a), 절연막(34b)과, 제어 게이트(34c)의 3층구조를 갖으며, 상기 필드 산화막(32)상의 각 게이트 전극(34)은 단층구조를 갖는다.
이어, 상기 게이트 전극(34)들을 마스크로 전면에 n형 불순물 이온을 주입하고, 드라이브-인 확산함으로써 상기 활성 영역의 각 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 제 1 소오스 영역(35)과 드레인 영역(36)을 형성한다.
도 3b에서와 같이, 상기 게이트 전극(34)들을 포함한 전면에 질화막을 형성한 후, 상기 질화막을 에치백하여 상기 각 게이트 전극(34) 양측의 필드 산화막(32)과 터널링 산화막(33)상에 질화막 측벽(37)을 형성한다.
그리고, 상기 질화막 측벽(37)을 포함한 전면에 감광막(38)을 도포한 다음, 상기 감광막(38)을 상기 격리 영역에서 제 2 소오스 영역이 형성될 부위와 상기 활성 영역의 제 1 소오스 영역(35)상에만 제거되도록 선택적으로 노광 및 현상한다.
도 3c에서와 같이, 상기 선택적으로 노광 및 현상된 감광막(38)을 마스크로 상기 필드 산화막(32)과 터널링 산화막(33)을 선택적으로 제거한다.
그리고, 상기 감광막(38)을 마스크로 전면에 n형인 SAS 이온을 주입하고, 드라이브-인 확산함으로써 상기 격리 영역의 질화막 측벽(37)을 포함한 게이트 전극(34) 사이의 반도체 기판(31) 표면내에 제 2 소오스 영역(39)을 형성한 후, 상기 감광막(38)을 제거한다.
도 3d에서와 같이, 살리사이드(Salicide) 공정 즉 상기 게이트 전극(34)들을 포함한 전면에 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(34)과 제 1, 제 2 소오스 영역(35,39)의 노출된 표면부위에 실리사이드층(40)을 발생시킨 후, 상기 금속층을 제거한다.
본 발명의 반도체 소자 및 그의 제조 방법은 소오스 영역 표면에 실리사이드층을 형성하므로, 소자의 단차를 작게하며 50 ~ 60Ω/R의 높은 소오스 저항을 5 ~ 6Ω/R로아지고 또한 소오스 저항을 낮추기 위하여 소오스 영역의 면적을 크게할 필요가 없으므로 소자의 집적화 및 전기적 특성을 향상시키는 효과가 있다.
Claims (2)
- 기판;상기 기판의 격리 영역에 형성되는 격리막;상기 기판상의 활성 영역에 형성되는 게이트 절연막;상기 격리막과 게이트 절연막상에 형성되는 다수 개의 게이트 전극;상기 활성 영역의 각 게이트 전극 양측의 기판 표면내에 상기 게이트 절연막이 식각된 제 1 소오스 영역을 포함하여 형성되는 불순물 영역;상기 각 게이트 전극 양측에 형성되는 절연막 측벽;상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 기판 표면내에 형성되며 상기 격리막이 식각된 제 2 소오스 영역;상기 게이트 전극들과 제 1, 제 2 소오스 영역의 노출된 표면에 형성되는 실리사이드층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 기판의 격리 영역에 격리막을 형성하는 단계;상기 기판상의 활성 영역에 게이트 절연막을 형성하는 단계;상기 격리막과 게이트 절연막상에 다수 개의 게이트 전극을 형성하는 단계;상기 활성 영역의 각 게이트 전극 양측의 기판 표면내에 제 1 소오스 영역을 포함한 불순물 영역을 형성하는 단계;상기 각 게이트 전극 양측에 절연막 측벽을 형성하는 단계;상기 제 1 소오스 영역 상측의 게이트 절연막과 상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 격리막을 식각하는 단계;상기 노출된 기판에 불순물 이온의 주입 및 확산 공정으로 상기 격리 영역의 절연막 측벽을 포함한 게이트 전극 사이의 기판 표면내에 제 2 소오스 영역을 형성하는 단계;상기 게이트 전극들과 제 1, 제 2 소오스 영역의 노출된 표면에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970074383A KR19990054554A (ko) | 1997-12-26 | 1997-12-26 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970074383A KR19990054554A (ko) | 1997-12-26 | 1997-12-26 | 반도체 소자 및 그의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990054554A true KR19990054554A (ko) | 1999-07-15 |
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Family Applications (1)
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|---|---|---|---|
| KR1019970074383A KR19990054554A (ko) | 1997-12-26 | 1997-12-26 | 반도체 소자 및 그의 제조 방법 |
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|---|---|
| KR (1) | KR19990054554A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503365B1 (ko) * | 2003-10-01 | 2005-07-26 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
-
1997
- 1997-12-26 KR KR1019970074383A patent/KR19990054554A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503365B1 (ko) * | 2003-10-01 | 2005-07-26 | 동부아남반도체 주식회사 | 반도체 소자 제조 방법 |
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