KR101145783B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 감지증폭기의 동작특성을 향상시킬 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역; 및 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 다수의 정비트라인과 부비트라인을 포함하고, 상기 메트에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되는 반도체 메모리 장치를 제공하며, 상술한 본 발명에 따르면, 감지증폭기에 연결되는 정비트라인과 부비트라인이 모두 동일한 메트에서 제공되기 때문에 노이즈에 기인한 감지증폭기의 동작특성 열화를 방지할 수 있는 효과가 있다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 더블 비트라인(Double Bit Line)을 구비한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치 예컨대, 디램(DRAM)은 다수의 뱅크(Bank)로 구성되며, 뱅크는 다수의 메트(mat)와 감지증폭영역으로 구성된다. 메트는 다수의 워드라인 및 비트라인을 포함하고 있으며, 감지증폭영역은 메트로부터 연장된 비트라인에 연결되어 저장된 데이터를 검출하는 다수의 감지증폭기(Sense Amplifer, SA)를 포함한다. 이때, 비트라인이 감지증폭기에 연결되는 구조에 따라 폴디드 비트라인(Folded Bit Line) 구조 또는 오픈 비트라인(Open Bit Line) 구조로 구별되며, 반도체 메모리 장치의 집적도가 증가함에 따라 최근에는 오픈 비트라인 구조를 사용하고 있다.
한편, 감지증폭기에는 두 개의 비트라인 즉, 정비트라인(BL)과 부비트라인(BL/)이 연결되어 있으며, 감지증폭기 동작간 부비트라인에는 기준전압(Reference Voltage)이 인가되고, 정비트라인(BL)에는 메트에 저장된 데이터에 따라 기준전압보다 크거나 또는 작은 데이터전압(Date voltage)이 인가된다. 이때, 감지증폭기는 정비트라인과 부비트라인의 전압차이를 증폭하여 저장된 데이터를 판별한다.
하지만, 종래기술에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치는 감지증폭기에 연결된 정비트라인과 부비트라인이 각각 서로 다른 메트에서 제공되기 때문에 각각의 메트에서 작용하는 노이즈(noise)에 의하여 부비트라인에 인가되는 기준전압에 변동이 발생한다. 이로 인해, 감지증폭기의 동작특성이 열화되는 문제점이 있다.
또한, 반도체 메모리 장치의 메트는 리던던시메트(Redundancy mat)를 포함하고 있는데, 오픈 비트라인 구조에서는 정비트라인과 부비트라인이 각각 서로 다른 메트에서 제공됨에 따라 리던던시메트 절반만이 실제로 사용되기 때문에 리던던시메트의 면적대비 사용효율이 매우 낮다는 문제점이 있다. 이러한 문제점은 고속동작을 위하여 뱅크의 크기를 감소시키고 뱅크의 갯수를 증가시킬수록 더욱더 심화된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 감지증폭기의 동작특성을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 리던던시메트의 면적대비 사용효율을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역; 및 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 다수의 정비트라인과 부비트라인을 포함하고, 상기 메트에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되는 반도체 메모리 장치를 제공한다. 이때, 상기 감지증폭영역에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되지 않는 구조를 가질 수 있다.
또한, 상기 정비트라인 및 상기 부비트라인은 상기 감지증폭영역에서 상기 정비트라인으로부터 돌출된 제1돌출부와 상기 부비트라인으로부터 돌출된 제2돌출부를 더 포함할 수 있다. 이때, 상기 정비트라인과 상기 부비트라인은 상기 감지증폭영역에서도 서로 중첩되고, 상기 제1돌출부와 상기 제2돌출부는 서로 중첩되지 않는 구조를 가질 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역을 구비한 기판 상에 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 정비트라인을 형성하는 단계; 상기 기판 전면에 상기 정비트라인을 덮는 절연막을 형성하는 단계; 및 상기 메트에서 상기 정비트라인과 중첩되도록 상기 절연막 상에 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 부비트라인을 형성하는 단계를 포함하는 반도체 메모리 장치 제조방법을 제공한다. 이때, 상기 감지증폭영역에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되지 않도록 형성할 수 있다.
또한, 상기 정비트라인 및 상기 부비트라인은 상기 감지증폭영역에서 상기 정비트라인으로부터 돌출된 제1돌출부와 상기 부비트라인으로부터 돌출된 제2돌출부를 더 포함할 수 있다. 이때, 상기 정비트라인과 상기 부비트라인은 상기 감지증폭영역에서도 서로 중첩되도록 형성하고, 상기 제1돌출부와 상기 제2돌출부는 서로 중첩되지 않도록 형성할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역; 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 다수의 정비트라인; 상기 감지증폭영역에 형성된 다수의 부비트라인; 및 다수의 상기 부비트라인과 연결된 배선을 포함하는 반도체 메모리 장치를 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 정비트라인과 부비트라인이 적층된 구조(즉, 중첩된 구조)갖는 더블 비트라인을 제공함으로써, 메트의 크기를 효과적으로 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 감지증폭기에 연결되는 정비트라인과 부비트라인이 모두 동일한 메트에서 제공되기 때문에 노이즈에 기인한 감지증폭기의 동작특성 열화를 방지할 수 있는 효과가 있다.
또한, 본 발명은 부비트라인이 독립적으로 구성되어 동작간 항상 기준전압을 인가할 수 있기 때문에 노이즈에 기인한 감지증폭기의 동작특성 열화를 보다 효과적으로 방지할 수 있는 효고가 있다.
또한, 본 발명은 감지증폭기에 연결되는 정비트라인과 부비트라인이 모두 동일한 메트에서 제공되어 리던던시메트를 모두 사용할 수 있기 때문에 리던던시메트의 면적대비 사용효율을 향상시킬 수 있으며, 반도체 메모리 장치의 크기를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 뱅크를 간략히 도시한 평면도.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 공정단면도.
도 4a 및 도 4b는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 제조방법을 도시한 공정단면도.
도 6a 및 도 6b는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명은 노이즈에 기인한 감지증폭기의 동작특성 열화를 방지하고, 리던던시메트의 면적대비 사용효율을 향상시킬 수 있는 반도체 메모리 장치를 제공한다. 이를 위해, 본 발명은 정비트라인과 감지증폭기 동작간 항상 기준전압을 인가받도록 독립적으로 구성된 부비트라인이 서로 중첩된 구조를 갖는 비트라인을 구비하는 것을 기술사상으로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 뱅크를 간략히 도시한 평면도이다.
도 1을 참조하여 후술할 본 발명의 실시예들에서의 반도체 메모리 장치는 다수의 뱅크(Bank, 101)로 구성되며, 뱅크(101)는 셀영역(Cell region, 102), 감지증폭영역(Sense Amplifer region, 104) 및 리던던시영역(Redundancy region, 103)을 포함한다. 셀영역(102)과 리던던시영역(103)은 다수의 메트(Mat, 107)를 포함하고 있으며, 메트(107)는 다수의 워드라인과 비트라인을 포함한다. 이하, 설명의 편의를 위하여 셀영역(102)의 메트(107)를 '셀메트(Cell Mat, 105)'라 약칭하고, 리던던시영역(103)의 메트(107)를 '리던던시메트(Redundancy Mat, 106)'라 약칭하며, 셀메트(105)와 리던던시메트(106)는 서로 동일한 구조를 갖는다. 다수의 감지증폭기(Sense Amplifer, SA)를 포함한 감지증폭영역(104)은 일측 방향으로 매트(107)와 매트(107) 사이에 배치된 구조를 가질 수 있다.
상술한 배치관계를 갖는 뱅크(101)는 본 발명의 실시예들에 따른 일례로써, 반도체 메모리 장치를 구성하는 뱅크(101)의 배치관계는 필요에 따라 얼마든지 변형될 수 있다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 메모리 장치를 도시한 도면으로, 2a는 평면도이고, 도 2b는 도 2a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 1, 도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 메모리 장치는 메트(107)와 메트(107) 일측에 배치된 감지증폭영역(104)을 동시에 가로지르는 비트라인(15)을 포함한다. 비트라인(15)은 정비트라인(12), 부비트라인(14) 및 정비트라인(12)과 부비트라인(14) 사이를 전기적으로 분리시키는 절연막(13)을 포함한다. 이때, 메트(107)에서는 정비트라인(12)과 부비트라인(14)이 서로 중첩되고, 감지증폭영역(104)에서는 정비트라인(12)과 부비트라인(14)이 서로 중첩되지 않는다.
구체적으로, 메트(107)에서 비트라인(15)은 소정의 구조물이 형성된 기판(11) 상에 정비트라인(12), 절연막(13) 및 부비트라인(14)이 순차적으로 적층되어 이들이 서로 중첩되는 구조를 갖는다. 이때, 기판(11)에는 제1비트라인콘택플러그(BLC1, 17)가 형성되어 있으며, 비트라인(15) 즉, 정비트라인(12)은 제1비트라인콘택플러그(17)와 접하도록 형성되어 있다.
감지증폭영역(104)에서는 소정의 구조물이 형성된 기판(11) 상에 정비트라인(12)과 절연막(13)이 적층된 구조 및 절연막(13)과 부비트라인(14)이 적층된 구조를 갖는다. 즉, 감지증폭영역(104)에서는 정비트라인(12)과 부비트라인(14)이 서로 중첩되지 않는다. 또한, 절연막(13)에는 절연막(13)을 관통하여 부비트라인(14)과 기판(11)에 형성된 소정의 구조물 사이를 전기적으로 연결하는 플러그(19)가 형성되어 있다. 일례로, 감지증폭영역(104)의 기판(11)에서는 제2비트라인콘택플러그(BLC2, 18)가 형성되어 있고, 정비트라인(12) 및 플러그(19)는 제2비트라인콘택플러그(18)에 접하도록 형성되어 있다.
감지증폭기(16)기 동작간 정비트라인(12)은 메트(107)에 저장된 데이터에 따라 기준전압보다 크거나 작은 데이터전압(Date Voltage)이 인가된다. 그리고, 감지증폭기(16) 동작간 독립적으로 구성된 부비트라인(14)은 항상 기준전압(Reference Voltage)이 인가된다. 여기서, 독립적으로 구성된 부비트라인(14)은 컬럼어드레스(column address)에 따라 정비트라인(12)으로 작용하지 않고, 항상 기준전압만을 제공하는 도전라인으로 작용하는 것을 의미한다. 따라서, 비트라인(15)의 적층구조는 기판(11)에 형성된 구조물 예컨대, 제1 및 제2비트라인콘택플러그(17, 18)와 정비트라인(12) 사이의 콘택이 용이하도록 정비트라인(12) 상에 부비트라인(14)이 위치하는 것이 바람직하다. 그리고, 정비트라인(12)과 부비트라인(14)을 분리시키는 절연막(13)은 이들 사이의 캐패시턴스를 감소시키기 위하여 저유전율을 갖는 절연물질로 구성한다. 참고로, 저유전율을 갖는 절연물질은 실리콘산화막(SiO2)의 유전상수보다 작은 유전상수를 갖는 물질을 의미한다.
메트(107)로부터 연장된 비트라인(15)에 대응하는(또는 연결된) 다수의 감지증폭기(16)를 포함하는 감지증폭영역(104)은 비트라인(15)이 연장된 방향으로 메트(107)와 메트(107) 사이에 배치될 수 있다. 따라서, 두 개의 메트(107)는 이들 사이에 배치된 감지증폭영역(104)을 공유할 수 있다. 즉, 감지증폭영역(107)을 기준으로 일측 메트(107)로부터 연장된 비트라인(15)과 타측 메트(107)로부터 연장된 비트라인(15)이 하나의 감지증폭기(16)에 연결된 구조를 가질 수 있다. 이처럼, 감지증폭영역(104)에 인접한 메트(107)들이 감지증폭영역(104)을 공유하는 구조는 뱅크(101)의 크기를 효과적으로 감소시킬 수 있는 장점이 있다.
여기서, 상기와 같은 뱅크(101) 구조는 기판(11)은 일측 메트(107)가 감기증폭동작을 수행하는 동안 타측 메트(107)로부터 제공된 비트라인(15)과 감지증폭기(16) 사이를 전기적으로 분리시키기 위한 스위칭수단을 더 포함한다. 종래와 같이 컬럼어드레스에 따라 정비트라인(12)과 부비트라인(14)의 기능이 고정되지 않는 경우에는 정비트라인(12) 및 부비트라인(14)에 각각 스위칭수단이 연결되어야 하지만, 본 발명은 정비트라인(12)과 부비트라인(14)의 기능이 고정되어 있기 때문에 정비트라인(12)에만 스위칭수단을 연결하면 된다.
상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 메모리 장치는 메트(107)에서 정비트라인(12)과 부비트라인(14)이 적층된 구조(즉, 중첩된 구조)를 갖기 때문에 메트(107) 크기를 효과적으로 감소시킬 수 있다. 즉, 6F2 셀구조 및 6F2 셀구조보다 집적화된 셀구조에 용이하게 적용할 수 있다.
또한, 감지증폭기(16)에 연결되는 정비트라인(12)과 부비트라인(14)이 모두 동일한 메트(107)에서 제공되기 때문에 노이즈에 기인한 감지증폭기(16)의 동작특성 열화를 방지할 수 있다. 또한, 부비트라인(14)이 독립적으로 구성되어 동작간 항상 기준전압을 인가할 수 있기 때문에 노이즈에 기인한 감지증폭기(16)의 동작특성 열화를 보다 효과적으로 방지할 수 있다.
또한, 감지증폭기(16)에 연결되는 정비트라인(12)과 부비트라인(14)이 모두 동일한 메트(107)에서 제공되기 때문에 리던던시메트(106)를 모두 사용할 수 있는 장점이 있다. 이를 통해, 리던던시메트(106)의 면적대비 사용효율을 향상시킬 수 있으며, 반도체 메모리 장치의 크기를 감소시킬 수 있다. 특히, 고속동작을 구현하기 위해 뱅크(101)의 크기를 줄이고, 뱅크(101)의 갯수를 증가시킬수록 반도체 메모리 장치의 크기를 보다 효과적으로 감소시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 제조방법을 도 2a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 메트(107)와 감지증폭영역(104)을 갖고, 메트(107)에 제1비트라인콘택플러그(42)가 형성되고, 감지증폭기(미도시) 및 제2비트라인콘택플러그(43)가 형성된 기판(41)을 준비한다.
다음으로, 기판(41) 전면에 도전막을 증착한 후에 도전막을 선택적으로 식각하여 메트(107)와 감지증폭영역(104)을 동시에 가로지르는 정비트라인(44)을 형성한다. 이때, 정비트라인(44)은 금속성막으로 형성할 수 있으며, 메트(107)의 제1비트라인콘택플러그(42)와 감지증폭영역(104)의 제2비트라인콘택플러그(43)와 접하도록 형성한다.
도 3b에 도시된 바와 같이, 정비트라인(44)이 형성된 기판(41) 전면에 절연막(45)을 형성한다. 절연막(45)은 정비트라인(44)과 후속 공정을 통해 형성될 부비트라인 사이를 전기적으로 분리시키는 역할을 수행한다. 이때, 이들 사이의 캐패시턴스를 감소시키기 위해 절연막(45)은 저유전율을 갖는 절연물질로 형성한다.
다음으로, 감지증폭영역(104)의 절연막(45)을 선택적으로 식각하여 부비트라인과 연결될 제2비트라인콘택플러그(43)를 노출시키는 콘택홀(46)을 형성한다.
도 3c에 도시된 바와 같이, 콘택홀(46)을 매립하도록 절연막(45) 전면에 도전막을 증착한 후에 도전막을 선택적으로 식각하여 플러그(47A)를 형성함과 동시에 부비트라인(47)을 형성한다. 이때, 부비트라인(47)은 금속성막으로 형성할 수 있으며, 정비트라인(44)과 동일한 물질로 형성할 수 있다. 이때, 부비트라인(47)을 정비트라인(44)과 동일한 물질로 형성하는 것은 정비트라인(44)과 부비트라인(47) 사이의 저항차이에 기인한 신호전달특성 열화를 방지하기 위함이다.
부비트라인(47) 형성공정이 완료된 시점에서 메트(107)에서는 비트라인(48)이 정비트라인(44), 절연막(45) 및 부비트라인(47)이 순차적으로 적층된 구조를 갖는다. 감지증폭영역(104)에서는 정비트라인(44)과 절연막(45)이 적층된 구조 및 절연막(45)과 부비트라인(47)이 적층된 구조를 갖는다.
도 4a 및 도 4b는 본 발명의 제2실시예에 따른 반도체 메모리 장치를 도시한 도면으로, 4a는 평면도이고, 도 4b는 도 4a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 1, 도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 메모리 장치는 메트(107)와 메트(107) 일측에 배치된 감지증폭영역(104)을 동시에 가로지르는 비트라인(25)을 포함한다. 비트라인(25)은 정비트라인(22), 부비트라인(24) 및 정비트라인(22)과 부비트라인(24) 사이를 전기적으로 분리시키는 절연막(23)을 포함한다. 또한, 감지증폭영역(104)에서 정비트라인(22) 및 부비트라인(24)은 기판(21)에 형성된 구조물과의 콘택을 위하여 정비트라인(22)으로부터 돌출된 제1돌출부(22A)와 부비트라인(24)으로부터 돌출된 제2돌출부(24A)를 포함한다. 이때, 메트(107) 및 감지증폭영역(104)에서 정비트라인(22)과 부비트라인(24)은 서로 중첩되고, 감지증폭영역에 배치된 제1 및 제2돌출부(22A, 24A)는 서로 중첩되지 않는다.
구체적으로, 메트(107)와 감지증폭영역(104)을 동시에 가로지르는 비트라인(25)은 소정의 구조물이 형성된 기판(21) 상에 정비트라인(22), 절연막(23) 및 부비트라인(24)이 순차적으로 적층된 구조를 갖는다. 메트(107)의 기판(21)에는 제1비트라인콘택플러그(27)이 형성되어 있고, 제1비트라인콘택플러그(27)에 정비트라인(22)이 접하도록 형성되어 있다.
감지증폭영역(104)에서는 소정의 구조물이 형성된 기판(21) 상에 정비트라인(22), 절연막(23) 및 부비트라인(24)이 순차적으로 적층된 비트라인(25)과 정비트라인(22) 및 부비트라인(24)으로부터 돌출되어 서로 중첩되지 않는 제1 및 제2돌출부(22A, 24A)가 형성되어 있다. 그리고, 감지증폭영역(104)의 기판(21)에는 제2비트라인콘택플러그(28)가 형성되어 있고, 제2비트라인콘택플러그(28)에는 정비트라인(22) 및 부비트라인(24)으로부터 돌출된 제1 및 제2돌출부(22A, 24A)에 각각 접하도록 형성되어 있다. 여기서, 정비트라인(22) 상부에 형성된 부비트라인(24)으로부터 돌출된 제2돌출부(24A)는 절연막(23)을 관통하여 플러그(29)를 통해 제2비트라인콘택플러그(28)에 접한다.
감지증폭기(26)기 동작간 정비트라인(22)은 메트(107)에 저장된 데이터에 따라 기준전압보다 크거나 작은 데이터전압(Date Voltage)이 인가된다. 그리고, 감지증폭기(26) 동작간 독립적으로 구성된 부비트라인(24)은 항상 기준전압(Reference Voltage)이 인가된다. 여기서, 독립적으로 구성된 부비트라인(24)은 컬럼어드레스(column address)에 따라 정비트라인(22)으로 작용하지 않고, 항상 기준전압만을 제공하는 도전라인으로 작용하는 것을 의미한다. 따라서, 비트라인(25)의 적층구조는 기판(21)에 형성된 구조물 예컨대, 제1 및 제2비트라인콘택플러그(27, 28)와 정비트라인(22) 사이의 콘택이 용이하도록 정비트라인(22) 상에 부비트라인(24)이 위치하는 것이 바람직하다. 그리고, 정비트라인(22)과 부비트라인(24)을 분리시키는 절연막(23)은 이들 사이의 캐패시턴스를 감소시키기 위하여 저유전율을 갖는 절연물질로 구성한다. 참고로, 저유전율을 갖는 절연물질은 실리콘산화막(SiO2)의 유전상수보다 작은 유전상수를 갖는 물질을 의미한다.
메트(107)로부터 연장된 비트라인(25)에 대응하는(또는 연결된) 다수의 감지증폭기(26)를 포함하는 감지증폭영역(104)은 비트라인(25)이 연장된 방향으로 메트(107)와 메트(107) 사이에 배치될 수 있다. 따라서, 두 개의 메트(107)는 이들 사이에 배치된 감지증폭영역(104)을 공유할 수 있다. 즉, 감지증폭영역(107)을 기준으로 일측 메트(107)로부터 연장된 비트라인(25)과 타측 메트(107)로부터 연장된 비트라인(25)이 하나의 감지증폭기(26)에 연결된 구조를 가질 수 있다. 이처럼, 감지증폭영역(104)에 인접한 메트(107)들이 감지증폭영역(104)을 공유하는 구조는 뱅크(101)의 크기를 효과적으로 감소시킬 수 있는 장점이 있다.
여기서, 상기와 같은 뱅크(101) 구조는 기판(21)은 일측 메트(107)가 감기증폭동작을 수행하는 동안 타측 메트(107)로부터 제공된 비트라인(25)과 감지증폭기(26) 사이를 전기적으로 분리시키기 위한 스위칭수단을 더 포함한다. 종래와 같이 컬럼어드레스에 따라 정비트라인(22)과 부비트라인(24)의 기능이 고정되지 않는 경우에는 정비트라인(22) 및 부비트라인(24)에 각각 스위칭수단이 연결되어야 하지만, 본 발명은 정비트라인(22)과 부비트라인(24)의 기능이 고정되어 있기 때문에 정비트라인(22)에만 스위칭수단을 연결하면 된다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 메모리 장치는 메트(107) 및 감지증폭영역(104)에서 정비트라인(22)과 부비트라인(24)이 적층된 구조(즉, 중첩된 구조)를 갖기 때문에 메트(107) 크기를 효과적으로 감소시킬 수 있다. 즉, 6F2 셀구조 및 6F2 셀구조보다 집적화된 셀구조에 용이하게 적용할 수 있다.
또한, 감지증폭기(26)에 연결되는 정비트라인(22)과 부비트라인(24)이 모두 동일한 메트(107)에서 제공되기 때문에 노이즈에 기인한 감지증폭기(26)의 동작특성 열화를 방지할 수 있다. 또한, 부비트라인(24)이 독립적으로 구성되어 동작간 항상 기준전압을 인가할 수 있기 때문에 노이즈에 기인한 감지증폭기(26)의 동작특성 열화를 보다 효과적으로 방지할 수 있다.
또한, 감지증폭기(26)에 연결되는 정비트라인(22)과 부비트라인(24)이 모두 동일한 메트(107)에서 제공되기 때문에 리던던시메트(106)를 모두 사용할 수 있는 장점이 있다. 이를 통해, 리던던시메트(106)의 면적대비 사용효율을 향상시킬 수 있으며, 반도체 메모리 장치의 크기를 감소시킬 수 있다. 특히, 고속동작을 구현하기 위해 뱅크(101)의 크기를 줄이고, 뱅크(101)의 갯수를 증가시킬수록 반도체 메모리 장치의 크기를 보다 효과적으로 감소시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 제조방법을 도 4a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 메트(107)와 감지증폭영역(104)을 갖고, 메트(107)에 제1비트라인콘택플러그(52)가 형성되고, 감지증폭기(미도시) 및 제2비트라인콘택플러그(53)가 형성된 기판(51)을 준비한다.
다음으로, 기판(51) 전면에 도전막을 증착한 후에 도전막을 선택적으로 식각하여 메트(107)와 감지증폭영역(104)를 동시에 가로지르는 정비트라인(54)을 형성함과 동시에 감지증폭영역(104)에서 정비트라인(54)으로부터 돌출된 제1돌출부(54A)를 형성한다. 이때, 정비트라인(54) 및 제1돌출부(54A)는 금속성막으로 형성할 수 있으며, 메트(107)에서는 정비트라인(54)이 제1비트라인콘택플러그(52)에 접하고, 감지증폭영역(104)에서는 제1돌출부(54A)가 제2비트라인콘택플러그(53)와 접하도록 형성한다.
도 5b에 도시된 바와 같이, 정비트라인(54)아 형성된 기판(51) 전면에 절연막(55)을 형성한다. 절연막(55)은 정비트라인(54)과 후속 공정을 통해 형성될 부비트라인 사이를 전기적으로 분리시키는 역할을 수행한다. 이때, 이들 사이의 캐패시턴스를 감소시키기 위해 절연막(55)은 저유전율을 갖는 절연물질로 형성한다.
다음으로, 감지증폭영역(104)의 절연막(55)을 선택적으로 식각하여 부비트라인과 연결될 제2비트라인콘택플러그(53)를 노출시키는 콘택홀(56)을 형성한다.
도 5c에 도시된 바와 같이, 콘택홀(46)을 매립하도록 절연막(45) 전면에 도전막을 증착한 후에 도전막을 선택적으로 식각하여 플러그(57B)를 형성함과 동시에 메트(107)와 감지증폭영역(104)을 동시에 가로지르는 부비트라인(57)과 감지증폭영역(104)에서 부비트라인(57)으로부터 연장된 제2돌출부(57A)를 형성한다. 이때, 감지증폭영역(104)에서 제2비트라인콘택플러그(53)에 연결된 플러그(57B)는 제2돌출부(57A)에 접하도록 형성할 수 있다.
여기서, 부비트라인(57), 제2돌출부(57A) 및 플러그(57B)는 금속성막으로 형성할 수 있으며, 정비트라인(54) 및 제1돌출부(54A)과 동일한 물질로 형성할 수 있다. 이때, 부비트라인(57)을 정비트라인(54)과 동일한 물질로 형성하는 것은 정비트라인(54)과 부비트라인(57) 사이의 저항차이에 기인한 신호전달특성 열화를 방지하기 위함이다.
부비트라인(57) 형성공정이 완료된 시점에서 메트(107)와 감지증폭영역(104)을 동시에 가로지르는 비트라인(58)은 정비트라인(54), 절연막(55) 및 부비트라인(57)이 순차적으로 적층된 구조를 갖는다. 감지증폭영역(104)에서는 정비트라인(54)과 부비트라인(57)으로부터 돌출된 제1 및 제2돌출부(54A, 57A)가 하부구조물과 연결되어 있으며, 이들은 서로 중첩되지 않는 구조를 갖는다.
도 6a 및 도 6b는 본 발명의 제3실시예에 따른 반도체 메모리 장치를 도시한 도면으로, 6a는 평면도이고, 도 6b는 도 5a에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 1, 도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 메모리 장치는 메트(107)와 메트(107) 일측에 배치된 감지증폭영역(104)을 동시에 가로지르는 정비트라인(32), 감지증폭영역(104)에 형성된 부비트라인(34) 및 플러그(33)를 통해 부비트라인(34)에 연결된 배선(37)을 포함한다. 정비트라인(32) 및 부비트라인(34)과 감지증폭기(36)가 중첩되는 영역에 이들 사이의 콘택이 위치한다.
여기서, 부비트라인(34)에는 배선(37)을 통해 동작간 항상 기준전압(Reference Voltage)이 인가되며, 정비트라인(32)에는 메트(107)에 저장된 데이터에 따라 기준전압보다 크거나 작은 데이터전압(Date Voltage)이 인가된다. 이때, 배선(37)은 반도체 메모리 장치의 금속배선일 수 있으며, 부비트라인(34)에 기준전압을 인가하는 역할을 수행한다. 배선(37)은 매트별, 뱅크별 또는 컬럼어드레스별로 다수의 부비트라인(34)과 연결된 구조를 갖는다. 그리고, 부비트라인(34)은 감지증폭영역(104) 내에만 독립적으로 형성되어 있으며, 정비트라인(32) 형성공정시 동시에 형성된 것일 수 있다.
메트(107)로부터 연장된 정비트라인(32)에 대응하는(또는 연결된) 다수의 감지증폭기(36)를 포함하는 감지증폭영역(104)은 정비트라인(32)이 연장된 방향으로 메트(107)와 메트(107) 사이에 배치될 수 있다. 따라서, 두 개의 메트(107)는 이들 사이에 배치된 감지증폭영역(104)을 공유할 수 있다. 즉, 감지증폭영역(107)을 기준으로 일측 메트(107)로부터 연장된 비트라인(15)과 타측 메트(107)로부터 연장된 정비트라인(32)이 하나의 감지증폭기(16)에 연결된 구조를 가질 수 있다. 이처럼, 감지증폭영역(104)에 인접한 메트(107)들이 감지증폭영역(104)을 공유하는 구조는 뱅크(101)의 크기를 효과적으로 감소시킬 수 있는 장점이 있다.
여기서, 상기와 같은 뱅크(101) 구조는 기판(31)은 일측 메트(107)가 감기증폭동작을 수행하는 동안 타측 메트(107)로부터 제공된 정비트라인(32)과 감지증폭기(36) 사이를 전기적으로 분리시키기 위한 스위칭수단을 더 포함한다.
상술한 구조를 갖는 본 발명의 제3실시예에 따른 반도체 메모리 장치는 부비트라인(34)을 메트(107)에 배치하지 않기 때문에 메트(107) 크기를 효과적으로 감소시킬 수 있다. 즉, 6F2 셀구조 및 6F2 셀구조보다 집적화된 셀구조에 용이하게 적용할 수 있다.
또한, 감지증폭기(36)에 연결되는 부비트라인(34)이 메트(107)에서 연장되지 않고, 감지증폭영역(104) 내에 독립적으로 구성됨으로써, 노이즈에 기인한 감지증폭기(36)의 동작특성 열화를 방지할 수 있다. 또한, 부비트라인(34)에는 동작간 항상 기준전압을 인가할 수 있기 때문에 노이즈에 기인한 감지증폭기의 동작특성 열화를 보다 효과적으로 방지할 수 있다.
또한, 부비트라인(34)이 감지증폭영역(104) 내 독립적으로 구성되고 배선(37)을 통해 기준전압을 인가받기 때문에 기준전압 트리밍이 용이하며, 트리밍된 기준전압을 개별적으로 또는 일정한 단위(예컨대, 메트별, 뱅크별 또는 컬럼어드레스별 등등)별로 인가할 수 있는 장점이 있다. 이를 통해, 감지증폭기의 동작특성을 향상시킬 수 있다.
또한, 감지증폭기(36)에 연결되는 부비트라인(34)이 메트(107)에서 연장되지 않고, 감지증폭영역(104) 내에 독립적으로 구성됨으로써, 리던던시메트(106)를 모두 사용할 수 있는 장점이 있다. 이를 통해, 리던던시메트(106)의 면적대비 사용효율을 향상시킬 수 있으며, 반도체 메모리 장치의 크기를 감소시킬 수 있다. 특히, 고속동작을 구현하기 위해 뱅크(101)의 크기를 줄이고, 뱅크(101)의 갯수를 증가시킬수록 반도체 메모리 장치의 크기를 보다 효과적으로 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11, 41 : 기판 12, 44 : 정비트라인
13, 45 : 절연막 14, 47 : 부비트라인
15, 48 : 비트라인 16 : 감지증폭기
17, 42 : 제1비트라인콘택플러그 18, 43 : 제2비트라인콘택플러그
19, 47A : 플러그 101 : 뱅크
102 : 셀영역 103 : 리던던시영역
104 : 감지증폭영역 105 : 셀메트
106 : 리던던시메트 107 : 메트

Claims (33)

  1. 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역; 및
    상기 메트와 상기 감지증폭영역을 동시에 가로지르는 다수의 정비트라인과 부비트라인을 포함하고,
    상기 메트에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 감지증폭영역에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되지 않는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 메트의 기판에 형성된 다수의 제1비트라인콘택플러그 및 상기 감지증폭영역의 기판에 형성된 다수의 제2비트라인콘택플러그를 더 포함하는 반도체 메모리 장치.

  4. 제3항에 있어서,
    상기 정비트라인은 상기 제1 및 제2비트라인콘택플러그에 접하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 부비트라인은 상기 제2비트라인콘택플러그에 접하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 정비트라인 및 상기 부비트라인은 상기 감지증폭영역에서 상기 정비트라인으로부터 돌출된 제1돌출부와 상기 부비트라인으로부터 돌출된 제2돌출부를 더 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 정비트라인과 상기 부비트라인은 상기 감지증폭영역에서도 서로 중첩되고, 상기 제1돌출부와 상기 제2돌출부는 서로 중첩되지 않는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 메트의 기판에 형성된 다수의 제1비트라인콘택플러그 및 상기 감지증폭영역의 기판에 형성된 다수의 제2비트라인콘택플러그를 더 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 정비트라인은 상기 제1비트라인콘택플러그에 접하고, 상기 제1돌출부는 상기 제2비트라인콘택플러그에 접하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제2돌출부는 상기 제2비트라인콘택플러그에 접하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    서로 중첩된 상기 정비트라인과 상기 부비트라인은 상기 정비트라인 상에 상기 부비트라인이 적층된 구조를 갖는 반도체 메모리 장치.
  12. 제1항에 있어서,
    상기 감지증폭영역은 두 개의 상기 메트 사이에 배치되고, 두 개의 상기 메트가 하나의 감지증폭영역을 공유하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 정비트라인에 연결되어 상기 메트와 상기 감지증폭영역에 사이를 전기적으로 분리시키는 스위칭수단을 더 포함하는 반도체 메모리 장치.
  14. 제1항에 있어서,
    상기 메트를 리던던시메트를 포함하는 반도체 메모리 장치.
  15. 제1항에 있어서,
    상기 정비트라인과 상기 부비트라인 사이에 개재된 절연막을 더 포함하는 반도체 메모리 장치.

  16. 제15항에 있어서,
    상기 절연막은 저유전율을 갖는 절연막을 포함하는 반도체 메모리 장치.
  17. 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역을 구비한 기판 상에 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 정비트라인을 형성하는 단계;
    상기 기판 전면에 상기 정비트라인을 덮는 절연막을 형성하는 단계; 및
    상기 메트에서 상기 정비트라인과 중첩되도록 상기 절연막 상에 상기 메트와 상기 감지증폭영역을 동시에 가로지르는 부비트라인을 형성하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  18. 제17항에 있어서,
    상기 감지증폭영역에서는 상기 정비트라인과 상기 부비트라인이 서로 중첩되지 않도록 형성하는 반도체 메모리 장치 제조방법.
  19. 제17항에 있어서,
    상기 정비트라인을 형성하기 이전에,
    상기 메트의 기판에 다수의 제1비트라인콘택플러그를 형성하고, 상기 감지증폭영역에 다수의 제2비트라인콘택플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치 제조방법.
  20. 제19항에 있어서,
    상기 정비트라인은 상기 제1 및 제2비트라인콘택플러그와 접하도록 형성하는 반도체 메모리 장치 제조방법.
  21. 제19항에 있어서,
    상기 부비트라인을 형성하는 단계는,
    상기 감지증폭영역의 절연막을 선택적으로 식각하여 상기 제2비트라인콘택플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 상기 절연막 전면에 도전막을 형성하는 단계;
    상기 도전막을 선택적으로 식각하여 상기 콘택홀을 매립하는 플러그를 형성함과 동시에 부비트라인을 형성하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  22. 제17항에 있어서,
    상기 정비트라인 및 상기 부비트라인은 상기 감지증폭영역에서 상기 정비트라인으로부터 돌출된 제1돌출부와 상기 부비트라인으로부터 돌출된 제2돌출부를 더 포함하는 반도체 메모리 장치 제조방법.
  23. 제22항에 있어서,
    상기 정비트라인과 상기 부비트라인은 상기 감지증폭영역에서도 서로 중첩되도록 형성하고, 상기 제1돌출부와 상기 제2돌출부는 서로 중첩되지 않도록 형성하는 반도체 메모리 장치 제조방법.
  24. 제23항에 있어서,
    상기 정비트라인을 형성하기 이전에,
    상기 메트의 기판에 다수의 제1비트라인콘택플러그를 형성하고, 상기 감지증폭영역에 다수의 제2비트라인콘택플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치 제조방법.

  25. 제24항에 있어서,
    상기 정비트라인은 상기 제1비트라인콘택플러그에 접하도록 형성하고, 상기 제1돌출부는 상기 제2비트라인콘택플러그에 접하도록 형성하는 반도체 메모리 장치 제조방법.
  26. 제24항에 있어서,
    상기 부비트라인을 형성하는 단계는,
    상기 감지증폭영역의 절연막을 선택적으로 식각하여 상기 제2비트라인콘택플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 매립하도록 상기 절연막 전면에 도전막을 형성하는 단계;
    상기 도전막을 선택적으로 식각하여 상기 콘택홀을 매립하는 플러그를 형성함과 동시에 상기 플러그에 접하는 제2돌출부를 구비한 부비트라인을 형성하는 단계
    를 포함하는 반도체 메모리 장치 제조방법.
  27. 제17항에 있어서,
    상기 정비트라인과 상기 부비트라인은 서로 동일한 물질로 형성하는 반도체 메모리 장치 제조방법.
  28. 제17항에 있어서,
    상기 절연막은 저유전율을 갖는 절연물질로 형성하는 반도체 메모리 장치 제조방법.
  29. 다수의 메트와 상기 메트 일측에 배치된 다수의 감지증폭영역;
    상기 메트와 상기 감지증폭영역을 동시에 가로지르는 다수의 정비트라인;
    상기 감지증폭영역에 형성된 다수의 부비트라인; 및
    다수의 상기 부비트라인과 연결된 배선
    을 포함하는 반도체 메모리 장치.
  30. 제29항에 있어서,
    상기 배선은 매트별, 뱅크별 또는 컬럼어드레스별로 상기 부비트라인과 연결된 반도체 메모리 장치.

  31. 제29항에 있어서,
    상기 감지증폭영역은 두 개의 상기 메트 사이에 배치되고, 두 개의 상기 메트가 하나의 감지증폭영역을 공유하는 반도체 메모리 장치.
  32. 제31항에 있어서,
    상기 정비트라인에 연결되어 상기 메트와 상기 감지증폭영역에 사이를 전기적으로 분리시키는 스위칭수단을 더 포함하는 반도체 메모리 장치.
  33. 제29항에 있어서,
    상기 메트는 리던던시메트를 포함하는 반도체 메모리 장치.
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