KR20220009840A - 3차원 메모리 소자 및 방법 - Google Patents

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Abstract

반도체 소자 및 제조 방법이 제공된다. 실시예에서, 메모리 어레이는 상이한 개별 공정 중에 워드 라인의 부분들을 제조하되, 먼저 형성된 부분들이 구조체에 바람직하지 않은 손상을 야기할 수 있는 이후의 공정 중에 구조적 지지체로서 작용하도록 함으로써 형성된다.

Description

3차원 메모리 소자 및 방법{THREE-DIMENSIONAL MEMORY DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2020년 7월 16일자 출원된 미국 가출원 제63/052,505호의 이익을 주장하며, 이 출원은 본원에 참조로 포함된다.
반도체 메모리는 예를 들어, 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 장치를 포함한 전자 응용을 위한 집적 회로에 사용된다. 반도체 메모리에는 2가지 주요 범주를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(RAM)가 포함되며, 이는 2가지 하위 범주인 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)로 더 나눌 수 있다. SRAM과 DRAM은 모두 전원이 공급되지 않을 때 저장한 정보를 소실하기 때문에 휘발성이다.
반면, 비휘발성 메모리는 데이터를 저장할 수 있다. 비휘발성 반도체 메모리의 한 유형은 강유전성 랜덤 액세스 메모리(FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 쓰기/읽기 속도 및 작은 크기이다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 랜덤 액세스 메모리의 블록도이다.
도 2a 및 도 2b는 일부 실시예에 따른 메모리 어레이의 다양한 도면이다.
도 3a-15b는 일부 실시예에 따른 메모리 어레이의 제조에서의 중간 단계의 다양한 도면이다.
도 16a 및 도 16b는 일부 다른 실시예에 따른 메모리 어레이의 다양한 도면이다.
도 17a 및 도 17b는 일부 다른 실시예에 따른 메모리 어레이의 다양한 도면이다.
도 18a 및 도 18b는 일부 다른 실시예에 따른 메모리 어레이의 다양한 도면이다.
도 19a-19b는 일부 다른 실시예에 따른 메모리 어레이의 제조에서의 중간 단계의 다양한 도면이다.
도 20a-22b는 일부 다른 실시예에 따른 메모리 어레이의 제조에서의 중간 단계의 다양한 도면이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따르면, 메모리 어레이용 워드 라인은 다중 패턴화 공정에 의해 형성되며, 여기서 메모리 어레이용 제1 서브 세트의 트랜지스터 및 워드 라인의 제1 부분은 제1 패턴화 공정에서 형성되고, 메모리 어레이용 제2 서브 세트의 트랜지스터 및 워드 라인의 제2 부분은 후속으로 제2 패턴화 공정에서 형성된다. 따라서, 메모리 어레이의 열(column)들의 종횡비가 개선될 수 있으며, 형성 도중의 특징부의 비틀림 또는 붕괴가 방지된다.
도 1은 일부 실시예에 따른 랜덤 액세스 메모리(50)의 블록도이다. 랜덤 액세스 메모리(50)는 메모리 어레이(52), 행(row) 디코더(54) 및 열(column) 디코더(56)를 포함한다. 메모리 어레이(52), 행 디코더(54) 및 열 디코더(56)는 각각 동일한 반도체 다이의 일부일 수 있거나, 다른 반도체 다이의 일부일 수 있다. 예를 들어, 메모리 어레이(52)는 제1 반도체 다이의 일부일 수 있는 반면, 행 디코더(54) 및 열 디코더(56)는 제2 반도체 다이의 일부일 수 있다.
메모리 어레이(52)는 메모리 셀(58), 워드 라인(62) 및 비트 라인(64)을 포함한다. 메모리 셀(58)은 행과 열로 배열된다. 워드 라인(62) 및 비트 라인(64)은 메모리 셀(58)에 전기적으로 연결된다. 워드 라인(62)은 메모리 셀(58)의 행을 따라 연장되는 도전 라인이다. 비트 라인(64)은 메모리 셀(58)의 열을 따라 연장되는 도전 라인이다.
행 디코더(54)는 예를 들어, 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있다. 동작 중에, 행 디코더(54)는 행에 대한 워드 라인(62)을 활성화함으로써 메모리 어레이(52)의 행에서 원하는 메모리 셀(58)을 선택한다. 열 디코더(56)는 예를 들어, 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있고, 라이터(writer) 드라이버, 감지 증폭기, 이들의 조합 등을 포함할 수 있다. 동작 중에, 열 디코더(56)는 선택된 행의 메모리 어레이(52)의 열로부터 원하는 메모리 셀(58)에 대한 비트 라인(64)을 선택하고, 비트 라인(64)을 사용하여 선택된 메모리 셀(58)에 대해 데이터를 독출 또는 기록한다.
도 2a 및 도 2b는 일부 실시예에 따른 메모리 어레이(52)의 다양한 도면이다. 도 2a는 메모리 어레이(52)의 회로도이다. 도 2b는 메모리 어레이(52)의 일부의 3차원 도면이다.
메모리 어레이(52)는 NOR 플래시 메모리 어레이와 같은 플래시 메모리 어레이; DRAM 또는 SRAM과 같은 고속 메모리 어레이; RRAM 또는 MRAM 등과 같은 비휘발성 메모리이다. 각 메모리 셀(58)은 박막 트랜지스터(TFT)(68)를 포함하는 플래시 메모리 셀이다. 각 TFT(68)의 게이트는 각각의 워드 라인(62)에 전기적으로 연결되고, 각 TFT(68)의 제1 소스/드레인 영역은 각각의 비트 라인(64)에 전기적으로 연결되고, 각 TFT(68)의 제2 소스/드레인 영역은 각각의 소스 라인(66)(접지에 전기적으로 연결됨)에 전기적으로 연결된다. 메모리 어레이(52)의 동일한 행에 있는 메모리 셀(58)은 공통 워드 라인(62)을 공유하는 반면, 메모리 어레이(52)의 동일한 열에 있는 메모리 셀은 공통 비트 라인(64) 및 공통 소스 라인(66)을 공유한다.
메모리 어레이(52)는 인접하는 워드 라인(62) 사이에 유전체 층(72)이 배치된 복수의 도전 라인(예, 워드 라인(62))을 포함한다. 워드 라인(62)은 하부의 기판(도 2b에 도시되지 않았지만, 도 3a-21b와 관련하여 아래에서 더 상세히 논의됨)의 주요면과 평행한 제1 방향(D1)으로 연장된다. 워드 라인(62)은 하부 워드 라인(62)이 상부 워드 라인(62)의 종단점보다 길어서 이를 지나 측면으로 연장되도록 계단 배열을 가질 수 있다. 예를 들어, 도 2b에서, 워드 라인(62)의 다수의 적층된 층은 최상부 워드 라인(62A)이 최단 라인이고 최하부 워드 라인(62B)이 최장 라인인 것으로 예시되어 있다. 워드 라인(62)의 각각의 길이는 하부의 기판 측으로 연장되는 방향으로 증가한다. 이러한 방식으로, 각각의 워드 라인(62)의 일부는 메모리 어레이(52) 상부로부터 접근할 수 있으며, 따라서 각각의 워드 라인(62)의 노출된 부분에 도전 접촉부가 형성될 수 있다.
메모리 어레이(52)는 비트 라인(64) 및 소스 라인(66)과 같은 다중 배열된 도전 라인을 더 포함한다. 비트 라인(64) 및 소스 라인(66)은 제1 방향(D1) 및 하부 기판의 주요면과 수직인 제2 방향(D2)으로 연장된다. 유전체 층(74)이 비트 라인(64)과 소스 라인(66)의 인접 라인 사이에 배치되어 이들을 분리시킨다. 각 메모리 셀(58)의 경계는 교차하는 워드 라인(62)과 함께 비트 라인(64)과 소스 라인(66)의 쌍에 의해 형성된다. 유전체 플러그(76)가 비트 라인(64)과 소스 라인(66)의 인접한 쌍 사이에 배치되아 이들을 분리시킨다. 도 2a 및 도 2b는 소스 라인(66)에 대한 비트 라인(64)의 특정 배치를 예시하고 있지만, 비트 라인(64) 및 소스 라인(66)의 배치는 다른 실시예에서 플립될 수 있음을 알아야 한다.
메모리 어레이(52)는 강유전체 스트립(84) 및 반도체 스트립(82)을 더 포함한다. 강유전체 스트립(84)은 워드 라인(62)과 접촉한다. 반도체 스트립(82)은 강유전체 스트립(84)과 유전체 층(74) 사이에 배치된다.
반도체 스트립(82)은 메모리 셀(58)의 TFT(68)를 위한 채널 영역을 제공한다. 예를 들어, 적절한 전압(예, 상응하는 TFT(68)의 개별 임계 전압(Vth)보다 높은 전압)이 대응하는 워드 라인(62)을 통해 인가될 때, 워드 라인(62)과 교차하는 반도체 스트립(82)의 영역은 비트 라인(64)으로부터 소스 라인(66)으로(예, 방향(D1)으로) 전류가 흐르도록 할 수 있다.
강유전체 스트립(84)은 강유전체 스트립(84)에 적절한 전압차를 인가함으로써 2개의 다른 방향 중 하나의 방향으로 분극될 수 있는 데이터 저장층이다. 강유전체 스트립(84)의 특정 영역의 분극 방향에 따라, 대응하는 TFT(68)의 임계 전압이 변하여 디지털 값(예, 0 또는 1)이 저장될 수 있다. 예를 들어, 강유전체 스트립(84)의 영역이 제1 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 낮은 임계 전압을 가질 수 있고, 강유전체 스트립(84)의 영역이 제2 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 높은 임계 전압을 가질 수 있다. 2개의 임계 전압 사이의 차이는 임계 전압 시프트로 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(58)에 저장된 디지털 값의 판독을 다 용이하게 한다(예, 오류 발생 가능성이 적음). 따라서, 메모리 어레이(52)는 또한 강유전성 랜덤 액세스 메모리(FERAM) 어레이로 지칭될 수도 있다.
특정 메모리 셀(58)에 기록 동작을 수행하기 위해, 메모리 셀(58)에 대응하는 강유전체 스트립(84)의 영역에 기록 전압이 인가된다. 기록 전압은 예를 들어, 메모리 셀(58)에 대응하는 워드 라인(62), 비트 라인(64) 및 소스 라인(66)에 적절한 전압을 인가함으로써 인가될 수 있다. 강유전체 스트립(84)의 영역에 걸쳐 기록 전압을 인가함으로써, 강유전체 스트립(84) 영역의 분극 방향이 변경될 수 있다. 결국, 대응하는 TFT(68)의 대응하는 임계 전압은 낮은 임계 전압에서 높은 임계 전압으로(또는 그 반대로) 전환될 수 있고, 따라서 디지털 값이 메모리 셀(58)에 저장될 수 있다. 워드 라인(62) 및 비트 라인(64)은 메모리 어레이(52)에서 교차하므로, 개별 메모리 셀(58)이 선택되어 그것에 기록될 수 있다.
특정 메모리 셀(58)에 대한 판독 동작을 수행하기 위해, 메모리 셀(58)에 대응하는 워드 라인(62)에 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 인가된다. 강유전체 스트립(84)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(58)의 TFT(68)는 턴-온되거나 턴-오프될 수 있다. 그 결과, 비트 라인(64)은 소스 라인(66)을 통해 방전(예, 접지)될 수도 있고 그렇지 않을 수도 있고, 따라서 메모리 셀(58)에 저장된 디지털 값이 결정될 수 있다. 워드 라인(62) 및 비트 라인(64)은 메모리 어레이(52)에서 교차하기 때문에, 개별 메모리 셀(58)이 선택되고 그로부터 판독될 수 있다.
도 3a-15b는 일부 실시예에 따라 메모리 어레이(52)의 제조에서의 중간 단계의 다양한 도면이다. 메모리 어레이(52)의 일부가 예시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 설명의 명확성을 위해 예시되지 않는다. 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a는 메모리 어레이(52)의 3차원 도면이다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b 및 15b는 도 13a의 B-B 기준 단면을 따라 도시된 단면도이다.
도 3a 및 도 3b에서, 기판(102)이 제공된다. 기판(102)은 도핑되거나(예, p-형 또는 n-형 도펀트로) 도핑되지 않을 수 있는 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판 일 수 있다. 기판(102)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(Buried Oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(102)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(102)은 유전체 재료를 포함할 수 있다. 예를 들어, 기판(102)은 유전체 기판일 수 있거나, 반도체 기판 상에 유전체 층을 포함할 수 있다. 유전체 기판에 허용되는 유전체 재료는 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 일부 실시예에서, 기판(102)은 실리콘 탄화물로 형성된다.
다층 스택(104)이 기판(102) 위에 형성된다. 다층 스택(104)은 교번하는 제1 유전체 층(104A) 및 제2 유전체 층(104B)을 포함한다. 제1 유전체 층(104A)은 제1 유전체 재료로 형성되고, 제2 유전체 층(104B)은 제2 유전체 재료로 형성된다. 유전체 재료는 각각 기판(102)의 후보 유전체 재료로부터 선택될 수 있다. 일부 특정 실시예에서, 제1 유전체 층(104A)은 후속 처리(추가로 후술됨)에서 제2 유전체 층(104B)의 재료를 제거하는 동안 제2 유전체 층(104B)의 재료보다 느린 에칭 속도로 에칭되는 한 임의의 적절한 재료일 수 있다.
예시된 실시예에서, 다층 스택(104)은 5개의 층의 제1 유전체 층(104A) 및 4개의 층의 제2 유전체 층(104B)을 포함한다. 다층 스택(104)은 임의의 수의 제1 유전체 층(104A) 및 제2 유전체 층(104B)을 포함할 수 있다는 것을 이해해야 한다.
다층 스택(104)은 후속 처리에서 패턴화될 것이다. 이와 같이, 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 유전체 재료는 모두 기판(102)의 에칭으로부터 높은 에칭 선택비를 가진다. 패턴화된 제1 유전체 층(104A)은 후속으로 형성되는 TFT를 분리하는 데 사용될 것이다. 패턴화된 제2 유전체 층(104B)은 희생층(또는 더미층)이며, 이 희생층은 후속 처리에서 제거되고 TFT용 워드 라인으로 대체될 것이다. 이와 같이, 제2 유전체 층(104B)의 제2 유전체 재료는 또한 제1 유전체 층(104A)의 제1 유전체 재료의 에칭으로부터 높은 에칭 선택비를 가진다. 기판(102)이 실리콘 탄화물로 형성되는 실시예에서, 제1 유전체 층(104A)은 실리콘 산화물과 같은 산화물로 형성될 수 있고, 제2 유전체 층(104B)은 실리콘 질화물과 같은 질화물로 형성될 수 있다. 서로 허용 가능한 에칭 선택비를 가지는 유전체 재료들의 다른 조합도 역시 사용될 수 있다.
다층 스택(104)의 각 층은 화학적 기상 성막(CVD), 원자층 성막(ALD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 각 층의 두께는 약 15 nm 내지 약 90 nm의 범위일 수 있다. 일부 실시예에서, 제1 유전체 층(104A)은 제2 유전체 층(104B)과 상이한 두께로 형성된다. 예를 들어, 제1 유전체 층(104A)은 제1 두께(T1)로 형성될 수 있고, 제2 유전체 층(104B)은 제2 두께(T2)로 형성될 수 있으며, 제2 두께(T2)는 제1 두께(T1)보다 약 0% 내지 약 100%[크거나 작음] 작을 수 있다. 추가로, 다층 스택(104)은 예컨대 20쌍을 초과하는 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 임의의 적절한 수의 쌍을 가질 수 있고, 다층 스택(104)은 약 1000 nm 내지 약 10000 nm의 범위(예, 약 2000 nm)의 전체 높이(H1)를 가질 수 있다.
이하에서 더 상세히 논의되는 바와 같이, 도 4a-14b는 트렌치가 다층 스택(104)에 패턴화되고 TFT가 트렌치에 형성되는 공정을 예시한다. 특히, TFT를 형성하기 위해 다중 패턴화 공정이 사용된다. 다중 패턴화 공정은 이중 패턴화 공정, 4중 패턴화 공정 등일 수 있다. 도 4a-14b는 이중 패턴화 공정을 예시한다. 이중 패턴화 공정에서, 제1 에칭 공정에 의해 제1 트렌치(106)(도 4a 및 도 4b 참조)가 다층 스택(104)에 패턴화되고, 제1 서브 세트의 TFT용 구성 요소가 제1 트렌치(106)에 형성된다. 이후 제2 에칭 공정에 의해 제2 트렌치(도 8a 및 도 8b 참조)가 다층 스택(104)에 패턴화되고, 제2 서브 세트의 TFT가 제2 트렌치(120)에 형성된다. 다중 패턴화 공정으로 TFT를 형성하면 각 패턴화 공정이 낮은 패턴 밀도로 수행될 수 있으며, 이는 메모리 어레이(52)가 충분한 메모리 셀 밀도를 가지도록 허용하면서 결함을 감소시키는 것을 도울 수 있는 한편, 종횡비가 너무 높아져 구조적 불안정성의 문제를 야기하는 것을 방지하는 데 도움이 될 수 있다.
도 4a 및 도 4b에서, 제1 트렌치(106)는 다층 스택(104)에 형성된다. 예시된 실시예에서, 제1 트렌치(106)는 다층 스택(104)을 통해 연장되고, 기판(102)을 노출시킨다. 다른 실시예에서, 제1 트렌치(106)는 다층 스택(104)의 모든 층이 아닌 일부 층을 통해 연장될 수 있다. 제1 트렌치(106)는 허용 가능한 포토리소그래피 및 에칭 기술, 예를 들어, 다층 스택(104)에 대해 선택적인 에칭 공정(예, 기판(102)의 재료보다 빠른 속도로 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 유전체 재료를 에칭함)으로 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 제1 유전체 층(104A)이 실리콘 산화물로 형성되고, 제2 유전체 층(104B)이 실리콘 질화물로 형성되는 실시예에서, 제1 트렌치(106)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예, C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다.
다층 스택(104)의 일부는 각 쌍의 제1 트렌치(106) 사이에 배치된다. 다층 스택(104)의 각 부분은 예컨대, 약 50 nm 내지 약 500 nm(예, 약 240 nm)의 범위의 워드 라인의 원하는 최종 폭보다 약 3배 더 큰 폭(W1)을 가질 수 있고, 도 3a 및 도 3b와 관련하여 논의된 높이(H1)를 가진다. 또한, 다층 스택(104)의 각 부분은 약 50 nm 내지 약 200 nm(예, 약 80 nm)의 범위에 있을 수 있는 분리 거리(S1)만큼 분리된다. 다층 스택(104)의 각 부분의 종횡비(AR)는 이 처리 단계에서의 폭(W1)인 다층 스택(104)의 일부의 최소폭 특징부의 폭에 대한 높이(H1)의 비율이다. 일부 실시예에 따르면, 제1 트렌치(106)가 형성될 때, 다층 스택(104)의 각 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5보다 작은 종횡비로 다층 스택(104)의 각 부분을 형성하면, 메모리 어레이(52)가 충분한 메모리 셀 밀도를 가지지 못할 수 있다. 약 15보다 큰 종횡비로 다층 스택(104)의 각 부분을 형성하면, 후속 처리에서 다층 스택(104)의 비틀림 또는 붕괴가 야기될 수 있다.
도 5a 및 도 5b에서, 제1 트렌치(106)는 제1 측벽 리세스(110)를 형성하도록 확장된다. 구체적으로, 제1 트렌치(106)에 의해 노출된 제2 유전체 층(104B)의 측벽의 일부가 리세싱되어 제1 측벽 리세스(110)를 형성한다. 제2 유전체 층(104B)의 측벽은 직선인 것으로 예시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 제1 측벽 리세스(110)는 제2 유전체 층(104B)의 재료에 대해 선택적인 공정(예, 제1 유전체 층(104A) 및 기판(102)의 재료보다 더 빠른 속도로 제2 유전체 층(104B)의 재료를 선택적으로 에칭함)과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다. 에칭은 등방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 제1 유전체 층(104A)이 실리콘 산화물로 형성되고, 제2 유전체 층(104B)이 실리콘 질화물로 형성되는 실시예에서, 제1 트렌치(106)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 그러나, 건식 선택적 에칭과 같은 임의의 적절한 에칭 공정도 적용될 수 있다.
형성 후, 제1 측벽 리세스(110)는 제1 유전체 층(104A)의 측벽 너머로 연장되는 깊이(D3)를 가진다. 제1 측벽 리세스(110)가 원하는 깊이(D3)에 도달한 후에 제1 측벽 리세스(110)의 에칭을 중지하기 위해 시간 제한 에칭 공정이 적용될 수 있다. 예를 들어, 제2 유전체 층(104B)을 에칭하는 데 인산이 사용되는 경우, 에칭은 제1 측벽 리세스(110)가 약 10 nm 내지 약 60 nm 범위(예, 약 40 nm)의 깊이(D3)를 가질 수 있게 충분한 기간 동안 수행될 수 있다. 제1 측벽 리세스(110)를 형성하는 것은 제2 유전체 층(104B)의 폭을 감소시킨다. 이전 예를 계속하면, 제2 유전체 층(104B)은 에칭 후에 약 50 nm 내지 약 450 nm 범위(예, 약 160 nm)의 폭(W2)을 가질 수 있다. 전술한 바와 같이, 다층 스택(104)의 각 부분의 종횡비(AR)는 이 처리 단계에서의 폭(W2)인 다층 스택(104) 부분의 최소폭 특징부의 폭에 대한 높이(H1)의 비율이다. 따라서, 제1 측벽 리세스(110)를 형성하는 것은 다층 스택(104)의 각 부분의 종횡비를 증가시킨다. 일부 실시예에 따르면, 제1 측벽 리세스(110)를 형성한 후, 다층 스택(104)의 각 부분의 종횡비는 상기 논의된 범위, 예컨대, 약 5 내지 약 15의 범위에 유지된다. 따라서, 이러한 종횡비(전술됨)의 장점이 여전히 달성될 수 있다.
도 6a 및 도 6b에서, 제1 도전부(112A)가 제1 측벽 리세스(110)에 형성되어, 제2 유전체 층(104B)의 제1 부분을 대체하는 공정을 완료한다. 제1 도전부(112A)는 각각 접착제 층, 장벽층, 확산층 및 충전층 등과 같은 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 제1 도전부(112A)는 각각 접착제 층(112AG) 및 주요층(112AM)을 포함하지만, 다른 실시예에서는 접착제 층(112AG)이 생략될 수 있다. 각각의 접착제 층(112AG)은 제1 측벽 리세스(110) 내에 위치된 대응하는 주요층(112AM)의 재료의 3개의 측면(예, 상부면, 측벽 및 하부면)을 따라 연장된다. 접착제 층(112AG)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 몰리브덴, 루테늄, 로듐, 하프늄, 이리듐, 니오븀, 레늄, 텅스텐, 이들의 조합, 이들의 산화물 등과 같은 제1 도전 재료로 형성된다. 주요층(112AM)은 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 몰리브덴, 루테늄, 몰리브덴 질화물, 이들의 합금 등과 같은 금속 등의 제2 도전 재료로 형성될 수 있다. 접착제 층(112AG)의 재료는 제1 유전체 층(104A)의 재료에 대해 양호한 접착성을 가지는 재료이고, 주요층(112AM)의 재료는 접착제 층(112AG)의 재료에 대해 양호한 접착성을 가지는 재료이다. 제1 유전체 층(104A)이 실리콘 산화물과 같은 산화물로 형성되는 실시예에서, 접착체 층(112AG)은 티타늄 질화물로 형성될 수 있고, 주요층(112AM)은 텅스텐으로 형성될 수 있다. 접착제 층(112AG) 및 주요층(112AM)은 각각 화학적 기상 성막(CVD), 원자층 성막(ALD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
도 7a 및 도 7b에서, 제1 트렌치(106)의 나머지는 제1 도전부(112A)의 재료를 식각하지 않고 제1 유전체 재료(108)로 충전 및/또는 과충전된다. 일 실시예에서, 제1 유전체 재료(108)는 화학적 기상 성막 공정, 원자층 성막 공정, 물리적 기상 성막 공정, 이들의 조합 등을 이용하여 성막된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 재료일 수 있다. 일부 실시예에서, 제1 유전체 재료(108)는 제1 유전체 층(104A)의 재료와 유사한 재료일 수 있지만, 다른 실시예에서 재료는 상이할 수 있다. 임의의 적절한 재료 및 성막 방법이 작용될 수 있다.
일단 유전체 재료(108)가 제1 트렌치(106)를 충전 및/또는 과충전하기 위해 성막되면, 제1 유전체 재료(108)는 제1 트렌치(106) 외부의 여분의 재료를 제거하기 위해 평탄화될 수 있다. 일 실시예에서, 제1 유전체 재료(108)는 예를 들어, 화학적 기계적 평탄화(CMP) 공정을 이용하여 평탄화될 수 있다. 그러나, 연삭 공정과 같은 임의의 적절한 평탄화 공정도 적용될 수 있다.
일 실시예에서, 제1 유전체 재료(108)는 제1 유전체 층(104A)과 평면이되도록 평탄화된다. 이로써, 제1 트렌치(106)의 외부에 위치된 제1 도전부(112A)의 부분도 역시 제1 유전체 층(104A) 및 제1 유전체 재료(108)와 평면이 되도록 제거되고 평탄화된다. 이로써, 평면인 제1 표면은 제1 유전체 층(104A), 제1 도전부(112A) 및 제1 유전체 재료(108)를 포함한다.
도 8a 및 도 8b에서, 제2 트렌치(120)는 다층 스택(104)에 형성된다. 예시된 실시예에서, 제2 트렌치(120)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출시킨다. 다른 실시예에서, 제2 트렌치(120)는 다층 스택(104)의 모든 층이 아닌 일부 층을 통해 연장된다. 제2 트렌치(120)는 다층 스택(104)에 선택적인 에칭 공정(예, 기판(102)의 재료보다 빠른 속도로 제1 유전체 층(104A) 및 제2 유전체 층(104B)의 재료를 에칭함)과 같이 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 에칭은 임의의 허용 가능한 에칭 공정일 수 있고, 일부 실시예에서, 도 4a 및 도 4b와 관련하여 논의된 제1 트렌치(106)를 형성하는 데 적용되는 에칭과 유사할 수 있다.
다층 스택(104)의 일부는 각각의 제2 트렌치(120)와 제1 트렌치(106) 사이에 배치된다. 다층 스택(104)의 각 부분은 약 50 nm 내지 약 500 nm 범위의 폭(W3)을 가질 수 있고, 도 3a 및 도 3b와 관련하여 논의된 높이(H1)를 가진다. 또한, 다층 스택(104)의 각 부분은 약 50 nm 내지 약 200 nm의 범위에 있을 수 있는 분리 거리(S2)만큼 분리된다. 다층 스택(104)의 각 부분의 종횡비(AR)는 이 처리 단계에서의 폭(W3)인 다층 스택(104)의 부분의 최소폭부의 폭에 대한 높이(H1)의 비율이다. 일부 실시예에 따르면, 제2 트렌치(120)가 형성될 때, 다층 스택(104)의 각 부분의 종횡비는 약 5 내지 약 15의 범위에 있다. 약 5보다 작은 종횡비로 다층 스택(104)의 각 부분을 형성하면, 메모리 어레이(52)는 충분한 메모리 셀 밀도를 가지지 못할 수 있다. 약 15보다 큰 종횡비로 다층 스택(104)의 각 부분을 형성하면, 후속 처리에서 다층 스택(104)의 비틀림 또는 붕괴가 야기될 수 있다.
도 9a 및 도 9b에서, 제2 트렌치(120)는 제2 측벽 리세스(124)를 형성하도록 확장된다. 구체적으로, 제2 유전체 층(104B)의 나머지 부분은 제2 측벽 리세스(124)를 형성하도록 제거된다. 따라서, 제2 측벽 리세스(124)는 제1 도전부(112A), 예를 들어 접착제 층(112AG)의 일부를 제거한다. 제2 측벽 리세스(124)는 제2 유전체 층(104B)의 재료에 대해 선택적인 것(예, 제1 유전체 층(104A) 및 기판(102)의 재료보다 빠른 속도로 제2 유전체 층(104B)의 재료를 선택적으로 에칭함)과 같은 허용 가능한 에칭 공정에 의해 형성될 수 있다. 에칭은 임의의 허용 가능한 에칭 공정일 수 있고, 일부 실시예에서, 도 5a 및 도 5b와 관련하여 논의된 제1 측벽 리세스(110)를 형성하는 데 사용되는 에칭과 유사할 수 있다. 형성 후, 제2 측벽 리세스(124)는 제1 유전체 층(104A)의 측벽 너머로 연장되는 깊이(D4)를 가진다. 일부 실시예에서, 깊이(D4)는 도 5a 및 도 5b와 관련하여 논의된 깊이(D3)와 유사하다. 다른 실시예에서, 깊이(D4)는 도 5a 및 도 5b와 관련하여 논의된 깊이(D3)와 상이하다(예, 더 크거나 더 작다).
그러나, 제2 트렌치(120)의 에칭 및 제2 측벽 리세스(124)의 형성 이전에 제1 도전부(112A) 및 제2 유전체 재료(122)를 먼저 형성함으로써, 제1 도전부(112A)는 제2 트렌치(120) 및 제2 측벽 리세스(124)의 에칭 도중에 존재한다. 이로써, 제거되지 않은 제1 도전부(112A) 및 제2 유전체 재료(122)는 고응력 릴리스 공정 중에 구조적 지지를 제공하기 위해 스트럿(strut)으로서 작용할 수 있다. 추가의 지지를 통해 제거 공정 중에 발생할 수 있는 문제(예, 워드 라인의 비틀림 또는 워드 라인의 붕괴)를 방지할 수 있다.
도 10a 및 도 10b에서, 제2 도전부(112B)가 제2 측벽 리세스(124)에 형성되어, 제2 유전체 층(104B)의 제2 부분을 대체하기 위한 공정을 완료한다. 제2 도전부(112B)는 제1 도전부(112A)의 동일한 후보 재료 그룹으로부터 선택된 재료로 형성될 수 있으며, 제1 도전부(112A)의 재료를 형성하기 위한 동일한 후보 방법의 그룹에서 선택된 방법을 이용하여 형성될 수 있다. 제1 도전부(112A) 및 제2 도전부(112B)는 동일한 재료로 형성될 수 있거나, 상이한 재료를 포함할 수 있다. 일부 실시예에서, 제2 도전부(112B)는 각각 접착제 층(112BG) 및 주요층(112BM)을 포함하는 반면, 다른 실시예에서 접착제 층(112BG)은 생략될 수 있다. 제2 도전부(112B)의 접착제 층(112BG) 및 주요층(112BM)은 각각 제1 도전부(112A)의 접착제 층(112AG) 및 주요층(112AM)과 유사한 두께를 가질 수 있다. 일부 실시예에서, 접착제 층(112AG) 및 접착제 층(112BG)은 유사한 재료로 형성되고, 이 경우 접착제 층(112AG) 및 접착제 층(112BG)은 형성 중에 병합되어 그 사이에 식별 가능한 계면이 존재하지 않을 수 있다. 다른 실시예(아래에서 더 논의됨)에서, 접착제 층 (112AG) 및 접착제 층 (112BG)은 상이한 재료로 형성되고, 이 경우 접착제 층(112AG) 및 접착제 층(112BG)은 그 사이에 식별 가능한 계면이 존재하도록 형성 중에 병합되지 않을 수 있다.
제1 도전부(112A) 및 제2 도전부(112B)는 총칭하여 메모리 어레이(52)의 워드 라인(112)으로 지칭된다. 제1 도전부(112A) 및 제2 도전부(112B)의 인접한 쌍은 서로 물리적으로 접촉하고 있으며, 서로 전기적으로 연결된다. 따라서, 제1 도전부(112A) 및 제2 도전부(112B)의 각 쌍은 단일 워드 라인(112)으로서 기능한다.
도 10a-10b는 추가로, 제2 도전부(112B)가 제2 트렌치(120) 내에 성막되고 제2 도전부(112B)의 에치백 이전에 제2 유전체 재료(122)가 제2 도전부(112B) 위에 성막되어 제2 트렌치(120)의 나머지를 충전 및/또는 과충전하는 것을 예시하고 있다. 일 실시예에서, 제2 유전체 재료(122)는 제1 트렌치(106) 내에 성막된 제1 유전체 재료(108)의 재료와 유사한 재료일 수 있고, 또한 제1 유전체 층(104A)과 유사할 수 있으며, 제1 유전체 재료(108)의 재료와 유사한 방식으로 성막될 수 있다. 그러나, 임의의 적절한 재료 및 임의의 적절한 성막 방법이 적용될 수 있다.
제2 트렌치(120)를 충전 및/또는 과충전하도록 제2 유전체 재료(122)가 성막되면, 제2 트렌치(20) 외부로부터 여분의 재료를 제거하기 위해 제2 유전체 재료(122)가 평탄화될 수 있다. 일 실시예에서, 유전체 재료(122)는 예를 들어 화학적 기계적 평탄화 공정을 이용하여 평탄화될 수 있지만, 임의의 적절한 공정이 적용될 수 있다. 추가적으로, 평탄화 공정은 또한 제1 유전체 층(104A), 제1 도전부(112A), 제2 도전부(112B), 제1 유전체 재료(108) 및 제2 유전체 재료(122)를 포함하는 평탄면이 형성되도록 제2 트렌치(120)의 외부에 위치된 제2 도전부(112B)의 임의의 재료를 제거한다.
도 11a-11b는 제1 트렌치(106) 내의 제1 유전체 재료(108) 및 제2 트렌치(120) 내의 제2 유전체 재료(122)와 함께 제1 유전체 층(104A)(노출된 제1 유전체 층(104A))의 상부층의 제거를 예시한다. 일 실시예에서, 제거는 하나 이상의 화학적 건식 에칭 공정, 습식 에칭 공정, 이들의 조합 등을 이용하여 수행될 수 있다. 예를 들어, 제1 유전체 층(104A)의 재료가 제1 유전체 재료(108) 및 제2 유전체 재료(122)의 재료와 동일한 실시예에서, 제1 유전체 층(104A), 제1 유전체 재료(108) 및 제2 유전체 재료(122)의 재료에 선택적인 에칭제를 사용하는 단일 에칭 공정이 적용될 수 있다. 제1 유전체 층(104A), 제1 유전체 재료(108) 및 제2 유전체 재료(122)의 재료가 상이한 다른 실시예에서, 상이한 재료를 순차적으로 제거하기 위해 다중 에칭 공정이 적용될 수 있다. 임의의 적절한 제거 공정이 적용될 수 있다.
추가로, 도 11b에서 가장 확실하게 볼 수 있는 바와 같이, 최상부 제1 유전체 층(104A)의 제거는 제1 도전부(112A) 및 제2 도전부(112B)(이들 도전부는 단일 도전 구조로 병합됨)를 남겨서 제1 도전부(112A) 및 제2 도전부(112B)를 포함하는 측벽을 갖는 "U"-형 구조를 가진다. 이로써, 제1 도전부(112A) 및 제2 도전부(11B)의 나머지 부분은 "H"-형 구조체를 형성하고(도 11b에서 126으로 지시된 점선 원으로 강조 표시됨), 여기서 제1 도전부(112A)와 제2 도전부(112B)의 나머지 부분 사이에 접착제 층(112Ag) 및 접착제 층(112Bg)이 위치된다.
도 12a-12b는 제1 도전부(112A) 및 제2 도전부(112B)의 과잉의 부분을 제거하고 다음의 제1 유전체 층(104A)을 노출시키기 위한 에치백 공정을 예시한다. 일 실시예에서, 에치백 공정은 예를 들어, 반응성 이온 에칭과 같은 이방성 에칭 공정을 이용하여 수행될 수 있다. 그러나, 임의의 적절한 에칭 공정이 이용될 수 있다.
일 실시예에서, 에치백 공정은 제1 트렌치(106) 및 제2 트렌치(120) 내에 위치되지만 제1 측벽 리세스(110) 및 제2 측벽 리세스(124) 어디에도 위치되지 않으며 다음의 제1 유전체 층(104A)에 의해 덮이지 않는 제1 도전부(112A) 및 제2 도전부(112B)의 재료가 제거될 때까지 수행된다. 이와 같이, 제1 도전부(112A) 및 제2 도전부(112B)의 나머지 재료는 제2 유전체 층(104B)의 나머지 부분과 유사한 폭(예, 80nm)을 가진다. 그러나, 임의의 적절한 치수가 적용될 수 있다.
도 13a-13b는 TFT 필름 스택이 제1 트렌치(106) 및 제2 트렌치(120)에 형성되는 것을 예시한다. 구체적으로, 2개의 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)이 각각의 제1 트렌치(106)와 제2 트렌치(120)에 형성된다. 이 실시예에서, 제1 트렌치(106) 및 제2 트렌치(120)에 다른 층이 형성되지 않는다. 다른 실시예(아래에서 더 논의 됨)에서, 추가의 층이 제1 트렌치(106) 및 제2 트렌치(120)에 형성된다.
강유전체 스트립(114)은 하프늄 지르코늄 산화물(HfZrO); 지르코늄 산화물(ZrO); 란탄(La), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 등과 같은 디지털 값을 저장하기 위한 허용 가능한 강유전체 재료로 형성된 데이터 저장 스트립이다. 강유전체 스트립(114)의 재료는 ALD, CVD, 물리적 기상 성막(PVD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
반도체 스트립(116)은 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 갈륨 아연 주석 산화물(IGZTO), 아연 산화물(ZnO), 폴리실리콘, 비정질 실리콘 등과 같은 TFT의 채널 영역을 제공하기 위한 허용 가능한 반도체 재료로 형성된다. 반도체 스트립(116)의 재료는 ALD, CVD, PVD 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
유전체 층(118)은 유전체 재료로 형성된다. 허용되는 유전체 재료는 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 유전체 층(118)의 재료는 ALD, CVD, 유동성 CVD(FCVD) 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다.
강유전체 스트립(114), 반도체 스트립 116) 및 유전체 층(118)은 성막, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 강유전체 층이 다층 스택(104) 상부와 제1 트렌치(106) 및 제2 트렌치(120)(예를 들어, 제1 도전부(112A)의 측벽 및 제1 유전체 층(104A)의 측벽) 내에 동형으로(conformally) 성막될 수 있다. 이후, 반도체 층이 강유전체 층 상에 동형으로 성막될 수 있다. 이후, 반도체 층은 반도체 층의 수평 부분을 제거하여 강유전체 층을 노출시키도록 이방성 에칭될 수 있다. 이후, 유전체 층이 반도체 층의 나머지 수직 부분 및 강유전체 층의 노출된 부분 상에 동형으로 성막될 수 있다. 이후 평탄화 공정이 다양한 층에 적용되어 다층 스택(104) 위의 과잉의 재료를 제거한다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등일 수 있다. 제1 트렌치(106)에 남아있는 강유전체 층, 반도체 층 및 유전체 층의 부분은 각각 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)을 형성한다. 평탄화 공정은 다층 스택(104)을 노출시켜 다층 스택(104), 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)의 상부 표면이 평탄화 공정 후에 (공정 변동 내에서) 동일 평면이 되도록 한다.
도 14a 및 도 14b에서, 유전체 플러그(132)가 유전체 층(118) 및 반도체 스트립(116)을 통해 형성된다. 유전체 플러그(132)는 인접한 TFT 사이에 배치될 분리 열이며, 인접한 TFT를 물리적 및 전기적으로 분리시킨다. 예시된 실시예에서, 유전체 플러그(132)는 강유전체 스트립(114)을 통해 연장되지 않는다. 강유전체 스트립(114)의 상이한 영역은 독립적으로 분극될 수 있고, 따라서 강유전체 스트립(114)은 인접한 영역이 물리적 및 전기적으로 분리되지 않은 경우에도 값을 저장하는 기능을 할 수 있다. 다른 실시예에서, 유전체 플러그(132)는 또한 강유전체 스트립(114)을 통해 형성된다. 유전체 플러그(132)는 제1 유전체 층(104A)을 통해 더 연장된다.
유전체 플러그(132)를 형성하기 위한 예로서, 유전체 플러그(132)를 위한 개구가 유전체 층(118) 및 반도체 스트립(116)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 이후, 일종 이상의 유전체 재료(들)가 개구 내에 형성된다. 허용 가능한 유전체 재료는 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 유전체 재료(들)는 ALD, CVD, 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 일부 실시예에서, 실리콘 산화물 또는 실리콘 질화물이 개구 내에 성막된다. 이후, 나머지 최상부의 제1 유전체 층(104A) 위의 과잉의 유전체 재료(들)를 제거하기 위해 평탄화 공정이 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등일 수 있다. 나머지 유전체 재료(들)는 개구 내에 유전체 플러그(132)를 형성한다.
도 14a 및 도 14b는 추가적으로 비트 라인(134) 및 소스 라인(136)이 유전체 층(118)을 통해 형성되는 것을 예시한다. 비트 라인(134) 및 소스 라인(136)은 제1 유전체 층(104A)을 통해 더 연장된다. 비트 라인(134) 및 소스 라인(136)은 TFT의 소스/드레인 영역으로서 작용한다. 비트 라인(134) 및 소스 라인(136)은 쌍으로 형성된 전도성 열이며, 각각의 반도체 스트립(116)은 대응하는 비트 라인(134) 및 대응하는 소스 라인(136)과 접촉한다. 각각의 TFT는 비트 라인(134), 소스 라인(136), 워드 라인(112) 및 워드 라인(112)과 교차하는 반도체 스트립(116) 및 강유전체 스트립(114)의 영역을 포함한다. 각각의 유전체 플러그(132)는 TFT의 비트 라인(134)과 다른 TFT의 소스 라인(136) 사이에 배치된다. 즉, 비트 라인(134) 및 소스 라인(136)은 각각의 유전체 플러그(132)의 양 측면에 배치된다. 따라서, 각각의 유전체 플러그(132)는 인접한 TFT를 물리적 및 전기적으로 분리시킨다.
비트 라인(134) 및 소스 라인(136)을 형성하는 예로서, 비트 라인(134) 및 소스 라인(136)을 위한 개구가 유전체 층(118)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 구체적으로, 개구는 유전체 플러그(132)의 양 측면에 형성된다. 이후, 일종 이상의 도전 재료(들), 예를 들어 접착제 층 및 벌크 도전 재료가 개구 내에 형성된다. 허용 가능한 도전 재료는 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속을 포함한다. 도전 재료(들)는 ALD 또는 CVD와 같은 허용 가능한 성막 공정, 전기 도금 또는 무전해 도금 등과 같은 허용 가능한 도금 공정 등에 의해 형성될 수 있다. 일부 실시예에서, 텅스텐이 개구 내에 성막된다. 이후, 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉의 도전 재료(들)를 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등일 수 있다. 나머지 도전 재료(들)는 개구 내에 비트 라인(134) 및 소스 라인(136)을 형성한다.
도 15a 및 도 15b에서, 상호 접속 구조체(140)가 중간 구조체 위에 형성된다. 예시의 명확성을 위해 상호 접속 구조체(140)의 일부 특징부만이 도 15a에 예시되어 있다. 상호 접속 구조체(140)는 예를 들어, 유전체 재료(144)에 배선 패턴(142)을 포함할 수 있다. 유전체 재료(144)는 하나 이상의 로우-k(LK) 또는 엑스트라 로우-K(ELK) 유전체 재료의 층과 같은 하나 이상의 유전체 층을 포함할 수 있다. 배선 패턴(142)은 하나 이상의 유전체 층에 형성된 금속 상호 접속부(예, 금속 라인 및 비아)일 수 있다. 상호 접속 구조체(140)는 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정에 의해 형성될 수 있다.
상호 접속 구조체(140)의 배선 패턴(142)은 비트 라인(134) 및 소스 라인(136)에 전기적으로 연결된다. 예를 들어, 배선 패턴(142)은 (비트 라인(134)에 전기적으로 결합된) 비트 라인 상호 접속부(142B) 및 (소스 라인(136)에 전기적으로 결합됨) 소스 라인 상호 접속부(142S)를 포함한다. 인접한 비트 라인(134)은 공통 워드 라인(112)이 활성화될 때 인접한 비트 라인(134)의 단락을 방지하는 데 도움이 되는 상이한 비트 라인 상호 접속부(142B)에 연결된다. 유사하게, 인접한 소스 라인(136)은 공통 워드 라인(112)이 활성화될 때 인접한 소스 라인(136)의 단락을 방지하는 데 도움이 되는 상이한 소스 라인 상호 접속부(142S)에 연결된다.
이 실시예에서, 비트 라인(134) 및 소스 라인(136)은 교호형 레이아웃으로 형성되고, 여기서 인접한 비트 라인(134) 및 인접한 소스 라인(136)은 제1 방향(D1)을 따라 서로 외측으로 오프셋된다(도 2b 참조). 따라서, 각각의 워드 라인(112)은 유전체 플러그(132)와 비트 라인(134) 또는 소스 라인(136) 중 하나의 라인 사이에 측방향으로 배치된다. 비트 라인 상호 접속부(142B) 및 소스 라인 상호 접속부(142S)는 각각 제2 방향(D2)(도 2b 참조), 예를 들어, 메모리 어레이(52)의 열을 따라 연장된다. 비트 라인 상호 접속부(142B)는 메모리 어레이(52)의 열을 따라 교번하여 배열된 비트 라인(134)에 연결된다. 소스 라인 상호 접속부(142S)는 메모리 어레이(52)의 열을 따라 교번하여 배열된 소스 라인(135)에 연결된다. 비트 라인(134)과 소스 라인(136)을 측면으로 오프셋하면, 메모리 어레이(52)의 열을 따른 측면 상호 접속이 필요하지 않으므로 비트 라인 상호 접속부(142B) 및 소스 라인 상호 접속부(142S)는 상호 접속 구조체(140)의 최하위 레벨에 형성될 수 있는 직선 도전 세그먼트가 될 수 있다. 다른 실시예(아래에서 설명됨)에서, 비트 라인(134) 및 소스 라인(136)은 교호형 레이아웃으로 형성되지 않고, 그 대신에 측면 상호 접속이 상호 접속 구조체(140)에 달성된다.
도 16a 및 도 16b는 일부 다른 실시예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 일부가 예시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 예시의 명확성을 위해 표시되지 않는다. 도 16a는 메모리 어레이(52)의 3차원 도면이고, 도 16b는 도 13a의 B-B 기준 단면과 유사한 단면을 보여주는 단면도이다.
이 실시예에서, 강유전체 스트립(114)은 생략되고, 데이터 저장 스트립인 복수의 유전체 층(150)으로 대체되어, 메모리 셀을 플래시형 저장 소자로 전환하여, 예를 들어, NOR 플래시 어레이의 형성을 허용한다. 구체적으로, 제1 유전체 층(150A)이 기판(102) 상에 형성되고 워드 라인(112)의 측벽과 접촉한다. 제2 유전체 층(150B)이 제1 유전체 층(150A) 상에 형성된다. 제3 유전체 층(150)이 제2 유전체 층(150B) 상에 형성된다. 제1 유전체 층(150A), 제2 유전체 층(150B) 및 제3 유전체 층(150C)은 각각 유전체 재료로 형성된다. 허용 가능한 유전체 재료는 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 일부 실시예에서, 제1 유전체 층(150A) 및 제3 유전체 층(150C)은 제1 유전체 재료(예, 실리콘 산화물과 같은 산화물)로 형성되고, 제2 유전체 층(150B)은 상이한 제2 유전체 재료(예, 실리콘 질화물과 같은 질화물)로 형성된다. 유전체 재료(들)는 ALD, CVD 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 예를 들어, 제1 유전체 층(150A), 제2 유전체 층(150B) 및 제3 유전체 층(150C)은 강유전체 스트립(114)에 대해 위에서 논의된 것과 유사한 방식으로 성막, 에칭 및 평탄화의 조합에 의해 형성될 수 있다.
도 17a 및 도 17b는 일부 다른 실시예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 일부가 예시되어 있다. 예시의 명확성을 위해 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 표시되지 않는다. 도 17a는 메모리 어레이(52)의 3차원 도면이고, 도 17b는 도 13a의 B-B 기준 단면과 유사한 단면을 보여주는 단면도이다.
이 실시예에서, 도전 스트립(160)이 강유전체 스트립(114)과 반도체 스트립(116) 사이에 형성된다. 도전 스트립(160)의 형성은 반도체 스트립(116)을 형성하는 동안 강유전체 스트립(114) 상에 층간 산화물의 형성을 방지하거나 감소시키는 데 도움이 된다. 층간 산화물의 형성을 피하거나 감소시키는 것은 메모리 어레이(52)의 수명을 증가시킬 수 있다.
도전 스트립(160)은 루테늄, 텅스텐, 티타늄 질화물, 탄탈 질화물, 몰리브덴 등과 같은 금속으로 형성될 수 있다. 도전 스트립(160)의 도전 재료(들)는 ALD 또는 CVD와 같은 허용 가능한 성막 공정, 전기 도금 또는 무전해 도금과 같은 허용 가능한 도금 공정 등에 의해 형성될 수 있다. 도전 스트립(160)의 두께는 약 1 nm 내지 약 20 nm의 범위일 수 있다. 도전 스트립(160)은 반도체 스트립(116)과 유사한 방식으로 형성될 수 있으며, 반도체 스트립(116)을 형성하는 동안 형성될 수 있다. 유전체 플러그(132)는 도전 스트립(160)을 통해 형성되거나 형성되지 않을 수 있다.
도 18a 및 도 18b는 일부 다른 실시예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 일부가 예시되어 있다. 예시의 명확성을 위해 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 표시되지 않는다. 도 18a는 메모리 어레이(52)의 3차원 도면이고, 도 18b는 도 13a의 B-B 기준 단면과 유사한 단면을 보여주는 단면도이다.
본 실시예에서, 접착체 층(112AG)과 접착체 층(112BG)은 전체 저항률을 낮추기 위해 다른 재료로 형성된다. 예를 들어, 접착제 층(112AG)은 제1 접착제 재료(예, 티타늄 질화물)로 형성될 수 있고, 접착제 층(112BG)은 상이한 저항률을 갖는 제2 접착제 재료(예, 탄탈 질화물)로 형성될 수 있다. 이로써, 접착제 층(112AG) 및 접착제 층(112BG)은 형성 중에 병합돠지 않아서 서로 분리되고 구별될 수 있다.
도 19a 및 도 19b는 일부 다른 실시예에 따른 메모리 어레이(52)의 다양한 도면이다. 메모리 어레이(52)의 일부가 예시되어 있다. 예시의 명확성을 위해 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 표시되지 않는다. 도 19a는 메모리 어레이(52)의 3차원 도면이고, 도 19b는 도 19a의 B-B 기준 단면을 따라 도시된 단면도이다.
이 실시예에서, 상호 접속 구조체(140)의 배선 패턴(142)은 소스 라인 상호 접속부(142S)만을 포함한다. 다른 상호 접속 구조체(170)가 상호 접속 구조체(140)로부터 기판(102)의 반대측에 형성된다. 상호 접속 구조체(170)는 상호 접속 구조체(140)와 유사한 방식으로 형성될 수 있다. 상호 접속 구조체(170)는 예를 들어, 유전체 재료(174)에 배선 패턴(172)을 포함할 수 있다. 도전 비아(180)가 기판(102) 및 강유전체 스트립(114)을 통해 형성되어 배선 패턴(172)을 비트 라인(134) 및/또는 소스 라인(136)에 전기적으로 결합시킬 수 있다. 예를 들어, 배선 패턴(172)은 비트 라인 상호 접속부(172B)(도전 비아(180)에 의해 소스 라인(136)에 전기적으로 결합됨)를 포함한다.
또한, 본 실시예에서, 비트 라인(134)과 소스 라인(136)은 교호형 레이아웃으로 형성되지 않기 때문에 인접한 비트 라인(134)과 인접한 소스 라인(136)은 제1 방향(D1)(도 2b 참조)을 따라 서로 외측으로 정렬된다. 따라서, 각 워드 라인(112)은 한 쌍의 비트 라인(134) 또는 한 쌍의 소스 라인(136) 사이에 측방향으로 배치된다. 비트 라인(134) 및 소스 라인(136)은 교호형 레이아웃으로 형성되지 않기 때문에, 서브 세트의 소스 라인 상호 접속부(142S)에 대한 측방향 상호 접속이 상호 접속 구조체(140)에서 달성되고, 서브 세트의 비트 라인 상호 접속부(172B)에 대한 측방향 상호 접속이 상호 접속 구조체(170)에서 달성된다. 예를 들어, 소스 라인 상호 접속부(142S)는 상호 접속 구조체(140)의 중간 레벨에 형성된 직선 도전 세그먼트이다. 제1 서브 세트의 소스 라인 상호 접속부(142S)와 소스 라인(136) 사이의 측방향 상호 접속부(146)는 소스 라인 상호 접속부(142S)보다 낮은 상호 접속 구조체(140)의 레벨에 형성된다. 제2 서브 세트의 소스 라인 상호 접속부(142S)와 소스 라인(136) 사이의 직선 상호 접속부(148)는 소스 라인 상호 접속부(142S)보다 낮은 상호 접속 구조체(140)의 레벨에 형성된다. 유사하게, 비트 라인 상호 접속부(172B)는 상호 접속 구조체(170)의 중간 레벨에 형성된 직선 도전 세그먼트이다. 제1 서브 세트의 비트 라인 상호 접속부(172B)와 비트 라인(134) 사이의 측방향 상호 접속부(176)는 비트 라인 상호 접속부(172B)보다 낮은 상호 접속 구조체(170)의 레벨에 형성된다. 제2 서브 세트의 비트 라인 상호 접속부(172B)와 비트 라인(134) 사이의 직선 상호 접속부(178)는 비트 라인 상호 접속부(172B)보다 낮은 상호 접속 구조체(140)의 레벨에 형성된다.
상호 접속 구조체(140, 170)의 레이아웃은 다른 실시예에서 뒤집힐 수 있다는 것을 이해해야 한다. 예를 들어, 상호 접속 구조체(140)의 배선 패턴(142)은 비트 라인 상호 접속부를 포함할 수 있고, 상호 접속 구조체(170)의 배선 패턴(172)은 소스 라인 상호 접속부를 포함할 수 있다.
도 20a-22b는 일부 다른 실시예에 따른 메모리 어레이(52)의 제조에서의 중간 단계의 다양한 도면이다. 메모리 어레이(52)의 일부가 예시되어 있다. 예시의 명확성을 위해 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 특징부는 표시되지 않는다. 도 20a 및 도 21a는 메모리 어레이(52)의 3차원 도면이다. 도 20b 및 도 21b는 도 21a의 B-B 기준 단면을 따라 도시된 단면도이다. 도 22a 및 도 22b는 메모리 어레이(52)의 일부의 상면도이다.
도 20a 및 도 20b에서, 도 13a 및 도 13b에 대해 설명된 것과 유사한 구조체가 얻어지지만, 이 처리 단계에서는 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)이 형성되지 않는다. 대신에, 제1 트렌치(106)(도 4a 및 도 4b 참조) 및 제2 트렌치(120)(도 8a 및 도 8b 참조)에 각각 유전체 층(192)이 충전된다. 유전체 층(192)은 유전체 재료로 형성된다. 허용 가능한 유전체 재료는 실리콘 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등과 같은 이들의 조합을 포함한다. 유전체 재료(들)는 ALD, CVD 등과 같은 허용 가능한 성막 공정에 의해 형성될 수 있다. 일부 실시예에서, 실리콘 산화물이 제1 트렌치(106) 및 제2 트렌치(120) 내에 성막된다. 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉의 유전체 재료를 제거하기 위해 다양한 층에 적용될 수 있다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등일 수 있다. 예를 들어, 제1 트렌치(106)가 충전되어 유전체 층(192)을 형성한 후에 제1 평탄화 공정이 수행될 수 있고, 제2 트렌치(120)가 충전되어 유전체 층(192)을 형성한 후에 제2 평탄화 공정이 수행될 수 있다.
도 21a 및 도 21b에서, TFT 필름 스택이 유전체 층(192)을 통해 연장되도록 형성된다. TFT 필름 스택은 각각 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)을 포함한다. 이후, 비트 라인(134) 및 소스 라인(136)이 적어도 유전체 층(118)을 통해 형성된다.
강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)은 성막, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 개구가 유전체 층(192)을 통해 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 강유전체 층이 유전체 층(192)을 통해 개구 내에 동형으로 성막될 수 있다. 이후, 반도체 층이 강유전체 층 상에 동형으로 성막될 수 있다. 이후, 반도체 층은 반도체 층의 수평 부분을 제거하여 강유전체 층을 노출시키도록 이방성 에칭될 수 있다. 이후, 유전체 층이 반도체 층의 나머지 수직 부분 및 강유전체 층의 노출된 부분 상에 동형으로 성막될 수 있다. 이후, 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉의 재료를 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등일 수 있다. 유전체 층(192)을 통해 개구에 남아있는 강유전체 층, 반도체 층 및 유전체 층의 부분은 각각 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)을 형성한다. 평탄화 공정은 최상부 제1 유전체 층(104A)을 노출시켜, 최상부 제1 유전체 층(104A), 강유전체 스트립(114), 반도체 스트립(116) 및 유전체 층(118)의 상부 표면이 평탄화 공정 후에 (공정 변화 내에서) 동일 평면이 되도록 한다.
비트 라인(134) 및 소스 라인(136)을 형성하기 위한 예로서, 비트 라인(134) 및 소스 라인(136)을 위한 개구가 유전체 층(118)을 통해 형성될 수 있으며, 선택적으로 강유전체 스트립(114) 및 반도체 스트립(116)을 통해서도 형성될 수 있다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 구체적으로, 개구는 유전체 층(118)의 나머지 부분의 측면에 대향하도록 형성된다. 일부 실시예에서, 개구는 유전체 층(118)을 통해서만 연장되므로, 비트 라인(134) 및 소스 라인(136)은 유전체 층(118)(도 22a에 예시된 바와 같음)을 통해서만 연장된다. 일부 실시예에서, 개구는 또한 강유전체 스트립(114) 및 반도체 스트립(116)을 통해 연장되어, 비트 라인(134) 및 소스 라인(136)도 역시 강유전체 스트립 114) 및 반도체 스트립(116)을 통해 연장된다. 이후, 일종 이상의 도전 재료(들)가 개구 내에 형성된다. 허용 가능한 도전 재료는 텅스텐, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속을 포함한다. 도전 재료(들)는 ALD 또는 CVD와 같은 허용 가능한 성막 공정, 전기 도금 또는 무전해 도금 등과 같은 허용 가능한 도금 공정 등에 의해 형성될 수 있다. 일부 실시예에서, 텅스텐이 개구 내에 성막된다. 이후, 평탄화 공정이 최상부 제1 유전체 층(104A) 위의 과잉의 도전 재료(들)를 제거하기 위해 다양한 층에 적용된다. 평탄화 공정은 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등 일 수 있다. 나머지 도전 재료(들)는 개구 내에 비트 라인(134) 및 소스 라인(136)을 형성한다. 이후, 상호 접속부가 전술한 바와 유사한 기술을 이용하여 비트 라인(134) 및 소스 라인(136) 위에(또는 아래에) 형성될 수 있어서, 비트 라인(134) 및 소스 라인(136)은 각각 비트 라인 상호 접속부 및 소스 라인 상호 접속부에 결합될 수 있다.
제2 트렌치(120)의 에칭 및 제2 측벽 리세스(124)의 형성 이전에 제1 도전부(112A) 및 제2 유전체 재료(122)를 형성함으로써, 제1 도전부(112A) 및 제2 유전체 재료(122)는 제2 트렌치(120) 및 제2 측벽 리세스(124)의 에칭과 같은 후속 에칭 공정 중에 존재한다. 이로써, 이들 미제거된 구조체는 후속 공정 중에 구조적 지지를 제공하여 워드 라인 비틀림 또는 심지어 워드 라인 붕괴와 같은 문제를 방지하는 데 도움이 될 수 있다. 이러한 문제의 회피를 통해 더 작은 장치를 더 적은 결함으로 제조할 수 있고 전체 수율을 증가시킬 수 있다.
일 실시예에 따르면, 반도체 소자를 제조하는 방법으로서, 상기 방법은: 다층 스택에 제1 트렌치를 에칭하는 단계 - 상기 다층 스택은 교번하여 배열된 유전체 층과 희생층을 포함함 -; 상기 제1 트렌치 내에 제1 도전 재료를 성막하는 단계; 상기 제1 트렌치의 나머지 부분을 제1 유전체 재료로 충전하는 단계; 상기 제1 트렌치의 나머지 부분의 충전 후, 상기 다층 스택에 제2 트렌치를 에칭하는 단계; 상기 제2 트렌치 내에 제2 도전 재료를 성막하는 단계; 상기 제2 트렌치의 나머지를 제2 유전체 재료로 충전하는 단계; 상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭하는 단계; 및 상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭한 후, 상기 제1 트렌치 내에 채널 재료를 성막하는 단계를 포함한다. 일 실시예에서, 방법은: 상기 제2 트렌치의 나머지를 충전한 후 상기 제2 유전체 재료를 상기 유전체 층의 일부와 평탄화하는 단계; 및 상기 제1 도전 재료를 에칭하기 전에 상기 유전체 층의 일부를 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 유전체 층의 일부를 제거하는 것은 "H"-형 구조체를 형성한다. 일 실시예에서, 상기 제1 도전 재료는 제1 접착제 층을 포함하고, 상기 제2 도전 재료를 성막하는 단계는 상기 제1 접착제 층과 물리적으로 접촉되게 제2 접착제 층을 성막한다. 일 실시예에서, 방법은 상기 제1 도전 재료를 성막하기 전에 희생층을 리세싱하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 제2 트렌치를 에칭하기 전에 상기 제1 유전체 재료 및 상기 제1 도전 재료를 평탄화하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 제1 트렌치 내에 강유전체 재료를 성막하는 단계를 더 포함한다.
다른 실시예에 따르면, 반도체 소자를 제조하는 방법은: 교번하여 배열되는 제1 유전체 재료 및 희생 재료의 교번 스택을 형성하는 단계; 상기 교번 스택 내에 제1 워드 라인의 제1 부분을 형성하는 단계; 및 상기 교번 스택 내에 상기 제1 워드 라인의 제2 부분을 형성하는 단계를 포함하고,
상기 제1 워드 라인의 제1 부분의 형성 단계는: 상기 교번 스택에 제1 트렌치를 에칭하는 서브 단계; 상기 제1 트렌치 내에 노출된 희생 재료의 제1 부분을 리세싱하는 것에 의해 제1 리세스를 형성하는 서브 단계; 상기 제1 리세스 내에 제1 도전 재료를 성막하는 서브 단계; 및 상기 제1 트렌치의 나머지 부분을 충전하도록 제2 유전체 재료를 성막하는 서브 단계를 포함하고,
상기 제1 워드 라인의 제2 부분의 형성 단계는: 상기 교번 스택에 제2 트렌치를 에칭하는 서브 단계; 상기 제2 트렌치 내에 노출된 희생 재료의 제2 부분을 제거하는 것에 의해 제2 리세스를 형성하는 서브 단계; 상기 제2 리세스 내에 제2 도전 재료를 성막하는 서브 단계; 및 상기 제2 트렌치의 나머지 부분을 충전하도록 제3 유전체 재료를 성막하는 서브 단계를 포함한다. 일 실시예에서, 방법은 상기 제3 유전체 재료를 성막한 후에 상기 제1 유전체 재료의 상부층을 제거하는 단계를 더 포함한다. 일 실시예에서, 상기 제1 유전체 재료의 상부층을 제거하는 것은 "U"-형 개구를 남기고, 상기 "U"-형 개구의 측벽은 상기 제1 도전 재료 및 상기 제2 도전 재료를 포함한다. 일 실시예에서, 상기 희생 재료의 상기 제2 부분의 제거는 상기 제1 도전 재료의 일부를 노출시킨다. 일 실시예에서, 방법은 상기 제3 유전체 재료를 성막한 후에 상기 제3 유전체 재료를 평탄화하는 단계를 더 포함한다. 일 실시예에서, 상기 제3 유전체 재료는 상기 제2 유전체 재료와 상이하다. 일 실시예에서, 방법은: 상기 제2 유전체 재료 및 상기 제3 유전체 재료를 제거하는 단계; 상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭하는 단계; 상기 제1 도전 재료 및 상기 제2 도전 재료에 인접하게 강유전체 재료를 성막하는 단계; 및 상기 강유전체 재료에 인접하게 채널 재료를 성막하는 단계를 더 포함한다.
또 다른 실시예에 따르면, 반도체 소자는: 기판으로부터 먼 방향으로 연장되는 강유전체 재료; 상기 강유전체 재료의 제1 측 상에 위치된 채널 재료; 상기 강유전체 재료에서 상기 제1 측의 반대편에 있는 제2 측으로부터 먼 방향으로 연장되는 제1 유전체 재료; 상기 강유전체 재료의 상기 제2 측으로부터 먼 방향으로 연장되는 제2 유전체 재료; 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 상기 강유전체 재료의 상기 제2 측으로부터 먼 방향으로 연장되는 제1 도전 재료 - 상기 제1 도전 재료는 제1 벌크 재료 및 제1 접착제 층을 포함함 -; 및 상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 상기 제1 도전 재료로부터 먼 방향으로 연장되는 제2 도전 재료 - 상기 제2 도전 재료는 제2 벌크 재료 및 상기 제1 접척제 층과 물리적으로 접촉된 제2 접착제 층을 포함함 - 을 포함한다. 일 실시예에서, 반도체 소자는 상기 제2 도전 재료와 물리적으로 접촉하는 제2 강유전체 재료를 더 포함한다. 일 실시예에서, 반도체 소자는: 상기 강유전체 재료의 상기 제2 측으로부터 먼 방향으로 연장되는 제3 유전체 재료; 상기 제3 유전체 재료와 상기 제2 유전체 재료 사이의 상기 강유전체 재료의 상기 제2 측으로부터 먼 방향으로 연장되는 제3 도전 재료 - 상기 제3 도전 재료는 제3 벌크 재료 및 제3 접착제 층을 포함함 -; 및 상기 제3 유전체 재료와 상기 제2 유전체 재료 사이에서 상기 제3 도전 재료로부터 먼 방향으로 연장되는 제4 도전 재료 - 상기 제4 도전 재료는 제4 벌크 재료 및 상기 제3 접착제 층과 물리적으로 접촉하는 제4 접착제 층을 포함함 - 를 더 포함한다. 일 실시예에서, 상기 제1 도전 재료 및 상기 제2 도전 재료는 합쳐서 약 80 nm의 폭을 가진다. 일 실시예에서, 상기 제1 도전 재료 및 상기 제2 도전 재료는 메모리 셀의 워드 라인을 형성한다. 일 실시예에서, 상기 메모리 셀은 3차원 메모리 어레이의 일부이다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 소자를 제조하는 방법으로서:
다층 스택에 제1 트렌치를 에칭하는 단계 - 상기 다층 스택은 교번하여 적층된 유전체 층과 희생층을 포함함 -;
상기 제1 트렌치 내에 제1 도전 재료를 성막하는 단계;
상기 제1 트렌치의 나머지 부분을 제1 유전체 재료로 충전하는 단계;
상기 제1 트렌치의 나머지 부분의 충전 후, 상기 다층 스택에 제2 트렌치를 에칭하는 단계;
상기 제2 트렌치 내에 제2 도전 재료를 성막하는 단계;
상기 제2 트렌치의 나머지 부분을 제2 유전체 재료로 충전하는 단계;
상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭하는 단계; 및
상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭한 후, 상기 제1 트렌치 내에 채널 재료를 성막하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제2 트렌치의 나머지 부분을 충전한 후 상기 제2 유전체 재료를 상기 유전체 층의 일부와 평탄화하는 단계; 및
상기 제1 도전 재료를 에칭하기 전에 상기 유전체 층의 일부를 제거하는 단계
를 더 포함하는, 방법.
[실시예 3]
실시예 2에 있어서,
상기 유전체 층의 일부를 제거하는 것은 "H"-형 구조체를 형성하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 제1 도전 재료는 제1 접착제 층을 포함하고, 상기 제2 도전 재료를 성막하는 단계는 상기 제1 접착제 층과 물리적으로 접촉되게 제2 접착제 층을 성막하는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
상기 제1 도전 재료를 성막하기 전에 희생층을 리세싱하는 단계를 더 포함하는, 방법.
[실시예 6]
실시예 1에 있어서,
상기 제2 트렌치를 에칭하기 전에 상기 제1 유전체 재료 및 상기 제1 도전 재료를 평탄화하는 단계를 더 포함하는, 방법.
[실시예 7]
실시예 1에 있어서,
상기 제1 트렌치 내에 강유전체 재료를 성막하는 단계를 더 포함하는, 방법.
[실시예 8]
반도체 소자를 제조하는 방법으로서:
제1 유전체 재료 및 희생 재료의 교번 스택(alternating stack)을 형성하는 단계;
상기 교번 스택 내에 제1 워드 라인의 제1 부분을 형성하는 단계; 및
상기 교번 스택 내에 상기 제1 워드 라인의 제2 부분을 형성하는 단계
를 포함하고,
상기 제1 워드 라인의 제1 부분의 형성 단계는:
상기 교번 스택에 제1 트렌치를 에칭하는 단계;
상기 제1 트렌치 내에 노출된 희생 재료의 제1 부분을 리세싱하는 것에 의해 제1 리세스를 형성하는 단계;
상기 제1 리세스 내에 제1 도전 재료를 성막하는 단계; 및
상기 제1 트렌치의 나머지 부분을 충전하도록 제2 유전체 재료를 성막하는 단계
를 포함하고,
상기 제1 워드 라인의 제2 부분의 형성 단계는:
상기 교번 스택에 제2 트렌치를 에칭하는 단계;
상기 제2 트렌치 내에 노출된 희생 재료의 제2 부분을 제거하는 것에 의해 제2 리세스를 형성하는 단계;
상기 제2 리세스 내에 제2 도전 재료를 성막하는 단계; 및
상기 제2 트렌치의 나머지 부분을 충전하도록 제3 유전체 재료를 성막하는 단계
를 포함하는 것인, 방법.
[실시예 9]
실시예 8에 있어서,
상기 제3 유전체 재료를 성막한 후에 상기 제1 유전체 재료의 상부층을 제거하는 단계를 더 포함하는, 방법.
[실시예 10]
실시예 9에 있어서,
상기 제1 유전체 재료의 상부층을 제거하는 것은 "U"-형 개구를 남기고, 상기 "U"-형 개구의 측벽은 상기 제1 도전 재료 및 상기 제2 도전 재료를 포함하는 것인, 방법.
[실시예 11]
실시예 8에 있어서,
상기 희생 재료의 제2 부분의 제거는 상기 제1 도전 재료의 일부를 노출시키는 것인, 방법.
[실시예 12]
실시예 8에 있어서,
상기 제3 유전체 재료를 성막한 후에 상기 제3 유전체 재료를 평탄화하는 단계를 더 포함하는, 방법.
[실시예 13]
실시예 8에 있어서,
상기 제3 유전체 재료는 상기 제2 유전체 재료와 상이한 것인, 방법.
[실시예 14]
실시예 8에 있어서,
상기 제2 유전체 재료 및 상기 제3 유전체 재료를 제거하는 단계;
상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭하는 단계;
상기 제1 도전 재료 및 상기 제2 도전 재료에 인접하게 강유전체 재료를 성막하는 단계; 및
상기 강유전체 재료에 인접하게 채널 재료를 성막하는 단계
를 더 포함하는, 방법.
[실시예 15]
반도체 소자로서:
기판으로부터 먼 방향으로 연장되는 강유전체 재료;
상기 강유전체 재료의 제1 측 상에 위치된 채널 재료;
상기 제1 측의 반대편에 있는 상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제1 유전체 재료;
상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제2 유전체 재료;
상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제1 도전 재료 - 상기 제1 도전 재료는 제1 벌크 재료 및 제1 접착제 층을 포함함 -; 및
상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 상기 제1 도전 재료로부터 먼 방향으로 연장되는 제2 도전 재료 - 상기 제2 도전 재료는 제2 벌크 재료 및 상기 제1 접척제 층과 물리적으로 접촉된 제2 접착제 층을 포함함 -
를 포함하는, 반도체 소자.
[실시예 16]
실시예 15에 있어서,
상기 제2 도전 재료와 물리적으로 접촉하는 제2 강유전체 재료를 더 포함하는, 반도체 소자.
[실시예 17]
실시예 15에 있어서,
상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제3 유전체 재료;
상기 제3 유전체 재료와 상기 제2 유전체 재료 사이의 상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제3 도전 재료 - 상기 제3 도전 재료는 제3 벌크 재료 및 제3 접착제 층을 포함함 -; 및
상기 제3 유전체 재료와 상기 제2 유전체 재료 사이에서 상기 제3 도전 재료로부터 먼 방향으로 연장되는 제4 도전 재료 - 상기 제4 도전 재료는 제4 벌크 재료 및 상기 제3 접착제 층과 물리적으로 접촉하는 제4 접착제 층을 포함함 -
를 더 포함하는, 반도체 소자.
[실시예 18]
실시예 15에 있어서,
상기 제1 도전 재료 및 상기 제2 도전 재료는 합쳐서 약 80 nm의 폭을 가지는 것인, 반도체 소자.
[실시예 19]
실시예 15에 있어서,
상기 제1 도전 재료 및 상기 제2 도전 재료는 메모리 셀의 워드 라인을 형성하는 것인, 반도체 소자.
[실시예 20]
실시예 19에 있어서,
상기 메모리 셀은 3차원 메모리 어레이의 일부인 것인, 반도체 소자.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서:
    다층 스택에 제1 트렌치를 에칭하는 단계 - 상기 다층 스택은 교번하여 적층된 유전체 층과 희생층을 포함함 -;
    상기 제1 트렌치 내에 제1 도전 재료를 성막하는 단계;
    상기 제1 트렌치의 나머지 부분을 제1 유전체 재료로 충전하는 단계;
    상기 제1 트렌치의 나머지 부분의 충전 후, 상기 다층 스택에 제2 트렌치를 에칭하는 단계;
    상기 제2 트렌치 내에 제2 도전 재료를 성막하는 단계;
    상기 제2 트렌치의 나머지 부분을 제2 유전체 재료로 충전하는 단계;
    상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭하는 단계; 및
    상기 제1 도전 재료 및 상기 제2 도전 재료를 에칭한 후, 상기 제1 트렌치 내에 채널 재료를 성막하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 트렌치의 나머지 부분을 충전한 후 상기 제2 유전체 재료를 상기 유전체 층의 일부와 평탄화하는 단계; 및
    상기 제1 도전 재료를 에칭하기 전에 상기 유전체 층의 일부를 제거하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 유전체 층의 일부를 제거하는 것은 "H"-형 구조체를 형성하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 도전 재료는 제1 접착제 층을 포함하고, 상기 제2 도전 재료를 성막하는 단계는 상기 제1 접착제 층과 물리적으로 접촉되게 제2 접착제 층을 성막하는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 도전 재료를 성막하기 전에 희생층을 리세싱하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 제2 트렌치를 에칭하기 전에 상기 제1 유전체 재료 및 상기 제1 도전 재료를 평탄화하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    상기 제1 트렌치 내에 강유전체 재료를 성막하는 단계를 더 포함하는, 방법.
  8. 반도체 소자를 제조하는 방법으로서:
    제1 유전체 재료 및 희생 재료의 교번 스택(alternating stack)을 형성하는 단계;
    상기 교번 스택 내에 제1 워드 라인의 제1 부분을 형성하는 단계; 및
    상기 교번 스택 내에 상기 제1 워드 라인의 제2 부분을 형성하는 단계
    를 포함하고,
    상기 제1 워드 라인의 제1 부분의 형성 단계는:
    상기 교번 스택에 제1 트렌치를 에칭하는 단계;
    상기 제1 트렌치 내에 노출된 희생 재료의 제1 부분을 리세싱하는 것에 의해 제1 리세스를 형성하는 단계;
    상기 제1 리세스 내에 제1 도전 재료를 성막하는 단계; 및
    상기 제1 트렌치의 나머지 부분을 충전하도록 제2 유전체 재료를 성막하는 단계
    를 포함하고,
    상기 제1 워드 라인의 제2 부분의 형성 단계는:
    상기 교번 스택에 제2 트렌치를 에칭하는 단계;
    상기 제2 트렌치 내에 노출된 희생 재료의 제2 부분을 제거하는 것에 의해 제2 리세스를 형성하는 단계;
    상기 제2 리세스 내에 제2 도전 재료를 성막하는 단계; 및
    상기 제2 트렌치의 나머지 부분을 충전하도록 제3 유전체 재료를 성막하는 단계
    를 포함하는 것인, 방법.
  9. 제8항에 있어서,
    상기 제3 유전체 재료를 성막한 후에 상기 제1 유전체 재료의 상부층을 제거하는 단계를 더 포함하는, 방법.
  10. 반도체 소자로서:
    기판으로부터 먼 방향으로 연장되는 강유전체 재료;
    상기 강유전체 재료의 제1 측 상에 위치된 채널 재료;
    상기 제1 측의 반대편에 있는 상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제1 유전체 재료;
    상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제2 유전체 재료;
    상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 상기 강유전체 재료의 제2 측으로부터 먼 방향으로 연장되는 제1 도전 재료 - 상기 제1 도전 재료는 제1 벌크 재료 및 제1 접착제 층을 포함함 -; 및
    상기 제1 유전체 재료와 상기 제2 유전체 재료 사이의 상기 제1 도전 재료로부터 먼 방향으로 연장되는 제2 도전 재료 - 상기 제2 도전 재료는 제2 벌크 재료 및 상기 제1 접척제 층과 물리적으로 접촉된 제2 접착제 층을 포함함 -
    를 포함하는, 반도체 소자.
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