CN107527795A - 一种3d nand器件栅线缝隙氧化物的沉积方法 - Google Patents

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Abstract

本发明实施例提供一种3D NAND器件栅线缝隙氧化物的沉积方法，在采用六氟化钨的反应气体沉积钨栅线并进行回刻之后，进行所述氧化物的沉积。沉积方法包括：将形成有钨栅线的衬底置于惰性气体环境中进行退火处理；进行栅线缝隙氧化物的沉积。该方法通过对钨栅线进行退火，释放了钨薄膜中的氟和氟的化合物，避免后续沉积氧化物并高温处理时，释放的氟腐蚀氧化物层引起器件短路，提高了器件的性能。

Description

一种3D NAND器件栅线缝隙氧化物的沉积方法
技术领域
本发明涉及半导体领域，尤其涉及一种3D NAND器件栅线缝隙氧化物的沉积方法。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失性存储产品，断电情况下仍然能保持存储的数据信息，在电子产品中得到了广泛的应用。3D NAND是一种新型的三维闪存类型，通过把内存颗粒堆叠在一起来解决平面(2D)NAND闪存的限制，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构，进一步提高了存储容量，降低存储成本。
在3D NAND的制造工艺中，如图1所示，先在衬底100上形成氮化硅层(图未示出)和氧化硅层102的堆叠层101，在堆叠层中形成沟道孔103，在沟道孔中形成沟道层；之后，在所述堆叠层上形成栅线缝隙104(gate line seam)，通过栅线缝隙将堆叠层中的氮化硅层去除，去除氮化硅后的镂空区域用金属填充，形成栅线105，将作为所形成存储器件的控制栅极。栅线105的形成包括对金属材料的沉积和使用湿法工艺进行金属薄膜的回刻。然后通过沉积氧化物薄膜106，将作为栅线105和后续的金属填充107隔开，防止发生短路。
现有技术中，沉积的氧化物薄膜在后续的高温处理中容易产生缺陷，导致栅线105和金属填充107直接接触，发生短路，器件性能因此下降。
发明内容
本发明提供了一种3D NAND器件栅线缝隙氧化物的沉积方法，提高了氧化物层的质量，降低了器件发生短路的可能性。
本发明提供了一种3D NAND器件栅线缝隙氧化物的沉积方法，在采用六氟化钨的反应气体沉积钨栅线并进行回刻之后，进行所述氧化物的沉积，所述沉积方法包括：
将形成有钨栅线的衬底置于惰性气体环境中进行退火处理；
进行栅线缝隙氧化物的沉积。
可选地，所述退火处理在炉管设备中进行。
可选地，所述惰性气体环境包括氩气环境。
可选地，所述炉管内的氩气含量范围为10-25slm。
可选地，所述退火温度范围为650-700摄氏度。
可选地，所述退火时间的范围为100-120分钟。
可选地，采用六氟化钨的反应气体沉积钨栅线的方法为化学气相沉积。
可选地，其特征在于，进行栅线缝隙氧化物的沉积的方法为化学气相沉积。
本发明实施例提供一种3D NAND器件栅线缝隙氧化物的沉积方法，在采用六氟化钨的反应气体沉积钨栅线并进行回刻之后，进行所述氧化物的沉积。沉积方法包括：将形成有钨栅线的衬底置于惰性气体环境中进行退火处理；进行栅线缝隙氧化物的沉积。该方法通过对钨栅线进行退火，释放了钨薄膜中的氟和氟的化合物，避免后续沉积氧化物并高温处理时，释放的氟腐蚀栅线缝隙中的氧化物引起器件短路，进而提高了氧化物层的质量，提高了器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1示出了3D NAND器件沉积栅线缝隙氧化物之后的剖面结构示意图；
图2示出了根据现有技术的方法形成的3D NAND器件栅线缝隙氧化物的透射电子显微镜照片；
图3至图4为根据本申请实施例的3D NAND器件栅线缝隙氧化物沉积过程中的器件剖面结构示意图；
图5示出了本申请实施例的3D NAND器件栅线缝隙氧化物沉积的方法流程图；
图6示出了根据本发明不同方法沉积的3D NAND器件栅线缝隙氧化物电阻变化曲线示意图；
图7为根据本申请实施例的3D NAND器件栅线缝隙氧化物沉积过程中的器件剖面结构示意图；
图8示出了根据本申请实施例的方法形成的3D NAND器件栅线缝隙氧化物的透射电子显微镜图片。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
首先，在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
如图2所示，为采用现有技术的沉积方法形成的3D NAND器件栅线缝隙氧化物在高温处理之后的透射电子显微镜(TEM)照片，其中，图(B)为图(A)的局部放大照片，可以看到，现有技术中的栅线缝隙氧化物在后续的高温处理过程中有被腐蚀的情况，在被腐蚀的区域，由于氧化物变薄甚至出现孔洞，如图(B)中的T4和T5，金属栅线和栅线缝隙中的金属填充物(ACS，Array common source)直接接触导致器件的短路，申请人对此进行了研究，并发现该腐蚀的原因，是由于金属钨沉积的过程中采用六氟化钨的反应气体，沉积过程中会有氟的残留，在后续的高温处理时，氟被释放出来进而腐蚀栅线缝隙氧化物。
为了解决上述氧化物层被腐蚀的情况，本申请提出了一种3D NAND器件栅线缝隙氧化物的沉积方法，在采用六氟化钨的反应气体沉积钨栅线并进行回刻之后，进行所述氧化物的沉积，在沉积前，先将形成有钨栅线的衬底置于惰性气体环境中进行退火处理；而后再进行栅线缝隙氧化物的沉积。为了便于理解本发明的技术方案，下面先对进行钨栅线氧化物沉积之前的3D NAND器件的制造方法进行详细的说明。
在3D NAND器件的制造工艺中，先在衬底上形成氮化硅和氧化硅的堆叠层，在所述堆叠层中形成沟道孔，在所述沟道孔中形成沟道层，之后在所述堆叠层上形成栅线缝隙。在制造的过程中，栅线缝隙用于堆叠层中金属层的替换，在器件形成之后，栅线缝隙的侧壁形成有氧化物层，填充材料为金属材料，其下形成有掺杂区，因此栅线缝隙一方面将整个存储区分割成多个块存储区，另一方面起到共源(common source)的作用。
在本申请实施例中，衬底为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。参考图1所示，在本实施例中，所述衬底为硅衬底，用于支撑在其上的器件结构。
所述堆叠层的层数决定了垂直方向上的存储单元的个数，例如可以为8层、32层、64层等，层数越多，器件的集成度越高。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成堆叠层。
在所述堆叠层上刻蚀形成暴露衬底的沟道孔，并在所述沟道孔中形成存储层，存储层包括电荷捕获层和沟道层，所述电荷捕获层层可以是氧化硅-氮化硅-氧化硅-多晶硅-氧化物，所述沟道层可以为多晶硅，也可以根据实际情况有所调整。
在所述堆叠层上刻蚀形成栅线缝隙的过程可具体为，在堆叠层上旋涂光刻胶层，通过曝光显影等步骤形成图案化的光刻胶层，所述光刻胶层的图案由3D NAND存储器制造工艺中用于形成栅线缝隙的掩膜板确定，以所述图案化的光刻胶层为掩蔽，刻蚀堆叠层形成暴露衬底的栅线缝隙，刻蚀方法可以采用RIE(反应离子刻蚀)，也可以使用其他合适的刻蚀方式，最后去除光刻胶层并进行晶片的清洗。
在形成栅线缝隙之后，通过栅线缝隙将堆叠层中的氮化硅层去除形成镂空区域。对氮化硅层的去除，可以选择对氮化硅和氧化硅的高选择比的酸液进行，例如通常为磷酸(H3PO4)，之后对酸液进行清洗。通过栅线缝隙对去除氮化硅后形成的镂空区域进行金属材料的填充：参考图3所示，首先对金属材料进行沉积形成金属层201，氧化硅层102之间填充了金属层，具体的，在沉积金属层201时，采用化学气相沉积的方法，反应气体为六氟化钨，通过与氢气发生还原反应，从而生成钨的金属层，该金属层为每一层存储单元的金属栅，即栅线，为了便于描述，本申请中将该金属层称作钨栅线；之后，进行金属层的回刻，参考图4所示，通过栅线缝隙对金属薄膜进行回刻，使金属层只存在于去除氮化硅后形成的镂空区域301中，并相对于氧化硅层102有所凹陷，对金属层的回刻可以使用酸液和有机溶剂的混合溶液，为了清除残留溶液对金属层的影响，在回刻之后，还可以进行栅线缝隙表面的清洗。
而后，可以进行栅线缝隙氧化物的沉积，如图5所示，为本申请3D NAND器件栅线缝隙氧化物的沉积方法，所述氧化物的沉积方法步骤如下。
步骤101，将形成有钨栅线的衬底置于惰性气体环境中进行退火处理。
所述惰性气体环境由炉管提供，炉管中设置有惰性气体氛围。所述惰性气体的氛围由炉管连接的进气装置和出气装置实现。惰性气体作为保护气体，其化学性质稳定，极少与其他物质发生反应，在退火过程中，可进行惰性气体的循环，在本申请其他实施方式中，也可以不进行循环。所述退火处理是指将材料暴露在高温一段时间之后，慢慢冷却的热处理制成。在本申请实施方式中，退火的作用在于释放金属材料中的氟和氟的化合物。
上述将形成有钨栅线的衬底置于惰性气体环境中进行退火处理的作用在于，通过在沉积氧化物之前进行退火，使钨金属内部的氟和氟的化合物溢出钨薄膜之外，达到清除氟的效果，避免氟的残留会腐蚀之后的栅线缝隙氧化物，导致器件发生短路。
氟的产生在于形成钨的方法一般是采用六氟化钨作为反应气体，与氢气进行化学沉积，生成氟化氢(HF)，并在栅线缝隙表面形成均匀的钨薄膜。在沉积的过程中，生成的HF分解或与其他化合物反应生成含氟的化合物，氟和氟的化合物有部分残留在钨薄膜中没有填实的地方，在后续沉积氧化物并进行高温处理的时候，氟气和氟化氢溢出钨表面，腐蚀氧化层，导致器件的短路。
在本申请实施方式中，退火还能够改变释放钨金属内部的应力，改善或消除在器件在制作过程中存在的各种组织缺陷以及残余应力，对于钨栅线，通过退火能够有效改善其电阻，使电阻有所降低，提高了器件的性能。
以下将结合具体的实验数据，对不同方法形成的栅线缝隙氧化物的电阻参数进行对比，参考图6所示，为沉积钨之后未进行退火、氮气环境中退火及氩气环境中退火的钨电阻变化的曲线示意图，其中横坐标为晶圆的不同位置，坐标0点为晶圆中心，200为晶圆边缘，单位为nm，纵坐标为电阻率，单位为Ω/m2，浅色菱形表示现有技术形成的钨，即未经退火的钨，在晶圆中不同位置处的电阻率，其中央区域为21Ω/m2，边缘区域为22Ω/m2；深色矩形表示本发明实施例的氮气退火后的钨在不同位置的电阻率，其中央区域为18Ω/m2，边缘区域为28Ω/m2；浅色三角形表示本发明实施例的氩气退火后的钨在不同位置的电阻率，其中央区域为17Ω/m2，边缘区域为21Ω/m2。
可以看到，现有技术中形成的钨边缘和中央区域的电阻率相当，在惰性气体中退火，例如中央区域在氩气中退火后，其电阻值下降约19％，与氮气中退火相当，而边缘区域在氩气中退火后，其电阻值有微弱的改善，在氮气中退火却并没有改善。这是因为在晶圆的中央区域相较边缘区域，退火温度和惰性气体等更加稳定和均匀，因此具有更好的特性。同时氩气的化学性质较氮气更稳定，在氩气环境中进行退火的过程不会造成氩气和钨的化学反应，因此在本申请实施例中，在氩气及其它惰性气体中退火更能有效降低钨的电阻，且不会发生惰性气体和钨之间的反应形成副产物，造成钨栅极性能下降。
正是基于上述的分析和实验，申请人采用了惰性气体气氛中进行钨的退火，避免后续沉积氧化物并高温处理时，释放的氟腐蚀栅线缝隙中的氧化物引起器件短路，同时，改善钨的电阻率，提高器件的性能。
步骤102，进行栅线缝隙氧化物的沉积。
所述氧化物层可以是oxide，所述栅线缝隙氧化物的沉积可以采用CVD(化学气相沉积)进行，也可以采用其他沉积方式，其厚度可根据实际需要进行选择，如图7为本申请实施方式进行氧化物薄膜沉积之后的示意图，包括衬底100，栅线缝隙104，钨栅极401，沉积氧化物薄膜106，覆盖氧化硅层102。
本申请一种实施方式中，在氩气环境中进行退火，其中炉管内的氩气含量范围为10-25slm(1L/min，standard litre per minute)，退火温度范围为650-700摄氏度，退火时间范围为100-120分钟。作为优选，本申请实施方式中的氩气含量为25sml，退火温度为700℃，退火时间为120分钟。
在本申请优选的实施方式中，形成的氧化物薄膜如图8所示，在进行高温处理之后，氧化物薄膜的形貌没有发生改变，即氧化物薄膜没有被腐蚀。因此可以得出，本申请实施方式中，通过将形成有钨栅极的衬底置于氩气环境中进行退火能够有效减少钨栅极中的氟残留，进而保护氧化物层不被腐蚀。
本发明实施例提供一种3D NAND器件栅线缝隙氧化物的沉积方法，在采用六氟化钨的反应气体沉积钨栅线并进行回刻之后，进行所述氧化物的沉积。沉积方法包括：将形成有钨栅线的衬底置于惰性气体环境中进行退火处理；进行栅线缝隙氧化物的沉积。该方法通过对钨栅线进行退火，释放了钨薄膜中的氟和氟的化合物，避免后续沉积氧化物并高温处理时释放的氟腐蚀氧化物层引起器件短路，提高了器件的性能。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统实施例仅仅是示意性的，其中所述作为分离部件说明的模块或单元可以是或者也可以不是物理上分开的，作为模块或单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

Claims (8)

1.一种3D NAND器件栅线缝隙氧化物的沉积方法，在采用六氟化钨的反应气体沉积钨栅线并进行回刻之后，进行所述氧化物的沉积，其特征在于，所述沉积方法包括：
将形成有钨栅线的衬底置于惰性气体环境中进行退火处理；
进行栅线缝隙氧化物的沉积。
2.根据权利要求1所述的沉积方法，其特征在于，所述退火处理在炉管设备中进行。
3.根据权利要求1所述的沉积方法，其特征在于，所述惰性气体包括氩气。
4.根据权利要求3所述的沉积方法，其特征在于，所述炉管内的氩气含量范围为10-25slm。
5.根据权利要求4所述的沉积方法，其特征在于，所述退火温度范围为650-700摄氏度。
6.根据权利要求5所述的沉积方法，其特征在于，所述退火时间的范围为100-120分钟。
7.根据权利要求1-6中任一项所述的沉积方法，其特征在于，采用六氟化钨的反应气体沉积钨栅线的方法为化学气相沉积。
8.根据权利要求1-6中任一项所述的沉积方法，其特征在于，进行栅线缝隙氧化物的沉积的方法为化学气相沉积。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108933142A (zh) * 2018-07-11 2018-12-04 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110687138A (zh) * 2019-09-05 2020-01-14 长江存储科技有限责任公司 半导体结构的测量与边界特征提取方法及其装置
CN110714189A (zh) * 2019-09-30 2020-01-21 长江存储科技有限责任公司 一种金属钨的沉积方法以及金属钨的沉积结构
CN115394637A (zh) * 2022-10-27 2022-11-25 合肥晶合集成电路股份有限公司 半导体器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005412A (zh) * 2009-09-03 2011-04-06 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法和接触插塞的形成方法
CN103681285A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 包括无氟钨阻挡层的半导体器件及其制造方法
US20170062472A1 (en) * 2015-09-02 2017-03-02 Joyoung Park Three-dimensional semiconductor memory devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005412A (zh) * 2009-09-03 2011-04-06 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法和接触插塞的形成方法
CN103681285A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 包括无氟钨阻挡层的半导体器件及其制造方法
US20170062472A1 (en) * 2015-09-02 2017-03-02 Joyoung Park Three-dimensional semiconductor memory devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108933142A (zh) * 2018-07-11 2018-12-04 长江存储科技有限责任公司 三维存储器件及其制造方法
CN108933142B (zh) * 2018-07-11 2019-10-29 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110687138A (zh) * 2019-09-05 2020-01-14 长江存储科技有限责任公司 半导体结构的测量与边界特征提取方法及其装置
CN110714189A (zh) * 2019-09-30 2020-01-21 长江存储科技有限责任公司 一种金属钨的沉积方法以及金属钨的沉积结构
CN110714189B (zh) * 2019-09-30 2022-01-07 长江存储科技有限责任公司 一种金属钨的沉积方法以及金属钨的沉积结构
CN115394637A (zh) * 2022-10-27 2022-11-25 合肥晶合集成电路股份有限公司 半导体器件及其制作方法

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