JP6761900B2 - Ｖｄｍｏｓ装置およびその製造方法 - Google Patents

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Description

本開示は、半導体製造工程に関し、特に、縦型二重拡散金属酸化膜半導体（ＶＤＭＯＳ）電界効果トランジスタ装置およびその製造方法に関する。
現在、チャージバランスの技術がトレンチ型ＶＤＭＯＳ製品に導入されており、スプリットゲート装置の構造は既存の技術に基づいて容易に達成することができるものである。スプリットゲート技術では、異なる電極（ソースおよびゲート）に引き込む必要があるデュアルゲート設計のため、中央の深いトレンチ様ゲートは、直接パンチスルーを介してソースメタルに接続することによってソースに接続され、側面上の浅いトレンチ様ゲートは、活性領域の周囲に引き出され、その後ポリシリコンリソグラフィ層を増やすことによって打ち出される。これは、従来のトレンチ型ＶＤＭＯＳと比較して、２つのゲートを分離するために追加のポリシリコンリソグラフィを必要とし、それによって処理コストが増大し、その結果、浅いトレンチ様ゲートの引き出しがウェハ平面より上になり、一定の段差が形成され、これはその後の工程の実装にある程度影響する。
したがって、ポリシリコンリソグラフィ層を増やすことなく、ゲートの第１および第２電極の別々の引き出しを実現することができるＶＤＭＯＳ装置およびその製造方法を提供する必要がある。
ＶＤＭＯＳ装置を製造する方法は、以下を含む。
トレンチを半導体基板に形成することであって、トレンチは第１トレンチ領域、第２トレンチ領域、ならびに第１トレンチ領域と第２トレンチ領域とを連通する第３トレンチ領域を含み、第１トレンチ領域の幅は第２トレンチ領域および第３トレンチ領域の幅より大きいこと。
半導体基板上に絶縁層を形成することであって、絶縁層は第２トレンチ領域および第３トレンチ領域を充填し、第１トレンチ領域の側壁に取り付けられること。
絶縁層上に第１ポリシリコン層を形成することであって、第１ポリシリコン層は第１トレンチ領域を充填すること。
絶縁層が露出するまで第１ポリシリコン層の一部を除去することであって、第１トレンチ領域に形成された第１ポリシリコン層が深いゲートとして機能する第１電極として機能すること。
半導体基板の表面上の絶縁層の全てと、トレンチ内の絶縁層の一部とを除去すること。
半導体基板上にゲート酸化物層を形成すること。
ゲート酸化物層上に第２ポリシリコン層を形成することであって、第２ポリシリコン層はトレンチを充填し、ゲート酸化物層は第１ポリシリコン層と第２ポリシリコン層を分離すること。
半導体基板の表面上および第１ポリシリコン層の頂部のゲート酸化物層が露出するまで第２ポリシリコン層の一部を除去することであって、トレンチ内に形成された第２ポリシリコン層が浅いゲートとして機能する第２電極として機能すること。
さらに、ＶＤＭＯＳ装置は以下を含む。
トレンチを有する半導体基板であって、トレンチは第１トレンチ領域、第２トレンチ領域、ならびに第１トレンチ領域と第２トレンチ領域とを接続する第３トレンチ領域を含み、第１トレンチ領域の幅は第２トレンチ領域および第３トレンチ領域の幅より大きい、半導体基板。
第１トレンチ領域であって、第１ポリシリコン層から形成される深いゲートとして機能する第１電極と、第２ポリシリコン層から形成される浅いゲートとして機能する第２電極と、絶縁層と、ゲート酸化物層とが設けられ、第１電極の上部は第２ポリシリコン層によって包まれ、第１電極および第２電極はゲート酸化物層によって分離される、第１トレンチ領域。

第２トレンチ領域であって、第２ポリシリコン層、絶縁層、およびゲート酸化物層から形成される浅いゲートとして機能する第２電極が設けられ、絶縁層は第２電極の下に位置し、第２電極はゲート酸化物層によって包まれる、第２トレンチ領域。
深いゲートとして機能する第１電極の頂部と、浅いゲートとして機能する第２電極の頂部とは同一平面上にある。
ＶＤＭＯＳ装置の製造方法では、ゲートの第１および第２電極の別々の引き出しは、全てのポリシリコンゲートをトレンチ内に残したまま、ポリシリコンリソグラフィ層を増やすことなく実装することができる。したがって、製品の表面に明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程の実装上の困難がいくらか軽減される。
本発明の実施形態または従来技術における技術的解決策をより明確に説明するために、実施形態または従来技術を説明するための添付の図面を以下に簡単に紹介する。明らかに、以下の説明における添付の図面は本発明の幾つかの実施形態に過ぎず、当業者は創造的な努力なしに添付の図面から他の図面を導き出すことができる。
実施の形態によるＶＤＭＯＳ装置の製造方法のフローチャート。
一実施形態による方法のステップを順次実行することによって得られる装置の断面図。 一実施形態による方法のステップを順次実行することによって得られる装置の断面図。 一実施形態による方法のステップを順次実行することによって得られる装置の断面図。 一実施形態による方法のステップを順次実行することによって得られる装置の断面図。 一実施形態による方法のステップを順次実行することによって得られる装置の断面図。 一実施形態による方法のステップを順次実行することによって得られる装置の断面図。
一実施形態によるＶＤＭＯＳ装置の概略レイアウト図。
本発明の実施形態は、添付の図面を参照して以下により完全に説明される。しかしながら、本発明の様々な実施形態は、多くの異なる形態で具体化することができ、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、この開示が徹底的かつ完全であり、かつ本発明の範囲を当業者に十分に伝えるように提供されている。
一実施形態によれば、図１に示されるように、工程コストの増大および後続工程の実装上の困難の増大など、従来のスプリットゲート技術の欠点に対処するために、ＶＤＭＯＳ装置を製造する方法は以下を含む。
ステップ１０１において、半導体基板内にトレンチが形成され、トレンチは、第１トレンチ領域、第２トレンチ領域、ならびに第１トレンチ領域と第２トレンチ領域とを連通する第３トレンチ領域を含む。
図２Ａに示すように、アンドープ単結晶シリコン、不純物がドープされた単結晶シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、積層シリコン・オン・インシュレータ（ＳＳＯＩ）、積層シリコン・ゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、積層シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）およびゲルマニウム・オン・インシュレータ（ＧｅＯＩ）などで構成することができる半導体基板２００を用意する。一例として、本実施形態では、半導体基板２００は、単結晶シリコンからなる。分離構造が半導体基板２００内に形成され、一例として、分離構造は浅いトレンチ分離（ＳＴＩ）構造または局部的シリコン・オキサイド（ＬＯＣＯＳ）分離構造である。
次に、トレンチが半導体基板２００に形成される。図３に示すように、トレンチは、第１トレンチ領域２０１、第２トレンチ領域２０２、ならびに第１トレンチ領域２０１と第２トレンチ領域２０２とを連通する第３トレンチ領域２１３を含む。第１トレンチ領域２０１の幅は第２トレンチ領域２０２および第３トレンチ領域２１３の幅よりも大きく、第３トレンチ領域２１３の幅は第２トレンチ領域２０２の幅と同じまたは類似している。図２Ａ〜２Ｆの断面図では、第１トレンチ領域２０１と第２トレンチ領域２０２がゲート電極を形成する工程のみをそれぞれ例示的に示し、簡潔にするために第３トレンチ領域２１３は図２Ａ〜図２Ｆに図示していない。
第１トレンチ領域２０１はセル領域内にあり、深いゲート（セルゲート）として機能する第１電極が第１トレンチ領域２０１内に形成され、浅いゲート（引き出しゲート）として機能する第２電極が第２トレンチ領域２０２内に形成される。第１トレンチ領域２０１の幅Ａは第２トレンチ領域２０２の幅Ｂよりも大きく、その後の半導体基板２００上への絶縁層の堆積後に、絶縁層が第２トレンチ領域２０２および第３トレンチ領域２１３のみを充填することを保証する。
トレンチを形成するステップは、半導体基板２００上にトレンチパターンを有するマスク層を形成することを含む。マスク層は、従来のフォトリソグラフィおよびエッチング工程を使用して形成することができる。マスク層は、単層構造でも多層構造でもよい。単層構造を有するマスク層はパターン化フォトレジスト層であり、多層構造を有するマスク層は下から上に積層されたパターン化アドバンストパターン層、反射防止膜層、およびフォトレジスト層を含むことができる。マスク層をマスクとして使用して半導体基板２００をエッチングし、トレンチを半導体基板２００に形成する。エッチングは異方性ドライエッチングでもよい。マスク層が除去され、マスク層はアッシング工程によって除去され、ウェットクリーニングを行い、上記エッチングにより発生した副生成物や不純物を除去する。
ステップ１０２において、絶縁層を半導体基板上に形成し、第２トレンチ領域および第３トレンチ領域を絶縁層で充填し、絶縁層を第１トレンチ領域の側壁に取り付ける。
図２Ｂに示すように、半導体基板２００上に絶縁層２０３を形成して、第２トレンチ領域２０２および第３トレンチ領域を確実に充填する。絶縁層２０３は、第１トレンチ領域２０１の側壁に形成されているが、第１トレンチ領域２０１を充填していない。絶縁層２０３を形成する方法は、堆積または酸化成長工程、追加的には、低温化学気相成長法（ＬＴＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、高速熱化学気相成長法（ＲＴＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）などの化学気相成長法（ＣＶＤ）などの当業者に知られている任意の先行技術であり得る。絶縁層２０３の材料は、二酸化ケイ素などの酸化物を含む。
ステップ１０３において、第１ポリシリコン層を絶縁層上に形成し、第１トレンチ領域を第１ポリシリコン層で充填する。
図２Ｂに示すように、半導体基板２００上に第１ポリシリコン層２０４を形成して、第１トレンチ領域２０１を確実に充填する。絶縁層２０３が第２トレンチ領域２０２および第３トレンチ領域を充填しているので、第１ポリシリコン層２０４は第１トレンチ領域２０１にのみ入ることができる。第１ポリシリコン層２０４を形成する方法は、当業者に公知の任意の先行技術、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、およびＰＥＣＶＤなどのＣＶＤであり得る。
ステップ１０４において、絶縁層が露出するまで第１ポリシリコン層の一部を除去し、第１トレンチ領域に形成された第１ポリシリコン層が深いゲートとして機能する第１電極として機能する。
図２Ｃに示すように、余分な第１ポリシリコン層２０４は、絶縁層２０３が露出するまで除去される。一例として、余分な第１ポリシリコン層２０４は、ウェットエッチングであり得るエッチング工程を使用して除去される。このとき、第１トレンチ領域２０１に形成された第１ポリシリコン層２０４は、深いゲートとして機能する第１電極を構成する。
ステップ１０５において、半導体基板の表面上の絶縁層の全てと、トレンチ内の絶縁層の一部とを除去する。
図２Ｃに示すように、余分で露出した絶縁層２０３を除去して、半導体基板２００の表面の絶縁層２０３を除去する。トレンチ内の絶縁層２０３の除去される厚さは、後で形成される浅いゲートとしての第２電極の厚さと同じであり、第２電極の厚さは装置構造の実際の状態に従って決定されるが、ここでは特に限定されない。一例として、余分で露出した絶縁層２０３は、ウェットエッチングであり得るエッチング工程を用いて除去される。
ステップ１０６において、半導体基板上にゲート酸化物層を形成する。
図２Ｄに示されるように、ゲート酸化物層２０５が形成されて、第１ポリシリコン層２０４とその後に形成される第２ポリシリコン層２０６との間の電気絶縁を達成する。一例として、ゲート酸化物層２０５は熱酸化または化学酸化工程を用いて形成され、ゲート酸化物層２０５は半導体基板２００の表面上、露出した第１ポリシリコン層２０４の表面上、およびトレンチの露出した側壁部分にある。
ステップ１０７において、第２ポリシリコン層をゲート酸化物層上に形成し、トレンチを第２ポリシリコン層で充填し、第１ポリシリコン層と第２ポリシリコン層とをゲート酸化物層によって分離する。
図２Ｄに示すように、第２ポリシリコン層２０６を半導体基板２００上に形成して、トレンチの未充填部分を確実に充填する。第２ポリシリコン層２０６を形成する方法は、当業者に公知の任意の先行技術、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、およびＰＥＣＶＤなどのＣＶＤであり得る。
ステップ１０８において、半導体基板の表面上および第１ポリシリコン層の頂部のゲート酸化物層が露出するまで第２ポリシリコン層の一部を除去し、トレンチ内に形成された第２ポリシリコン層が浅いゲートとして機能する第２電極として機能する。
図２Ｅに示すように、半導体基板２００の表面上および第１ポリシリコン層２０４の上のゲート酸化物層２０５が露出するまで、余分な第２ポリシリコン層２０６を除去する。一例として、余分な第２ポリシリコン層２０６は、ウェットエッチングであり得るエッチング工程を用いて除去される。このとき、トレンチ内に形成された第２ポリシリコン層２０６は、浅いゲートとして機能する第２電極を構成する。このとき、ゲート酸化物層２０５は、第１ポリシリコン層２０４と第２ポリシリコン層２０６との間の電気絶縁層として機能する。
トレンチを形成すること以外に、フォトリソグラフィ工程は、第１電極および第２電極を形成するためには使用されない。第１電極と第２電極の頂部は同一平面上にあり、段差としての高さの差はない、すなわち、半導体基板２００の表面に大きな段差がないので、続いて、ウェル領域および金属配線層を形成する場合、フォトリソグラフィおよびエッチング工程に影響を及ぼさない。
上記実施形態によるＶＤＭＯＳ装置の製造方法によれば、全てのポリシリコンゲートをトレンチ内に残したまま、ポリシリコンリソグラフィ層を増やすことなく、ゲートの第１及び第２電極の別々の引き出しを達成できる。したがって、製品の表面に明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程の実装上の困難がいくらか軽減する。
一実施形態において、ＶＤＭＯＳ装置の製造方法は、イオン注入工程を通じて半導体基板２００にウェル領域とソース領域とを形成することをさらに含む。ウェル領域およびソース領域を形成する工程は当業者に知られており、ここでは簡潔にするために省略する。
一実施形態において、ＶＤＭＯＳ装置を製造する方法は、半導体基板２００上に層間誘電体層２０７を形成することをさらに含む。一例として、層間誘電体層２０７の材料は、任意選択で、低誘電率を有する材料である。低い誘電率を有する材料は、２．５〜２．９のｋ値を有する水素シルセスキオキサン（ＨＳＱ）、２．２のｋ値を有するメチルシルセスキオキサン（ＭＳＱ）、ＣＶＤによって形成された多孔質二酸化ケイ素等を含むが、これらに限定されない。層間誘電体層２０７は、当業者に公知の任意の先行技術、任意選択でＬＴＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、およびＰＥＣＶＤなどのＣＶＤを使用して形成することができる。
一実施形態では、図２Ｆに示すように、ＶＤＭＯＳ装置を製造する方法は、フォトリソグラフィまたはエッチング工程によって、層間誘電体層２０７を貫通する第１コンタクトプラグ２０８、第２コンタクトプラグ２０９、および第３コンタクトプラグ２１０を形成することをさらに含む。第１コンタクトプラグ２０８の底部は、セル領域のソース領域に電気的に接続されている。第２コンタクトプラグ２０９の底部は、第１トレンチ領域２０１内の第１ポリシリコン層２０４に電気的に接続されている。第３コンタクトプラグ２１０の底部は、第２トレンチ領域２０２内の第２ポリシリコン層２０６に電気的に接続されている。一例として、第１コンタクトプラグ２０８、第２コンタクトプラグ２０９、第３コンタクトプラグ２１０のパターンを有するマスク層を層間誘電体層２０７上に形成し、マスク層をマスクとして用いて露出した層間誘電体層２０７をエッチングする。セル領域内のソース領域、第１トレンチ領域２０１内の第１ポリシリコン層２０４、および第２トレンチ領域２０２内の第２ポリシリコン層２０６の頂部を露出するバイア穴（via）が層間誘電体層２０７に形成され、マスク層が除去された後、金属層をバイア穴内に充填して、第１コンタクトプラグ２０８、第２コンタクトプラグ２０９、および第３コンタクトプラグ２１０を形成する。
一実施形態では、ＶＤＭＯＳ装置を製造する方法は、層間誘電体層２０７上に互いに独立して配置された第１金属層２１１および第２金属層２１２を形成することをさらに含む。第１コンタクトプラグ２０８および第２コンタクトプラグ２０９の頂部は第１金属層２１１と電気的に接続され、第３コンタクトプラグ２１０の頂部は第２金属層２１２と電気的に接続されている。
以上により、一実施形態による方法の処理ステップは完了する。ＶＤＭＯＳ装置の製造方法は、上記のステップだけでなく、上記のステップの前、間、または後に他の所望のステップを含むことができ、その全てが実施形態における本製造方法の範囲内に含まれることを理解されたい。
従来技術と比較して、上記実施形態で提案したＶＤＭＯＳ装置の製造方法によれば、ポリシリコンリソグラフィ層を増やすことなく、ゲートの第１および第２電極の分離および引き出しを実装することができる。また、全てのポリシリコンゲートがトレンチ内に残るので、製品の表面に明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程を実装するための困難が軽減する。
図２Ｆに示すように、一実施形態では、分離構造が形成された半導体基板２００を含むＶＤＭＯＳ装置も提供される。一例として、分離構造は、ＳＴＩ構造またはＬＯＣＯＳ分離構造である。
半導体基板２００にはトレンチが形成されている。トレンチは、第１トレンチ領域、第２トレンチ領域、ならびに第１トレンチ領域と第２トレンチ領域とを接続する第３トレンチ領域を含む。第１トレンチ領域の幅は、第２トレンチ領域および第３トレンチ領域の幅よりも大きく、第３トレンチ領域の幅は、第２トレンチ領域の幅と同じまたは類似している。
ＶＤＭＯＳ装置を形成するために必要であって、分離構造によって画定された半導体基板２００内に、第１ポリシリコン層２０４からなる第１トレンチ様ゲートと第２ポリシリコン層２０６からなる第２トレンチ様ゲートとが形成される。第１トレンチ様ゲートはセルゲート（深いゲート）として機能する第１電極を構成し、第２トレンチ様ゲートはリードゲート（浅いゲート）として機能する第２電極を構成している。第１トレンチ様ゲートの下部は絶縁層２０３によって包まれ、第１トレンチ様ゲートの上部は第２ポリシリコン層２０６によって包まれ、ゲート酸化物層２０５が第１トレンチ様ゲートと第２トレンチ様ゲートとの間に形成されて電気的絶縁をもたらす。絶縁層２０３が第２トレンチ様ゲートの底部の下に形成されている。
具体的には、第１トレンチ領域には、第１ポリシリコン層２０４からなる深いゲート第１電極、第２ポリシリコン層２０６からなる浅いゲート第２電極、絶縁層２０３、およびゲート酸化物層２０７が設けられており、第１電極の上部は第２ポリシリコン層２０６によって包まれ、第１電極と第２電極はゲート酸化物層２０７によって分離されている。第１トレンチ領域において、深いゲートとして機能する第１電極の頂部と浅いゲートとして機能する第２電極の頂部とは同一平面上にある。
第２トレンチ領域には、第２ポリシリコン層２０６、絶縁層２０３、およびゲート酸化物層２０７によって形成された浅いゲートとして機能する第２電極が設けられている。絶縁層２０３は第２電極の下に位置し、第２電極はゲート酸化物層２０７によって包まれている。
ＶＤＭＯＳ装置では、ゲートの第１および第２電極の別々の引き出しは、製造工程の処理フローにおいてポリシリコンリソグラフィ層を増やすことなく実装することができ、ＶＤＭＯＳ装置内の全てのポリシリコンゲートはトレンチ内に残り、ＶＤＭＯＳ装置の表面には明白な段差が形成されず、その後のフォトリソグラフィおよびエッチング工程の実装上の困難がいくらか軽減する。
一実施形態では、ＶＤＭＯＳ装置は、半導体基板２００上に配置された層間誘電体層２０７をさらに含む。層間誘電体層２０７には、底部がそれぞれセル領域内のソース領域、セル領域内の第１トレンチ様ゲート、および第２トレンチ様ゲートに電気的に接続された第１コンタクトプラグ２０８、第２コンタクトプラグ２０９、および第３コンタクトプラグ２１０が設けられる。すなわち、第１コンタクトプラグ２０８の底部はセル領域のソース領域に電気的に接続され、第２コンタクトプラグ２０９の底部は第１トレンチ領域内の第１ポリシリコン層に電気的に接続され、第３コンタクトプラグの底部は第２トレンチ領域内の第２ポリシリコン層に電気的に接続されている。
一実施形態では、ＶＤＭＯＳ装置は、層間誘電体層２０７上に互いに独立して配置された第１金属層２１１および第２金属層２１２をさらに含む。第１コンタクトプラグ２０８および第２コンタクトプラグ２０９の頂部は第１金属層２１１と電気的に接続され、第３コンタクトプラグ２１０の頂部は第２金属層２１２と電気的に接続されている。
各実施形態に含まれる上記各技術的特徴は、任意に組み合わせることができ、簡潔にするために、前述の各実施形態における各技術的特徴の可能な組み合わせの全てが説明されているわけではなく、それらが互いに対立しない限りにおいて、それぞれの技術的特徴の組み合わせは、説明の範囲内であると見なされるべきである。
前述の実装形態は、本開示の実施形態の単なる具体例であり、本開示の保護範囲を限定することを意図するものではない。本開示に開示された技術的範囲内で当業者によって容易に理解される任意の変形または置換は、全て本開示の保護範囲に入ることに留意されたい。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
２００ 半導体基板
２０１ 第１トレンチ領域
２０２ 第２トレンチ領域
２０３ 絶縁層
２０４ 第１ポリシリコン層
２０５ ゲート酸化物層
２０６ 第２ポリシリコン層
２０７ 層間誘電体層
２０８ 第１コンタクトプラグ
２０９ 第２コンタクトプラグ
２１０ 第３コンタクトプラグ
２１１ 第１金属層
２１２ 第２金属層
２１３ 第３トレンチ領域

Claims (13)

  1. トレンチを半導体基板に形成することであって、前記トレンチは第１トレンチ領域、第２トレンチ領域、ならびに前記第１トレンチ領域と前記第２トレンチ領域とを連通する第３トレンチ領域を含み、前記第１トレンチ領域の幅は前記第２トレンチ領域および前記第３トレンチ領域の幅より大きいことと、
    前記半導体基板上に絶縁層を形成することであって、前記絶縁層は前記第２トレンチ領域および前記第３トレンチ領域を充填するとともに前記第１トレンチ領域の側壁に取り付けられていることと、
    前記絶縁層上に第１ポリシリコン層を形成することであって、前記第１ポリシリコン層は前記第１トレンチ領域を充填することと、
    前記絶縁層が露出するまで前記第１ポリシリコン層の一部を除去することであって、前記第１トレンチ領域に形成された前記第１ポリシリコン層が深いゲートとして機能する第１電極として機能することと、
    前記半導体基板の表面上の前記絶縁層の全てと、前記トレンチ内の前記絶縁層の一部とを除去することと、
    前記半導体基板上にゲート酸化物層を形成することと、
    前記ゲート酸化物層上に第２ポリシリコン層を形成することであって、前記第２ポリシリコン層は前記トレンチを充填し、前記ゲート酸化物層は前記第１ポリシリコン層と前記第２ポリシリコン層を分離することと、
    前記半導体基板の前記表面上および前記第１ポリシリコン層の頂部の前記ゲート酸化物層が露出するまで前記第２ポリシリコン層の一部を除去することであって、前記トレンチ内に形成された前記第２ポリシリコン層が浅いゲートとして機能する第２電極として機能することと
    を含む、ＶＤＭＯＳ装置を製造する方法。
  2. 前記トレンチ内の前記絶縁層の除去される厚さは、前記浅いゲートとして機能する前記第２電極の厚さと同じである、請求項１に記載の方法。
  3. 前記半導体基板上に前記ゲート酸化物層を形成することは、前記トレンチの露出した側壁上および前記第１ポリシリコン層上に前記ゲート酸化物層を形成することを含む、請求項１に記載の方法。
  4. 前記絶縁層は、堆積または酸化成長工程を用いて形成される、請求項１に記載の方法。
  5. 前記除去は、ウェットエッチング工程により行われる、請求項１に記載の方法。
  6. 前記第２ポリシリコン層の前記一部を除去した後に、前記半導体基板上に層間誘電体層を形成することをさらに含む、請求項１に記載の方法。
  7. 前記第２ポリシリコン層の前記一部を除去した後に、前記半導体基板上にウェル領域およびソース領域を形成することをさらに含む、請求項１に記載の方法。
  8. 前記層間誘電体層を貫通する第１コンタクトプラグ、第２コンタクトプラグ、および第３コンタクトプラグを形成することをさらに含み、前記第１コンタクトプラグの底部はセル領域のソース領域に電気的に接続され、前記第２コンタクトプラグの底部は前記第１トレンチ領域内の前記第１ポリシリコン層に電気的に接続され、前記第３コンタクトプラグの底部は前記第２トレンチ領域内の前記第２ポリシリコン層に電気的に接続されている、請求項６に記載の方法。
  9. 前記層間誘電体層上に互いに独立して配置された第１金属層と第２金属層を形成することをさらに含む、請求項８に記載の方法。
  10. 前記第１コンタクトプラグおよび前記第２コンタクトプラグの頂部は前記第１金属層とそれぞれ電気的に接続され、前記第３コンタクトプラグの頂部は前記第２金属層と電気的に接続されている、請求項９に記載の方法。
  11. トレンチを有する半導体基板であって、前記トレンチは第１トレンチ領域、第２トレンチ領域、ならびに前記第１トレンチ領域と前記第２トレンチ領域とを接続する第３トレンチ領域を含み、前記第１トレンチ領域の幅は前記第２トレンチ領域および前記第３トレンチ領域の幅より大きい、半導体基板と、
    前記第１トレンチ領域であって、第１ポリシリコン層から形成される深いゲートとして機能する第１電極と、第２ポリシリコン層から形成される浅いゲートとして機能する第２電極と、絶縁層と、ゲート酸化物層とが設けられ、前記第１電極の上部は前記第２ポリシリコン層によって包まれ、前記第１電極および第２電極は前記ゲート酸化物層によって分離される、第１トレンチ領域と、
    前記第２トレンチ領域であって、前記第２ポリシリコン層、絶縁層、およびゲート酸化物層から形成される浅いゲートとして機能する第２電極が設けられ、前記絶縁層は前記第２電極の下に位置し、前記第２電極は前記ゲート酸化物層によって包まれている、第２トレンチ領域と
    を含む、ＶＤＭＯＳ装置であって、
    深いゲートとして機能する前記第１電極の頂部と、浅いゲートとして機能する前記第２電極の頂部とは同一平面上にある、ＶＤＭＯＳ装置。
  12. 前記半導体基板上の層間誘電体層をさらに含み、前記層間誘電体層には、第１コンタクトプラグ、第２コンタクトプラグ、および第３コンタクトプラグが設けられ、前記第１コンタクトプラグの底部はセル領域のソース領域に電気的に接続され、前記第２コンタクトプラグの底部は前記第１トレンチ領域内の前記第１ポリシリコン層に電気的に接続され、前記第３コンタクトプラグの底部は前記第２トレンチ領域内の前記第２ポリシリコン層に電気的に接続されている、請求項１１に記載のＶＤＭＯＳ装置。
  13. 前記層間誘電体層上に互いに独立して配置された第１金属層と第２金属層をさらに含み、前記第１コンタクトプラグおよび前記第２コンタクトプラグの頂部は前記第１金属層とそれぞれ電気的に接続され、前記第３コンタクトプラグの頂部は前記第２金属層と電気的に接続されている、請求項１２に記載のＶＤＭＯＳ装置。
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