CN116613212B - 一种沟槽型半导体功率器件及版图 - Google Patents

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Abstract

本申请公开了一种沟槽型半导体功率器件及版图，包括：第一掺杂类型的衬底；第一掺杂类型的外延层，位于衬底第一表面；源沟槽结构，位于外延层内部，为圆环形；栅沟槽结构，位于外延层内部，为圆环形，源沟槽结构和栅沟槽结构相互分离且交替排列；桥沟槽结构，位于外延层内部，桥沟槽结构跨接于相邻的两个栅沟槽结构之间，穿过相邻的两个栅沟槽结构之间的源沟槽结构，将源沟槽结构切割成若干个源沟槽弧段，源沟槽弧段的端部与桥沟槽结构具有间隔；第二掺杂类型的基区，设置于相邻的源沟槽结构和栅沟槽结构之间；第一掺杂类型的源区，设置于基区中；栅金属层，与栅沟槽结构连接；源金属层，与源沟槽结构和源区连接，源金属层和栅金属层相互分离。

Description

一种沟槽型半导体功率器件及版图
技术领域
本申请涉及半导体技术领域，特别涉及一种沟槽型半导体功率器件及版图。
背景技术
屏蔽栅沟槽功率器件(SGT MOSFET)是一种新型的功率半导体器件，具有传统深沟槽MOSFET的低导通损耗的优点，同时具有更加低的开关损耗。屏蔽栅沟槽功率器件(SGTMOSFET)作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
屏蔽栅沟槽功率器件(SGT MOSFET)和传统功率器件的主要区别是漂移区引入深沟槽结构，这种深沟槽结构通过横向电场来耗尽沟槽之间的漂移区，从而使得漂移区(深沟槽之间的区域)可以采用更高的掺杂浓度，进一步降低导通电阻，突破传统功率器件硅极限性能。
随着屏蔽栅沟槽功率器件(SGT MOSFET)技术的发展，分离的屏蔽栅沟槽给设计提供了更大的灵活性。由于分离的屏蔽栅结构相对来讲尺寸比较大，如何通过布局(layout)来提高器件元胞密度(cell density)成为了一个首要解决的技术问题。
发明内容
鉴于上述问题，本申请的目的在于提供一种沟槽型半导体功率器件及版图，来提高器件元胞密度。
本申请第一方面提供一种沟槽型半导体功率器件，包括：第一掺杂类型的衬底；第一掺杂类型的外延层，位于所述衬底第一表面；源沟槽结构，位于所述外延层内部，所述源沟槽结构为圆环形；栅沟槽结构，位于所述外延层内部，所述栅沟槽结构为圆环形，所述源沟槽结构和所述栅沟槽结构相互分离且交替排列；桥沟槽结构，位于所述外延层内部，所述桥沟槽结构跨接于相邻的两个所述栅沟槽结构之间，穿过相邻的两个栅沟槽结构之间的源沟槽结构，将所述源沟槽结构切割成若干个源沟槽弧段，所述源沟槽弧段的端部与所述桥沟槽结构具有间隔；第二掺杂类型的基区，设置于相邻的源沟槽结构和栅沟槽结构之间的漂移区表层，所述第二掺杂类型和所述第一掺杂类型相反；第一掺杂类型的源区，设置于所述基区中；栅金属层，与所述栅沟槽结构连接；源金属层，与所述源沟槽结构和所述源区连接，所述源金属层和所述栅金属层相互绝缘隔离。
本申请第二方面提供一种沟槽型半导体功率器件版图，包括：源沟槽结构，所述源沟槽结构为圆环形；栅沟槽结构，所述栅沟槽结构为圆环形，所述源沟槽结构和所述栅沟槽结构相互分离且交替排列；桥沟槽结构，所述桥沟槽跨接于相邻的两个所述栅沟槽结构之间，穿过相邻的两个栅沟槽结构之间的源沟槽结构，将所述源沟槽结构切割成若干个源沟槽弧段，所述源沟槽弧段的端部与所述桥沟槽结构具有间隔。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：
图1为本申请实施例的沟槽型半导体功率器件的布局结构示意图；
图2为图1中的A-A处的截面结构示意图；
图3为图2中B处的放大图；
图4示出了本申请实施例的第一沟槽、第二沟槽以及第三沟槽的分布示意图；
图5示出了本申请实施例的沟槽型半导体功率器件的结构示意图；
图6为图5中C处的放大图；
图7示出了本申请实施例的沟槽型半导体功率器件版图的结构示意图；
图8示出了图7中D处的放大图。
具体实施方式
以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
图1为本申请实施例的沟槽型半导体功率器件的布局结构示意图，图2为图1中的A-A处的截面结构示意图；图3为图2中B处的放大图。本申请中，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。在半导体层中注入N型掺杂剂，例如P、As，可以形成N型半导体层。在半导体层中掺入P型掺杂剂，例如B，可以形成P型半导体层。
如图1、图2和图3所示，本实施例所提供的沟槽型半导体功率器件包括：衬底601、位于衬底601第一表面的外延层602，位于外延层602内的源沟槽结构10、栅沟槽结构20以及桥沟槽结构30。
衬底601可以为硅衬底、应变硅衬底、锗衬底、锗硅衬底、碳化硅衬底、三五族化合物衬底等，且并不限于以上所列举的示例。衬底601作为器件的漏区，具有第一掺杂类型，于一实施例中，衬底601为N型重掺杂。外延层602可以通过掺杂的方式形成在衬底601中，也可以通过如外延的方式形成在衬底601之上，外延层602作为器件的漂移区，具有第一掺杂类型，于一实施例中，外延层602相对衬底601为N型轻掺杂。
如图1所示，源沟槽结构10和栅沟槽结构20均位于外延层602内。源沟槽结构10和栅沟槽结构20的布局结构均为圆环形，源沟槽结构10和栅沟槽结构20相互分离且交替排列。
桥沟槽结构30位于外延层602内，跨接于相邻的两个栅沟槽结构20之间。桥沟槽结构30穿过相邻的两个栅沟槽结构20之间的源沟槽结构10，将源沟槽结构10切割成若干个源沟槽弧段104，源沟槽弧段104的端部与桥沟槽结构30之间具有间隔。
栅沟槽结构20呈圆环形排布，且相邻的两个栅沟槽结构20之间通过桥沟槽结构30连接，该排布方式可以提高单位面积内的栅沟槽结构20的密度，即可提高器件导通时的沟道密度，进而降低器件的比导通电阻。
相邻的两个栅沟槽结构20之间的桥沟槽结构30设置为两个或两个以上，相邻内外两圈中的桥沟槽结构30为错位排列。在一个具体示例中，如图1所示，相邻的两个栅沟槽结构20之间的桥沟槽结构30设置为两个，相邻内外两圈中的桥沟槽结构30为呈90度错位排列，该设置可以使得源沟槽弧段104的分布更加均匀，使得器件在后续耐压时，源沟槽弧段104附近的漂移区602的耗尽更加均匀，从而提高沟槽型半导体功率器件的耐压性能。
桥沟槽结构30还设置于最内圈的栅沟槽结构20中，桥沟槽结构30沿最内圈的栅沟槽结构20的直径方向延伸且其两端连接于该最内圈的栅沟槽结构20上。同时，该桥沟槽结构30将最内圈的源沟槽结构10切割成源沟槽弧段104。
栅沟槽结构20密度增大，可以有效提高器件的沟道密度，降低比导通电阻，但是器件的耐压可能面临不足。为了保证器件的耐压能力，本申请设置圆环形的源沟槽结构10与圆环形侧栅沟槽结构20配合，保证器件的耐压能力的同时，源沟槽弧段104附近的漂移区602的耗尽更加均匀，从而在提高器件的比导通电阻的同时，大大提高器件的耐压性能。
在一个实施例中，如图2和图3所示，源沟槽结构10包括第一沟槽101、设置于第一沟槽101内的第一介质层102和第一导体103。第一沟槽101从外延层602远离衬底601的表面向着外延层602内部延伸，第一介质层102覆盖第一沟槽101的侧壁和底部，第一导体103与第一沟槽101的侧壁以及底部之间经由第一介质层102隔离。
栅沟槽结构20包括第二沟槽201、设置于第二沟槽201内的第二介质层202和第二导体203；第二沟槽201从外延层602远离衬底601的表面向着外延层602内部延伸，第二介质层202覆盖第二沟槽201的侧壁和底部，第二导体203与第二沟槽201的侧壁以及底部之间经由第二介质层202隔离。
桥沟槽结构30包括第三沟槽301、设置于第三沟槽301内的第三介质层302和第三导体303。第三沟槽301分别从外延层602远离衬底601的表面向着外延层602内部延伸，第三介质层302覆盖第三沟槽301的侧壁和底部，第三导体303与第三沟槽301的侧壁以及底部之间经由第三介质层302隔离。
第一介质层102、第二介质层202以及第三介质层302可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，第一介质层102、第二介质层202以及第三介质层302不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于电介质的材料。第一导体103、第二导体203以及第三导体303可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。
图4示出了本申请实施例的第一沟槽、第二沟槽以及第三沟槽的分布示意图；如图4所示，第一沟槽101、第二沟槽201均为圆环形，第一沟槽101和第二沟槽201之间相互分离，从外延层602的中心向着外延层602的边缘方向，第一沟槽101和第二沟槽201交替排列。第三沟槽301位于相邻的两个第二沟槽201之间，且分别与相邻的两个第二沟槽201连通，位于第三沟槽301内的第三导体303以及位于相邻两个第二沟槽201内的第二导体203相连。第三沟槽301穿过相邻的两个第二沟槽201之间的第一沟槽101，将第一沟槽101切割成若干个第一沟槽弧段101a，第一沟槽弧段101a的端部与第三沟槽301之间经由外延层隔离。
在一个实施例中，第二沟槽201与第三沟槽301的深度相同。第二沟槽201与第三沟槽301的深度小于或者等于第一沟槽101深度的三分之一。本申请将第二沟槽201与第三沟槽301的深度设置为较浅，而将第一沟槽101设置为较深，一方面增大了源沟槽结构10的深度，另一方面增加了源沟槽结构10与栅沟槽结构20和桥沟槽结构30的空间距离，该设置可以缓解器件耐压时电场的集中，进而提高器件的耐压能力。
在一个实施例中，第二介质层202与第三介质层302的厚度相同。第一介质层102的厚度分别大于第二介质层202和第三介质层302的厚度。本申请将源沟槽结构10侧壁的第一介质层102设置为较厚，可以提高其击穿电压，同时，将栅沟槽结构20的第二介质层202和桥沟槽结构30第三介质层302的厚度设置为较小，可以提高其对沟道的控制能力。
如图3所示，在一个实施例中，位于第二沟槽201底部的第二介质层202的厚度大于位于第二沟槽201侧壁的第二介质层202的厚度；位于第三沟槽301底部的第三介质层302的厚度大于位于第三沟槽301侧壁的第三介质层302的厚度。由于沟道的形成主要集中在第二沟槽201的侧壁以及第三沟槽301的侧壁，因此，本申请将第二沟槽201侧壁的第二介质层202以及第三沟槽301侧壁的第三介质层302的厚度设置为较小，可以有利于沟道的形成以及提高器件对沟道的控制能力，将第二沟槽201底部的第二介质层202以及第三沟槽301底部的第三介质层302的厚度设置为较大，可以有效提高沟槽底部的抗击穿强度。
在一实施例中，第二沟槽201的深度和第三沟槽301的深度为1微米～2微米，第一沟槽101的深度为3微米～6微米。第一沟槽101的侧壁和底部的第一介质层102的厚度为0.4微米～0.6微米。第二沟槽201底部的第二介质层202和第三沟槽301底部的第三介质层302的厚度为500埃～800埃，第二沟槽201侧壁的第二介质层202和第三沟槽301侧壁的第三介质层302的厚度为0.1微米～0.2微米。相邻的源沟槽结构10和栅沟槽结构20之间的间距大于或等于0.3微米。栅沟槽结构20和桥沟槽结构30的宽度为0.2微米～0.5微米，源沟槽结构10的宽度为1微米～1.5微米。
在一个具体示例中，以沟槽型半导体功率器件的使用电压为100V，栅沟槽结构20和桥沟槽结构30的深度为1.5微米，源沟槽结构10的深度为5微米。源沟槽结构10的侧壁和底部的第一介质层102的厚度为0.5微米。位于第二沟槽201底部的第二介质层202和位于第三沟槽301底部的第三介质层302的厚度为600埃，位于第二沟槽201侧壁的第二介质层202和位于第三沟槽301侧壁的第三介质层302的厚度为0.15微米。相邻的源沟槽结构10和栅沟槽结构20之间的间距为0.3微米。栅沟槽结构20和桥沟槽结构30的宽度为0.25微米，源沟槽结构10的宽度为1.2微米。
图5示出了本申请实施例的沟槽型半导体功率器件的结构示意图；
图6为图5中C处的放大图；如图1和图5所示，沟槽型半导体功率器件还包括多个外围沟槽结构40，外围沟槽结构40位于外延层602内，外围沟槽结构40为圆环形，围绕源沟槽结构10、栅沟槽结构20以及桥沟槽结构30。外围沟槽结构40在器件耐压时，能充分耗尽器件外围的漂移区602，进而进一步提高器件的耐压性能。
沟槽型半导体功率器件包括第二掺杂类型的基区603和第一掺杂类型的源区604，基区603位于外延层602中，且分别与源沟槽结构10、栅沟槽结构20、桥沟槽结构30以及外围沟槽结构40相邻；源区604设置于基区603中，且与源沟槽结构20相邻。
沟槽型半导体功率器件包括保护层605和介质层606。保护层605位于外延层602表面，暴露出源沟槽结构10、栅沟槽结构20、桥沟槽结构30以及外围沟槽结构40。介质层606覆盖保护层605表面以及源沟槽结构10、栅沟槽结构20、桥沟槽结构30以及外围沟槽结构40表面。
沟槽型半导体功率器件包括栅金属层607和源金属层608，栅金属层607位于介质层606表面，栅金属层607贯穿介质层606与栅沟槽结构20的第二导体203接触；源金属层608位于介质层606表面，源金属层608贯穿介质层606与源沟槽结构10的第一导体103接触，贯穿介质层606以及保护层605，与源区604接触，同时贯穿介质层606以及保护层605，与外围沟槽结构40接触。源金属层608和栅金属层607相互分离。
沟槽型半导体功率器件包括漏金属层609，漏金属层609设置于衬底601的第二表面，与衬底101接触，衬底601的第一表面和衬底602的第二表面相对。
图7示出了本申请实施例的沟槽型半导体功率器件版图的结构示意图，图8示出了图7中D处的放大图。如图7和图8所示，沟槽型半导体功率器件版图80包括外延层801以及设置于外延层801内部的源沟槽结构810，栅沟槽结构820和桥沟槽结构830。
源沟槽结构810和栅沟槽结构820为圆环形，源沟槽结构810和栅沟槽结构820相互分离且交替排列；桥沟槽结构830跨接于相邻的两个所述栅沟槽结构820之间，穿过相邻的两个栅沟槽结构820之间的源沟槽结构810，将源沟槽结构810切割成若干个源沟槽源沟槽弧段810a，源沟槽源沟槽弧段810a为圆弧形，源沟槽弧段810a的端部与桥沟槽结构830具有间隔。
相邻的两个栅沟槽结构820之间的桥沟槽结构830设置为两个或两个以上，相邻内外两圈中的桥沟槽结构830为错位排列。在一个具体示例中，相邻的两个栅沟槽结构820之间的桥沟槽结构830设置为两个，相邻内外两圈中的桥沟槽结构830为呈90度错位排列。
桥沟槽结构830还设置于最内圈的栅沟槽结构820中，桥沟槽结构830沿最内圈的栅沟槽结构820的直径方向延伸且其两端连接于该最内圈的栅沟槽结构820上。同时，该桥沟槽结构830将最内圈的源沟槽结构810切割成源沟槽源沟槽弧段810a。
源沟槽结构810包括第一导体811以及围绕第一导体811的第一介质层，第一介质层811将第一导体811与外延层801隔离。栅沟槽结构820包括第二导体821以及围绕第二导体821的第二介质层822，第二介质层822将第二导体821与外延层801隔离；桥沟槽结构830包括第三导体831以及围绕第三导体831的第三介质层832，第三介质层832将第三导体831与外延层801隔离。
沟槽型半导体功率器件版图80还包括外围沟槽结构840，外围沟槽结构840呈圆环形，围绕源沟槽结构810和栅沟槽结构820。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种沟槽型半导体功率器件，包括：
第一掺杂类型的衬底；
第一掺杂类型的外延层，位于所述衬底第一表面；
源沟槽结构，位于所述外延层内部，所述源沟槽结构为圆环形；
栅沟槽结构，位于所述外延层内部，所述栅沟槽结构为圆环形，所述源沟槽结构和所述栅沟槽结构相互分离且交替排列；
桥沟槽结构，位于所述外延层内部，所述桥沟槽结构跨接于相邻的两个所述栅沟槽结构之间，穿过相邻的两个栅沟槽结构之间的源沟槽结构，将所述源沟槽结构切割成若干个源沟槽弧段，所述源沟槽弧段的端部与所述桥沟槽结构具有间隔；
第二掺杂类型的基区，设置于相邻的源沟槽结构和栅沟槽结构之间，所述第二掺杂类型和所述第一掺杂类型相反；
第一掺杂类型的源区，设置于所述基区中；
栅金属层，与所述栅沟槽结构连接；
源金属层，与所述源沟槽结构和所述源区连接，所述源金属层和所述栅金属层相互分离。
2.根据权利要求1所述的沟槽型半导体功率器件，其中，相邻的两个所述栅沟槽结构之间的所述桥沟槽结构设置为两个或两个以上。
3.根据权利要求1所述的沟槽型半导体功率器件，其中，相邻内外两圈中的所述桥沟槽结构为错位排列。
4.根据权利要求1所述的沟槽型半导体功率器件，其中，还包括外围沟槽结构，所述外围沟槽结构围绕所述源沟槽结构和栅沟槽结构，所述外围沟槽结构与所述源金属层连接。
5.根据权利要求1所述的沟槽型半导体功率器件，其中，所述源沟槽结构包括：从所述外延层的表面向其内部延伸的第一沟槽，覆盖所述第一沟槽的底部和侧壁的第一介质层，以及填充于所述第一沟槽的第一导体；
所述栅沟槽结构包括：从所述外延层的表面向其内部延伸的第二沟槽，覆盖所述第二沟槽的底部和侧壁的第二介质层，以及填充于所述第二沟槽的第二导体；
所述桥沟槽结构包括：从所述外延层的表面向其内部延伸的第三沟槽，覆盖所述第三沟槽的底部和侧壁的第三介质层，以及填充于所述第三沟槽的第三导体。
6.根据权利要求5所述的沟槽型半导体功率器件，其中，所述第二沟槽和所述第三沟槽的深度小于或等于所述第一沟槽的深度的三分之一。
7.根据权利要求5所述的沟槽型半导体功率器件，其中，所述第二沟槽与所述第三沟槽的深度相同，所述第二介质层与所述第三介质层的厚度相同，所述第二导体与所述第三导体相连。
8.根据权利要求5所述的沟槽型半导体功率器件，其中，所述第一介质层的厚度大于所述第二介质层与所述第三介质层的厚度。
9.根据权利要求5所述的沟槽型半导体功率器件，其中，位于所述第二沟槽底部的所述第二介质层的厚度大于位于所述第二沟槽侧壁的所述第二介质层的厚度，位于所述第三沟槽底部的所述第三介质层的厚度大于位于所述第三沟槽侧壁的所述第三介质层的厚度。
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