CN112752871A - 半导体装置及制造方法 - Google Patents

半导体装置及制造方法 Download PDF

Info

Publication number
CN112752871A
CN112752871A CN202080005360.4A CN202080005360A CN112752871A CN 112752871 A CN112752871 A CN 112752871A CN 202080005360 A CN202080005360 A CN 202080005360A CN 112752871 A CN112752871 A CN 112752871A
Authority
CN
China
Prior art keywords
semiconductor substrate
oxygen concentration
region
peak
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080005360.4A
Other languages
English (en)
Other versions
CN112752871B (zh
Inventor
小幡智幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN112752871A publication Critical patent/CN112752871A/zh
Application granted granted Critical
Publication of CN112752871B publication Critical patent/CN112752871B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种半导体装置，所述半导体装置具备含氧的半导体基板，半导体基板的深度方向上的氧浓度分布在相对于半导体基板的深度方向上的中央靠近上表面的一侧具有氧浓度比半导体基板的下表面的氧浓度高的高氧浓度部。高氧浓度部可以在氧浓度分布中具有浓度峰。半导体基板的深度方向上的晶体缺陷的密度分布可以在半导体基板的上表面侧具有上表面侧密度峰，上表面侧密度峰可以配置于氧浓度为浓度峰的峰值的50％以上的深度范围。

Description

半导体装置及制造方法
技术领域
本发明涉及一种半导体装置及制造方法。
背景技术
以往，已知在半导体基板形成有晶体管或二极管等半导体元件的半导体装置(例如，参照专利文献1-4)。
现有技术文献
专利文献
专利文献1：日本特开2010-165772号公报
专利文献2：日本特开2012-238904号公报
专利文献3：日本特开2018-137454号公报
专利文献4：日本特开2015-198166号公报
发明内容
技术问题
根据包含于半导体基板的氧的浓度，有时半导体装置的特性会产生偏差。
技术方案
为了解决上述问题，在本发明的第一方式中，提供具备含氧的半导体基板的半导体装置。半导体基板的深度方向上的氧浓度分布可以在相对于半导体基板的深度方向上的中央靠近上表面的一侧具有氧浓度比半导体基板的下表面的氧浓度高的高氧浓度部。
高氧浓度部可以在氧浓度分布中具有浓度峰。
氧浓度可以从浓度峰向半导体基板的下表面减小，直到减小为与半导体基板的下表面的氧浓度相同的浓度。
半导体基板的深度方向上的晶体缺陷的密度分布可以在半导体基板的上表面侧具有上表面侧密度峰。上表面侧密度峰可以配置于氧浓度为浓度峰的峰值的50％以上的深度范围。上表面侧密度峰可以配置于氧浓度为浓度峰的峰值的80％以上的深度范围。
在氧浓度分布中，氧浓度为浓度峰的峰值的50％以上的深度范围可以为10μm以上。
浓度峰可以配置于上表面侧密度峰与半导体基板的上表面之间。
浓度峰的峰值相对于氧浓度分布中的氧浓度的最小值可以是1.5倍以上。浓度峰的峰值相对于氧浓度分布中的氧浓度的最小值可以是5倍以上。
氧浓度分布中的浓度峰与半导体基板的上表面之间的距离可以为5μm以上且20μm以下。
半导体装置可以具备：栅极导电部，其设置于半导体基板的上表面；以及栅极绝缘膜，其将栅极导电部与半导体基板绝缘。
半导体装置可以具备：第一导电型的阴极区，其被设置为与半导体基板的下表面接触；以及第二导电型的阳极区，其被设置为与半导体基板的上表面接触。
在本发明的第二方式中，提供一种具备含氧的半导体基板的半导体装置的制造方法。制造方法可以具备退火步骤，对初始基板进行退火，以使针对初始基板的氧的固溶度极限浓度高于初始基板当前的氧浓度。制造方法可以具备减薄步骤，从初始基板的下表面侧减薄初始基板而形成半导体基板。
制造方法可以具备准备步骤，准备MCZ基板作为初始基板。制造方法可以具备准备步骤，准备FZ基板作为初始基板。
应予说明，上述的发明概要并未列举出本发明的全部必要特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1是示意性地示出本发明的一个实施方式的半导体装置100的截面图。
图2示出半导体基板10的深度方向上的氧浓度分布的一例。
图3示出半导体基板10的深度方向上的氧浓度分布的另一例。
图4是示出半导体装置100的制造方法中的一部分工序的图。
图5是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图6是图5中的区域A的放大图。
图7是示出图6中的b-b截面的一例的图。
图8是示出图6中的b-b截面的另一例的图。
图9示出图8的J-J截面中的氧浓度分布和晶体缺陷密度分布的一例。
图10是示出在深度方向上具有大致均匀的氧浓度分布的半导体基板形成有如图8所示那样的上表面侧寿命控制区92的情况下的、氧浓度与正向电压Vf之间的关系的图。
图11是对使用氧的初始浓度不同的两个半导体基板10制造出的半导体装置100的特性进行比较的图。
图12是示出半导体装置100的另一例的图。
符号说明
10：半导体基板，11：阱区，12：发射区，14：基区，15：接触区，16：蓄积区，18：漂移区，20：缓冲区，21：上表面，22：集电区，23：下表面，24：集电电极，29：直线部分，30：虚设沟槽部，31：前端部，32：虚设绝缘膜，34：虚设导电部，38：层间绝缘膜，39：直线部分，40：栅极沟槽部，41：前端部，42：栅极绝缘膜，44：栅极导电部，52：发射电极，54：接触孔，60、61：台面部，70：晶体管部，80：二极管部，81：延长区，82：阴极区，90：边缘终止结构部，92：上表面侧寿命控制区，93：下表面侧寿命控制区，100：半导体装置，102：端边，112：栅极焊盘，120：有源部，130：外周栅极布线，131：有源侧栅极布线，141：上表面侧电极，142：下表面侧电极，143：高氧浓度部，144：浓度峰，145：下表面侧斜坡，146：上表面侧斜坡，147：平坦区，154：上表面侧密度峰，155：下表面侧斜坡，156：上表面侧斜坡
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。此外，在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一面称为上表面，将另一面称为下表面。“上”和“下”的方向不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。正交坐标轴仅是确定构成要素的相对位置，并不限定特定的方向。例如，Z轴不限于表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向为彼此反向的方向。在未记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。此外，在本说明书中，有时将从+Z轴方向观察的情况称为俯视。
在本说明书中，称为“相同”或“相等”的情况下，也可以包括具有因制造偏差等引起的误差的情况。该误差为例如10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电型设为P型或N型而进行说明。但是，各掺杂区的导电型可以分别是相反的极性。此外，在本说明书中，记载为P+型或N+型的情况下，是指掺杂浓度比P型或N型的掺杂浓度高，记载为P-型或N-型的情况下，是指掺杂浓度比P型或N型的掺杂浓度低。此外，在本说明书中，记载为P++型或N++型的情况下，是指掺杂浓度比P+型或N+型的掺杂浓度高。
在本说明书中，掺杂浓度是指作为施主或受主而活化的杂质的浓度。在本说明书中，有时将施主和受主的浓度差设为掺杂浓度。该浓度差能够通过电压-电容测定法(CV法)来测定。此外，可以将通过扩散电阻测定法(SR)所测量的载流子浓度设为掺杂浓度。此外，在掺杂浓度分布具有峰的情况下，可以将该峰值作为该区域中的掺杂浓度。在施主或受主所存在的区域中的掺杂浓度大致均匀的情况下等，可以将掺杂浓度的平均值作为该区域中的掺杂浓度。此外，在本说明书中，掺杂剂的浓度是指施主和受主的各自的浓度。
图1是示意性地示出本发明的一个实施方式的半导体装置100的截面图。半导体装置100具备半导体基板10。半导体基板10是由硅或化合物半导体等半导体材料形成的基板。本例的半导体基板10为硅基板。
半导体基板10具有上表面21和下表面23。上表面21和下表面23是彼此对置的2个主面。在图1中，将连结上表面21和下表面23的方向(即，半导体基板10的深度方向)设为Z轴方向。此外，将与上表面21和下表面23平行的2条正交轴设为X轴和Y轴。在半导体基板10形成有晶体管和二极管等半导体元件，但是在图1中省略。
半导体装置100可以具备上表面侧电极141和下表面侧电极142。上表面侧电极141是配置于上表面21的上方的金属电极。下表面侧电极142是配置于下表面23的下方的金属电极。上表面侧电极141和下表面侧电极142可以被设置为与半导体基板10接触，也可以在上表面侧电极141和下表面侧电极142之间设置有层间绝缘膜。在图1中省略了层间绝缘膜。
半导体基板10含有氧。氧可以包含于整个半导体基板10。半导体装置100的特性依赖于半导体基板10所包含的氧的浓度而产生偏差。
例如有时在半导体基板10形成用于调整载流子的寿命的缺陷能级。缺陷能级能够通过向半导体基板10照射氦离子或氢离子(例如质子)等粒子或者电子束等而形成。如果照射氦离子等粒子，则在半导体基板10产生空位(V)，并通过空位与氧结合从而产生VO缺陷。通过载流子与VO缺陷等进行复合，从而降低载流子的寿命。产生VO缺陷的密度依赖于半导体基板10中的氧浓度，因此即使在同样的条件下照射了氦离子等的情况下，如果半导体基板10中的氧浓度产生偏差，则载流子的寿命等特性也会产生偏差。
半导体基板10是从通过例如MCZ(Magneticfield applied Czochralski，磁场直拉)法或FZ(Floating Zone，悬浮区熔)法等方法形成的晶锭中切出晶片，并从晶片进行单片化而得的芯片。在半导体基板10包含有在制造工序中有意或无意地导入的氧。但是，由于制造条件的偏差等，包含于半导体基板10的氧浓度产生偏差。
在本例中，以预定的退火温度和预定的退火时间对晶片或芯片状态的基板进行退火。在退火时，基板的表面在含氧气氛中露出或形成有氧化膜。退火时间为与该退火温度对应的固溶度极限的浓度的氧被导入到基板中的程度的长时间。退火时间可以是1小时以上，可以是2小时以上，也可以是10小时以上。氧的固溶度极限是指能够溶于基板的氧的极限浓度，依赖于退火温度而变化。
通过以一定以上的退火时间进行退火，从而至少在基板的表面附近导入与固溶度极限大致一致的浓度的氧。因此，通过以成为与所期望的氧浓度对应的固溶度极限的方式管理退火温度，从而能够控制半导体基板10的氧浓度。此外，由于退火温度能够比较容易地进行管理，因此也能够减小基板间的氧浓度的偏差。
图2示出半导体基板10的深度方向上的氧浓度分布的一例。图2中的纵轴是示出每单位体积的氧浓度的对数轴，横轴是示出半导体基板10中的深度位置的线性轴。图2是图1中的K-K截面处的氧浓度分布。在图2中，将上述的退火处理之前的半导体基板10的氧浓度作为初始浓度Ob。初始浓度Ob与晶片状态中的基板的氧浓度对应。
通过退火处理，从上表面21向半导体基板10的内部导入氧。应予说明，退火温度为固溶度极限高于初始浓度Ob的温度。由于氧从上表面21向半导体基板10的内部扩散，因此越远离上表面21，氧浓度变得越小。
从半导体基板10的下表面23也同样地导入氧，但是本例的半导体基板10在退火处理之后从下表面23侧研磨半导体基板10来调整半导体基板10的厚度。在本例中，对比从下表面23侧导入氧的深度范围大的范围进行研磨。因此，在图2所示的氧浓度分布中，越接近下表面23，氧浓度变得越低。
半导体基板10中的氧浓度分布在相对于半导体基板10的深度方向上的中央Dc靠近上表面21的一侧，具有氧浓度比半导体基板10的下表面23的氧浓度高的高氧浓度部143。在图2的例子中，将半导体基板10的下表面23的氧浓度设为O23。如上所述，通过以固溶度极限大于初始浓度Ob的退火温度进行退火处理，从而在从半导体基板10的上表面21起算预定的距离内导入与固溶度极限对应的浓度的氧，并且氧浓度随着远离上表面21而降低。因此，在半导体基板10的上表面21侧形成有氧浓度比下表面23的氧浓度高的高氧浓度部143。通过这样的结构，能够通过退火温度精度良好地控制半导体基板10的氧浓度。
高氧浓度部143可以在氧浓度分布中具有浓度峰144。浓度峰144是在氧浓度分布中氧浓度成为最大值的点。在本例中，将浓度峰144的氧浓度设为Omax。氧浓度Omax可以与通过退火温度确定的固溶度极限一致。
在结束退火处理而将半导体基板10的温度恢复到室温的过程中，有时半导体基板10的上表面21的附近的氧会向半导体基板10的外部放出。由此，在本例的半导体基板10中的氧浓度分布产生浓度峰144。氧浓度分布具有：浓度峰144与上表面21之间的上表面侧斜坡146；以及浓度峰144与下表面23之间的下表面侧斜坡145。各斜坡是氧浓度随着远离浓度峰144而降低的区域。
半导体基板10的深度方向上的氧浓度分布可以从浓度峰144向半导体基板10的下表面23减小，直到减小为与半导体基板10的下表面23的氧浓度O23相同的浓度。本例的下表面侧斜坡145的氧浓度从浓度峰144连续地减小到下表面23。下表面侧斜坡145的倾斜度可以比上表面侧斜坡146的倾斜度平缓。由此，在半导体基板10的宽的区域内，能够使氧浓度的变化平缓。
将半导体基板10的上表面21的氧浓度设为O21。本例的上表面侧斜坡146的氧浓度从浓度峰144的氧浓度Omax连续地减小到上表面21的氧浓度O21。氧浓度O21可以比初始浓度Ob高。氧浓度O21可以比氧浓度O23低，也可以比氧浓度O23高。氧浓度O21可以与半导体基板10中的氧浓度的最小值Omin一致。
浓度峰144与上表面21之间的深度方向上的距离可以为5μm以上且20μm以下。浓度峰144的深度位置能够通过退火温度和退火时间来控制。浓度峰144的深度位置可以为半导体基板10的深度方向的厚度的1/4以下，可以为半导体基板10的深度方向的厚度的1/5以下，也可以为半导体基板10的深度方向的厚度的1/10以下。浓度峰144可以遍及一定的深度范围而设置。即，在氧浓度分布中，成为氧浓度Omax的区域可以遍及预定的深度范围而设置。
图3示出半导体基板10的深度方向上的氧浓度分布的另一例。在本例中的氧浓度分布中，氧浓度从浓度峰144向半导体基板10的下表面23减小，直到减小为与半导体基板10的下表面23的氧浓度O23相同的浓度。其中，氧浓度分布从下表面23起遍及预定的深度范围，而具有氧浓度与O23一致的平坦区147。平坦区147可以配置于半导体基板10的下表面23侧的区域(即，从中央位置Dc到下表面23的区域)内，也可以被配置为延伸到上表面21侧的区域(即，从中央位置Dc到上表面21的区域)。
根据退火条件，在基板内部存在来自上表面21的氧未扩散的区域。该区域的氧浓度与初始浓度Ob大致相等。通过以保留该区域的方式研磨下表面23侧，从而能够形成具有如图3所示那样的氧浓度分布的半导体基板10。
在图2和图3的例子中，下表面侧斜坡145可以设置为从上表面21侧的区域起遍及到下表面23侧的区域。下表面侧斜坡145的深度方向上的长度可以为半导体基板10的深度方向上的厚度的1/5以上，可以为半导体基板10的深度方向上的厚度的1/4以上，可以为半导体基板10的深度方向上的厚度的1/3以上，也可以为半导体基板10的深度方向上的厚度的1/2以上。下表面侧斜坡145的深度方向上的长度可以为20μm以上，可以为30μm以上，可以为40μm以上，也可以为50μm以上。下表面侧斜坡145的深度方向上的长度可以为上表面侧斜坡146的深度方向上的长度的2倍以上，可以为上表面侧斜坡146的深度方向上的长度的4倍以上，也可以为上表面侧斜坡146的深度方向上的长度的10倍以上。
图4是示出半导体装置100的制造方法中的一部分工序的图。在本例的制造方法中，在准备步骤S400中准备初始基板。初始基板可以是利用MCZ法形成的MCZ基板，可以是利用FZ法形成的FZ基板，也可以是利用其他方法形成的基板。如上所述，初始基板为晶片或芯片状态。初始基板的氧浓度为初始浓度Ob。
接下来，在退火步骤S401中，对初始基板进行退火。在退火步骤S401中，初始基板在含氧气氛中进行退火，或者在表面形成有自然氧化膜的状态下进行退火。在退火步骤S401中，以预定的退火温度和退火时间对初始基板进行退火，以使针对初始基板的氧的固溶度极限浓度高于初始基板当前的氧浓度。当前的氧浓度是指退火处理前的初始浓度Ob。在退火后，初始基板的上表面侧的氧浓度分布与图2或图3所示的分布相同。此外，初始基板的下表面侧的氧浓度分布与将图2或图3中的横轴置换为以下表面为基准的深度位置而得的分布相同。
相对于硅基板的氧的固溶度极限在退火温度为1000℃的情况下为2×1017/cm3左右，在退火温度为1150℃的情况下为5×1017/cm3左右。在退火步骤S401中，根据初始基板的初始氧浓度和初始基板的材料，设定固溶度极限比初始氧浓度大的退火温度。
接下来，在上表面侧结构形成步骤S402中，形成半导体装置100的上表面侧的结构。上表面侧的结构包括配置于半导体基板10的上表面21的上方的电极和绝缘膜，以及形成于半导体基板10的内部的掺杂区等。掺杂区是注入有掺杂剂的区域。例如在半导体装置100为晶体管的情况下，在上表面21侧的结构中包括：发射电极、层间绝缘膜、栅极导电部、栅极绝缘膜、N型的发射区、以及P型的基区等。应予说明，退火步骤S401可以在上表面侧结构形成步骤S402的过程中进行。退火步骤S401可以在初始基板的上表面形成发射电极之前进行。此外，退火步骤S401可以与用于使例如掺杂剂活化的其他退火步骤为共同的步骤，也可以是不同的步骤。
接下来，在减薄步骤S403中，从初始基板的下表面侧减薄初始基板，而形成半导体基板10。在减薄步骤S403中，可以利用CMP等减薄初始基板。由此，半导体基板10的氧浓度分布成为如图2或图3所示的分布。
接下来，在下表面侧结构形成步骤S404中，形成半导体装置100的下表面侧的结构。下表面侧的结构包括：配置于半导体基板10的下表面23的下方的电极、以及形成于半导体基板10的内部的掺杂区等。在例如半导体装置100为晶体管的情况下，在下表面23侧的结构中包括P型的集电区等。
通过这样的工序，能够制造具有如图2或图3所示的氧浓度分布的半导体装置100。应予说明，半导体基板10的上表面21侧的氧浓度能够通过退火温度精度比较良好地进行控制。另一方面，半导体基板10的下表面23侧的氧浓度由于初始浓度Ob的影响变大，因此与上表面21侧相比氧浓度的偏差容易变大。通过在半导体基板10的上表面21侧形成包括晶体管的沟道等的结构，从而能够进一步降低半导体装置100的特性的偏差。
可以以使浓度峰144的浓度峰值Omax相对于半导体基板10的深度方向上的氧浓度分布中的氧浓度的最小值Omin成为1.5倍以上的方式设定退火步骤S401中的条件。浓度峰值Omax和与退火温度对应的固溶度极限大致相等。氧浓度的最小值Omin与初始浓度Ob相等，或比初始浓度Ob大。因此，通过将浓度峰值Omax设为最小值Omin的1.5倍以上，从而能够以比初始浓度Ob足够高的固溶度极限对初始基板进行退火。由此，能够减小半导体基板10中的氧浓度的偏差。应予说明，在制造多个半导体装置100的情况下，可以设定成为相对于多个初始基板的初始浓度Ob中的最大的初始浓度Ob值为1.5倍的固溶度极限的退火条件。在设定的共同的退火条件下对各个初始基板进行退火处理。由此，能够抑制初始浓度Ob的偏差的影响，而降低各个基板的氧浓度的偏差。
浓度峰值Omax可以为最小值Omin的5倍以上，也可以为最小值Omin的10倍以上。由此，能够进一步减小半导体基板10中的氧浓度的偏差。
图5是示出本发明的一个实施方式的半导体装置100的一例的俯视图。在图5中，示出了将各部件投影到半导体基板10的上表面而得的位置。在图5中，仅示出了半导体装置100的一部分部件，并省略了一部分部件。
半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况是指从半导体基板10的上表面侧观察的情况。本例的半导体基板10在俯视时具有彼此相对的两组端边102。在图5中，X轴和Y轴与某一端边102平行。此外Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部120。有源部120是在将半导体装置100控制为导通状态的情况下在半导体基板10的上表面与下表面之间，沿深度方向流通有主电流的区域。在有源部120的上方设置有发射电极，但是在图5中省略。
在有源部120设置有包括IGBT等晶体管元件的晶体管部70、以及包括FWD等二极管元件的二极管部80。在图5中，在配置有晶体管部70的区域标记有符号“I”，在配置有二极管部80的区域标记有符号“F”。晶体管部70和二极管部80沿预定的排列方向(在图5中为X轴方向)排列而配置。晶体管部70和二极管部80可以在X轴方向上交替地排列而配置。在本说明书中，有时将在俯视时与排列方向垂直的方向称为延伸方向(在图5中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地，二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的长边方向可以与后述的沟槽部的长边方向相同，也可以不同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面，在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中，有时将二极管部80沿Y轴方向延长到后述的栅极布线的延长区81也包含于二极管部80。在延长区81的下表面设置有集电区。
半导体装置100可以在半导体基板10的上方具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘112。除了栅极焊盘112以外，半导体装置100还可以具有阳极焊盘、阴极焊盘以及电流检测焊盘。各焊盘被配置于端边102的附近。端边102的附近是指俯视时的端边102与发射电极之间的区域。在安装半导体装置100时，各焊盘可以通过导线等布线而连接于外部的电路。
在栅极焊盘112施加有栅极电位。栅极焊盘112电连接于有源部120的栅极沟槽部的导电部。半导体装置100具备将栅极焊盘112和栅极沟槽部连接的栅极布线。在图5中，在栅极布线标记有斜阴影线。
本例的栅极布线具有外周栅极布线130、以及有源侧栅极布线131。外周栅极布线130在俯视时配置于有源部120与半导体基板10的端边102之间。本例的外周栅极布线130在俯视时包围有源部120。也可以将在俯视时被外周栅极布线130包围的区域设为有源部120。此外，外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置于半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部120。通过在有源部120设置有源侧栅极布线131，从而能够针对半导体基板10的各区域降低从栅极焊盘112起算的布线长度的偏差。
有源侧栅极布线131与有源部120的栅极沟槽部连接。有源侧栅极布线131配置于半导体基板10的上方。有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131被设置为在Y轴方向的大致中央以横穿有源部120的方式从一侧的外周栅极布线130沿X轴方向延伸到另一侧的外周栅极布线130。
此外，半导体装置100也可以具备：未图示的温度感测部，其为由多晶硅等形成的PN结二极管；以及未图示的电流检测部，其模拟设置于有源部120的晶体管部的动作。
本例的半导体装置100在外周栅极布线130与端边102之间具备边缘终止结构部90。边缘终止结构部90缓和半导体基板10的上表面侧的电场集中。边缘终止结构部90例如具有包围有源部120而设置为环状的保护环、场板、降低表面电场以及将它们进行组合而成的结构。
图6是图5中的区域A的放大图。区域A为包括晶体管部70、二极管部80、以及有源侧栅极布线131的区域。在有源部120与外周栅极布线130相邻的区域中，可以代替有源侧栅极布线131而配置外周栅极布线130。
本例的半导体装置100具备：设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。此外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射电极52和有源侧栅极布线131。发射电极52和有源侧栅极布线131被设置为彼此分离。
在发射电极52和有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但是在图6中省略。在本例的层间绝缘膜以贯通该层间绝缘膜的方式设置有接触孔54。在图6中，在各个接触孔54标记有斜阴影线。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射电极52通过接触孔54而与半导体基板10的上表面的发射区12、接触区15以及基区14接触。此外，发射电极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射电极52可以在Y轴方向上的虚设沟槽部30的前端与虚设沟槽部30的虚设导电部连接。
有源侧栅极布线131通过设置于层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131可以在Y轴方向上的栅极沟槽部40的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射电极52由包含金属的材料形成。在图6中，示出了设置有发射电极52的范围。例如，发射电极52的至少一部分区域由铝或铝-硅合金形成。发射电极52可以在由铝等形成的区域的下层，具有由钛和/或钛化合物等形成的势垒金属。进一步地，在接触孔内，也可以具有以与势垒金属和铝等接触的方式埋入钨等而形成的插塞。
阱区11被设置为与有源侧栅极布线131重叠。阱区11被设置为在与有源侧栅极布线131不重叠的范围也以预定的宽度延伸。本例的阱区11被设置为从接触孔54的Y轴方向的一端向有源侧栅极布线131侧远离。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14为P-型，阱区11为P+型。
晶体管部70和二极管部80各自具有沿排列方向排列有多个的沟槽部。在本例的晶体管部70沿着排列方向交替地设置有一个以上的栅极沟槽部40、以及一个以上的虚设沟槽部30。在本例的二极管部80沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80未设置有栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向为直线状的沟槽的部分)、以及连接两个直线部分39的前端部41。图6中的延伸方向为Y轴方向。
前端部41的至少一部分优选在俯视时设置为曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此连接，从而能够缓和直线部分39的端部的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一根虚设沟槽部30，也可以设置有多根虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地，具有直线部分29和前端部31。图6所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30、以及具有前端部31的虚设沟槽部30这两者。在本说明书中，有时将各沟槽部的各直线部分作为一个沟槽部处理。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置于阱区11。即，在各沟槽部的Y轴方向的端部，各沟槽部的深度方向的底部被阱区11覆盖。由此，能够缓和各沟槽部的该底部的电场集中。
在排列方向上，在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部所夹的区域。作为一例，台面部的上端为半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部被设置为在半导体基板10的上表面沿着沟槽而在延伸方向(Y轴方向)上延伸。在本例中，在晶体管部70设置有台面部60，并在二极管部80设置有台面部61。在本说明书中，在简称为台面部的情况下，是指台面部60和台面部61中的每一个。
将台面部60中的与栅极沟槽部40接触，并且设置有发射区12的台面部60称为栅极台面部。在本例中，晶体管部70的台面部60全部为栅极台面部。在另一例中，晶体管部70也可以具有不与栅极沟槽部40接触或者未设置有发射区12的虚设台面部。
在各个台面部设置有基区14。在台面部中，将在半导体基板10的上表面露出的基区14中的被配置为最接近有源侧栅极布线131的区域设为基区14-e。在图6中，示出了配置于各个台面部的延伸方向上的一侧的端部的基区14-e，但是在各个台面部的另一侧的端部也配置有基区14-e。在各个台面部可以在俯视时被基区14-e所夹的区域设置有第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置于基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12被设置为与栅极沟槽部40接触。与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的接触区15和发射区12分别被设置为从X轴方向上的一侧的沟槽部到另一侧的沟槽部。作为一例，台面部60的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)而交替地配置。
在另一例中，台面部60的接触区15和发射区12可以沿着沟槽部的延伸方向(Y轴方向)而被设置为条纹状。例如在与沟槽部接触的区域设置有发射区12，在被发射区12所夹的区域设置有接触区15。
在二极管部80的台面部61未设置有发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面，在被基区14-e所夹的区域可以与各个基区14-e接触地设置有接触区15。在台面部61的上表面，在被接触区15所夹的区域可以设置有基区14。基区14可以配置于被接触区15所夹的整个区域。
在晶体管部70中，在与二极管部80接触的区域可以设置有缓冲区。缓冲区的台面部是具有与二极管部80的台面部61相同的结构的虚设台面部。但是在缓冲区的虚设台面部的下表面设置有集电区22。通过设置缓冲区，从而能够将阴极区82和栅极台面部分离地配置，并能够抑制栅极台面部与阴极区82之间的载流子的流动。
缓冲区的台面部在半导体基板10的上表面可以代替二极管部80的基区14的至少一部分而具有接触区15。缓冲区的台面部的上表面中的接触区15的面积可以比一个台面部60的上表面中的接触区15的面积大。由此，在晶体管部70的关断时等容易将空穴等载流子抽取到发射电极52侧。
在各个台面部的上方设置有接触孔54。接触孔54配置于被基区14-e所夹的区域。本例的接触孔54设置于接触区15、基区14以及发射区12的各区域的上方。接触孔54不设置于与基区14-e和阱区11对应的区域。接触孔54可以配置于台面部60的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板10的下表面邻接的区域设置有N+型的阴极区82。在半导体基板10的下表面，在未设置有阴极区82的区域可以设置P+型的集电区22。在图6中，用虚线示出了阴极区82和集电区22之间的边界。
图7是示出图6中的b-b截面的一例的图。b-b截面是通过发射区12和阴极区82的XZ面。本例的半导体装置100在该截面中具有：半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。层间绝缘膜38设置于半导体基板10的上表面。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图6中说明的接触孔54。
发射电极52设置于层间绝缘膜38的上方。发射电极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。集电电极24设置于半导体基板10的下表面23。发射电极52和集电电极24由铝等金属材料形成。在本说明书中，将连结发射电极52和集电电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N-型的漂移区18。漂移区18设置于晶体管部70和二极管部80中的每一个。
在晶体管部70的台面部60，从半导体基板10的上表面21侧依次设置有N+型的发射区12和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置于基区14与漂移区18之间。
发射区12配置于半导体基板10的上表面21与漂移区18之间。发射区12在半导体基板10的上表面21露出，并且被设置为与栅极沟槽部40接触。发射区12可以与台面部60的两侧的沟槽部接触。发射区12的掺杂浓度比漂移区18的掺杂浓度高。
基区14设置于发射区12与漂移区18之间。本例的基区14被设置为与发射区12接触。基区14可以与台面部60的两侧的沟槽部接触。
蓄积区16设置于基区14的下方。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。通过在漂移区18与基区14之间设置高浓度的蓄积区16，从而能够提高载流子注入增强效应(IE效应)，而降低导通电压。蓄积区16可以设置为覆盖各台面部60中的基区14的整个下表面。
在二极管部80的台面部61以与半导体基板10的上表面21接触的方式设置有P-型的基区14。二极管部80的基区14作为二极管部80的阳极区发挥功能。在基区14的下方设置有漂移区18。在台面部61中，也可以在基区14的下方设置有蓄积区16。
在各个晶体管部70和二极管部80中，可以在漂移区18下设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而发挥功能。缓冲区20在深度方向的掺杂浓度分布中，可以具有多个峰，也可以具有单一峰。
在晶体管部70中，在缓冲区20下设置有P+型的集电区22。在二极管部80中，在缓冲区20下设置有N+型的阴极区82。集电区22和阴极区82在半导体基板10的下表面23露出，并与集电电极24连接。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯通基区14而到达漂移区18。在设置有发射区12、接触区15和蓄积区16中的至少任一者的区域中，各沟槽部还贯通这些掺杂区而到达漂移区18。沟槽部贯通掺杂区并不限于以形成掺杂区之后再形成沟槽部的顺序进行制造而得的结构。在形成沟槽部之后，在沟槽部之间形成掺杂区而得的结构也包含于沟槽部贯通掺杂区的结构中。
如上所述，在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30，并未设置栅极沟槽部40。
在本例中，晶体管部70与二极管部80之间的在X轴方向上的边界是阴极区82与集电区22之间的边界。在图7的例子中，在晶体管部70的X轴方向上的端部配置有虚设沟槽部30。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42被设置为覆盖栅极沟槽的内壁。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38所覆盖。栅极导电部44电连接于栅极布线。如果在栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反型层形成的沟道。
本例的半导体装置100具有沟槽型的栅极结构，但是另一例中的半导体装置100也可以具有平面型的栅极结构。即，栅极导电部44可以设置于半导体基板10的上表面21的上方。栅极绝缘膜42可以设置于栅极导电部44与半导体基板10的上表面21之间。
虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34电连接于发射电极52。虚设绝缘膜32被设置为覆盖虚设沟槽的内壁。虚设导电部34设置于虚设沟槽的内部，并且设置于比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38所覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以为向下侧凸起的曲面状(在截面中为曲线状)。
在晶体管部70中，半导体基板10的深度方向(K-K)上的氧浓度分布与图2或图3所示的氧浓度分布相同。此外，在二极管部80中，半导体基板10的深度方向(K-K)上的氧浓度分布与图2或图3所示的氧浓度分布相同。由此，能够使用对氧浓度进行精度良好的控制而得的半导体基板10，来形成晶体管部70和二极管部80。因此，能够降低半导体装置100的特性的偏差。
图5至图7的例子中的半导体装置100在一个半导体基板10具备晶体管部70和二极管部80这两者。在另一例中，半导体装置100可以具备晶体管部70，并且不具备二极管部80。在此情况下，晶体管部70的结构与图6和图7所示的晶体管部70相同。此外，半导体装置100可以具备二极管部80，并且不具备晶体管部70。在此情况下，二极管部80的结构与图6和图7所示的二极管部80相同。
图8是示出图6中的b-b截面的另一例的图。本例的半导体装置100除了在图7中说明的半导体装置100的构成以外，还具有上表面侧寿命控制区92。上表面侧寿命控制区92是设置于半导体基板10的上表面21侧，并且使载流子的寿命降低的区域。上表面侧寿命控制区92包含VO缺陷等晶体缺陷。半导体基板10的载流子通过与晶体缺陷复合，从而降低载流子的寿命。在图8中，利用叉号示出了深度方向上的晶体缺陷的密度的峰位置。上表面侧寿命控制区92是包含晶体缺陷的密度的峰位置的区域。晶体缺陷能够通过从半导体基板10的上表面21或下表面23侧照射氦离子或氢离子等杂质而形成。晶体缺陷的密度的峰位置与为了形成晶体缺陷而照射的杂质的浓度峰位置对应。
上表面侧寿命控制区92设置于二极管部80。上表面侧寿命控制区92可以在X轴方向上设置于整个二极管部80。通过在二极管部80设置上表面侧寿命控制区92，从而能够降低二极管部80中的反向恢复时间，而降低反向恢复损耗。
上表面侧寿命控制区92还可以设置于晶体管部70。上表面侧寿命控制区92可以沿X轴方向连续地设置于二极管部80和晶体管部70中的与二极管部80接触的部分。通过在晶体管部70中的与二极管部80接触的部分也设置上表面侧寿命控制区92，从而能够抑制载流子从晶体管部70的上表面侧向阴极区82流动。
图9示出图8的J-J截面中的氧浓度分布和晶体缺陷密度分布的一例。J-J截面是通过上表面侧寿命控制区92的YZ截面。在二极管部80中设置有上表面侧寿命控制区92的区域与在晶体管部70中设置有上表面侧寿命控制区92的区域可以均具有图9所示的分布。
图9所示的氧浓度分布与图2或图3所示的氧浓度分布相同。其中，图9中的氧浓度分布的纵轴是以百分比示出将浓度峰144的氧浓度Omax设为100％的情况下的各氧浓度的轴。此外，图9中的氧浓度分布将浓度峰144的附近进行了放大。图9所示的晶体缺陷密度分布的纵轴是对数轴，并且横轴是示出深度方向上的位置的线性轴。
半导体基板10的深度方向上的晶体缺陷密度分布在半导体基板10的上表面21侧的区域(即，从半导体基板10的中央位置Dc到上表面21的区域)具有上表面侧密度峰154。晶体缺陷密度分布具有从上表面侧密度峰154向上表面21的上表面侧斜坡156、以及从上表面侧密度峰154向下表面23的下表面侧斜坡155。本例的晶体缺陷通过从半导体基板10的上表面21侧注入氦等离子而形成。在此情况下，因为在氦等离子通过的区域也形成有晶体缺陷，因此上表面侧斜坡156的倾斜度变得比下表面侧斜坡155的倾斜度平缓。上表面侧密度峰154的深度位置与为了形成晶体缺陷而照射的氦等离子的浓度分布的峰位置大致一致。在另一例中，晶体缺陷可以通过从半导体基板10的下表面23侧注入氦等离子而形成。在此情况下，下表面侧斜坡155的倾斜度变得比上表面侧斜坡156的倾斜度平缓。
在氧浓度分布中，将氧浓度为浓度峰144的氧浓度Omax的50％以上的深度范围设为R1，并将氧浓度为氧浓度Omax的80％以上的深度范围设为R2。上表面侧密度峰154优选配置于深度范围R1内。
深度范围R1内的氧浓度与氧浓度Omax之间的差小，通过退火温度能精度良好地控制氧浓度。因此，通过在深度范围R1设定用于形成晶体缺陷的氦等离子的射程，从而能够将氦等离子注入到氧浓度的偏差小的区域。由于所形成的晶体缺陷的密度根据氧浓度而变动，因此能够减小上表面侧密度峰154的密度峰值Vmax的偏差。
上表面侧密度峰154也可以配置于深度范围R2。由此，能够进一步减小密度峰值Vmax的偏差。
应予说明，氧浓度分布中的浓度峰144可以配置于上表面侧密度峰154与半导体基板10的上表面21之间。即，上表面侧密度峰154可以配置于与氧浓度分布中的下表面侧斜坡145重叠的位置。由此，在氧浓度分布中，能够在倾斜度小的区域配置上表面侧密度峰154。因此，即使在上表面侧密度峰154的深度方向上的位置产生偏差，也能够减小因位置偏差引起的氧浓度偏差，并能够减小密度峰值Vmax的偏差。在此情况下，上表面侧密度峰154也优选配置于范围R1或R2内。
此外，深度范围R1的深度方向上的长度可以为10μm以上。通过将深度范围R1设置得长，从而容易在深度范围R1设置上表面侧密度峰154，并能够降低密度峰值Vmax的偏差。此外，深度范围R2的深度方向上的长度也可以为10μm以上。由此，能够进一步减小密度峰值Vmax的偏差。深度范围R1或R2的长度可以为15μm以上，也可以为20μm以上。
深度范围R1或R2的长度能够通过退火条件等进行控制。通过进一步延长例如退火时间，从而能够使氧以接近固溶度极限的浓度分布到半导体基板10的更深位置。因此，能够加长深度范围R1或R2。退火时间可以为1小时以上，可以为5小时以上，也可以为10小时以上。
此外，氧浓度分布中的浓度峰144与半导体基板10的上表面21之间的距离L1可以为5μm以上且20μm以下。通过在一定程度上减小距离L1，从而能够减小氧浓度分布的变化比较陡峭的区域的长度。距离L1可以为10μm以下。此外，距离L1可以比图5等所示的虚设沟槽部30的深度方向上的长度小。另一方面，上表面侧密度峰154与上表面21之间的距离可以比虚设沟槽部30的深度方向上的长度大。由此，上表面侧密度峰154配置于与氧浓度分布的下表面侧斜坡145重叠的位置。
应予说明，图8所示的半导体装置100在半导体基板10的上表面21侧具有上表面侧寿命控制区92，在下表面23侧不具有寿命控制区。即，在半导体基板10的下表面23侧，深度方向上的晶体缺陷密度分布、寿命分布等不具有峰或谷等极值。
在半导体基板10的下表面23侧，与上表面21侧相比初始氧浓度的影响变强，氧浓度的偏差容易变大。通过在下表面23侧不设置寿命控制区，从而能够降低半导体装置100的特性的偏差。
图10是示出在深度方向上具有大致均匀的氧浓度分布的半导体基板形成有如图8所示那样的上表面侧寿命控制区92的情况下的、氧浓度与正向电压Vf之间的关系的图。如图10所示，根据半导体基板的氧浓度的变化，晶体缺陷密度发生变动，正向电压Vf也变动。
因此，在使用不具有图1至图9所示的氧浓度分布的半导体基板制造半导体装置的情况下，有时预先测定所准备的半导体基板的氧浓度，根据氧浓度来对基板划分等级。然后，使用与半导体装置的用途对应的等级的半导体基板。通过MCZ法、FZ法等制造的半导体基板的氧浓度容易产生偏差，难以稳定地准备预定的氧浓度的半导体基板。
与此相对，通过如图1至图9所示的例子那样，在成为比半导体基板10的初始浓度高的固溶度极限的条件下对半导体基板10进行退火，从而能够将半导体基板10的氧浓度设为预定的浓度，并且减小基板间的氧浓度偏差。因此，能够抑制半导体装置100的性能偏差，并降低半导体基板的准备成本。
图11是对使用氧的初始浓度不同的两个半导体基板10制造出的半导体装置100的特性进行比较的图。样品1的半导体基板10的初始氧浓度为4×1016/cm3，样品2的半导体基板10的初始氧浓度为4×1017/cm3。半导体装置100的结构与图8的例子相同。样品1的半导体基板10是利用FZ法所制造出的基板，样品2的半导体基板10是利用MCZ法所制造出的基板。
在固溶度极限成为4×1017/cm3的1.5倍以上的条件下对这些半导体基板10进行退火处理。针对样品1和样品2的退火条件是相同的。对于制造出的样品1和样品2的半导体装置100，在25℃和175℃的气氛下对集电极-发射极间电压(Vce)与集电电流(Ic)之间的关系进行了测定。在任一温度下，样品1和样品2的特性都是大致相同的。
如此，根据在图1至图9中说明的半导体装置100，能够降低因初始氧浓度的偏差引起的特性的偏差。此外，即使使用以如MCZ法和FZ法那样不同的制造方法制造出的半导体基板10，也能够制造大致相同的特性的半导体装置100。
图12是示出半导体装置100的另一例的图。本例的半导体装置100与图8所示的半导体装置100的结构的不同之处在于，具备下表面侧寿命控制区93。除了下表面侧寿命控制区93以外的结构与图8所示的例子相同。
下表面侧寿命控制区93配置于半导体基板10的下表面23侧(即，从半导体基板10的深度方向的中央位置Dc到下表面23的区域)。本例的下表面侧寿命控制区93可以设置于与缓冲区20重叠的位置。此外，下表面侧寿命控制区93在X轴方向上可以设置于比上表面侧寿命控制区92宽的范围。本例的下表面侧寿命控制区93在X轴方向上设置于整个二极管部80和晶体管部70。
下表面侧寿命控制区93的结构和形成方法与上表面侧寿命控制区92相同。但是，下表面侧寿命控制区93可以通过从半导体基板10的下表面23侧照射氦等离子而形成。
通过设置下表面侧寿命控制区93，能够更加精度良好地控制半导体基板10中的载流子寿命。应予说明，下表面侧寿命控制区93优选设置于与氧浓度分布中的下表面侧斜坡145重叠的位置。即，下表面侧寿命控制区93优选不设置于图3所示的平坦区147。由此，能够降低初始氧浓度的偏差的影响。但是，下表面侧寿命控制区93也可以设置于平坦区147。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载可知进行了那样的变更或改进的方式也可以包括在本发明的技术范围内。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，所述半导体装置具备含氧的半导体基板，
所述半导体基板的深度方向上的氧浓度分布在相对于所述半导体基板的深度方向上的中央靠近上表面的一侧具有氧浓度比所述半导体基板的下表面的氧浓度高的高氧浓度部。
2.根据权利要求1所述的半导体装置，其特征在于，
所述高氧浓度部在所述氧浓度分布中具有浓度峰。
3.根据权利要求2所述的半导体装置，其特征在于，
所述氧浓度从所述浓度峰向所述半导体基板的下表面减小，直到减小为与所述半导体基板的下表面的所述氧浓度相同的浓度。
4.根据权利要求2或3所述的半导体装置，其特征在于，
所述半导体基板的深度方向上的晶体缺陷的密度分布在所述半导体基板的上表面侧具有上表面侧密度峰，
所述上表面侧密度峰配置于所述氧浓度为所述浓度峰的峰值的50％以上的深度范围。
5.根据权利要求4所述的半导体装置，其特征在于，
所述上表面侧密度峰配置于所述氧浓度为所述浓度峰的峰值的80％以上的深度范围。
6.根据权利要求4所述的半导体装置，其特征在于，
在所述氧浓度分布中，所述氧浓度为所述浓度峰的峰值的50％以上的深度范围为10μm以上。
7.根据权利要求4至6中任一项所述的半导体装置，其特征在于，
所述浓度峰配置于所述上表面侧密度峰与所述半导体基板的上表面之间。
8.根据权利要求2至7中任一项所述的半导体装置，其特征在于，
所述浓度峰的峰值相对于所述氧浓度分布中的所述氧浓度的最小值是1.5倍以上。
9.根据权利要求8所述的半导体装置，其特征在于，
所述浓度峰的峰值相对于所述氧浓度分布中的所述氧浓度的最小值是5倍以上。
10.根据权利要求4至9中任一项所述的半导体装置，其特征在于，
所述氧浓度分布中的所述浓度峰与所述半导体基板的上表面之间的距离为5μm以上且20μm以下。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
栅极导电部，其设置于所述半导体基板的上表面；以及
栅极绝缘膜，其将所述栅极导电部与所述半导体基板绝缘。
12.根据权利要求1至11中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
第一导电型的阴极区，其被设置为与所述半导体基板的下表面接触；以及
第二导电型的阳极区，其被设置为与所述半导体基板的上表面接触。
13.一种制造方法，其特征在于，是具备含氧的半导体基板的半导体装置的制造方法，
所述制造方法具备：
退火步骤，对初始基板进行退火，以使针对所述初始基板的氧的固溶度极限浓度高于所述初始基板当前的氧浓度；以及
减薄步骤，从所述初始基板的下表面侧减薄所述初始基板而形成所述半导体基板。
14.根据权利要求13所述的制造方法，其特征在于，所述制造方法还具备，
准备步骤，准备MCZ基板作为所述初始基板。
15.根据权利要求13所述的制造方法，其特征在于，所述制造方法还具备，
准备步骤，准备FZ基板作为所述初始基板。
16.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
在所述半导体基板设置有有源部和包围所述有源部的边缘终止结构部，
在所述有源部设置有晶体管部和二极管部。
17.根据权利要求16所述的半导体装置，其特征在于，
所述晶体管部和所述二极管部沿排列方向交替地配置。
18.根据权利要求16或17所述的半导体装置，其特征在于，
所述晶体管部和所述二极管部具有第二导电型的基区，所述第二导电型的基区被设置为与所述半导体基板的上表面接触，
所述晶体管部具有第二导电型的集电区，所述第二导电型的集电区被设置为与所述半导体基板的下表面接触，
所述二极管部具有第一导电型的阴极区，所述第一导电型的阴极区被设置为与所述半导体基板的下表面接触，
设置于所述二极管部的所述基区作为阳极区发挥功能。
19.根据权利要求16至18中任一项所述的半导体装置，其特征在于，
在所述晶体管部设置有栅极沟槽部，
在所述晶体管部和所述二极管部设置有虚设沟槽部，
所述栅极沟槽部具有：
栅极沟槽，其设置于所述半导体基板的上表面；
栅极绝缘膜，其覆盖所述栅极沟槽的内壁；以及
栅极导电部，其在所述栅极沟槽的内部设置于比所述栅极绝缘膜更靠内侧的位置，
所述虚设沟槽部具有：
虚设沟槽，其设置于所述半导体基板的上表面；
虚设绝缘膜，其覆盖所述虚设沟槽的内壁；以及
虚设导电部，其在所述虚设沟槽的内部设置于比所述虚设绝缘膜更靠内侧的位置。
20.根据权利要求16至18中任一项所述的半导体装置，其特征在于，
在所述二极管部设置有上表面侧寿命控制区。

Claims (15)

1.一种半导体装置，其特征在于，所述半导体装置具备含氧的半导体基板，
所述半导体基板的深度方向上的氧浓度分布在相对于所述半导体基板的深度方向上的中央靠近上表面的一侧具有氧浓度比所述半导体基板的下表面的氧浓度高的高氧浓度部。
2.根据权利要求1所述的半导体装置，其特征在于，
所述高氧浓度部在所述氧浓度分布中具有浓度峰。
3.根据权利要求2所述的半导体装置，其特征在于，
所述氧浓度从所述浓度峰向所述半导体基板的下表面减小，直到减小为与所述半导体基板的下表面的所述氧浓度相同的浓度。
4.根据权利要求2或3所述的半导体装置，其特征在于，
所述半导体基板的深度方向上的晶体缺陷的密度分布在所述半导体基板的上表面侧具有上表面侧密度峰，
所述上表面侧密度峰配置于所述氧浓度为所述浓度峰的峰值的50％以上的深度范围。
5.根据权利要求4所述的半导体装置，其特征在于，
所述上表面侧密度峰配置于所述氧浓度为所述浓度峰的峰值的80％以上的深度范围。
6.根据权利要求4所述的半导体装置，其特征在于，
在所述氧浓度分布中，所述氧浓度为所述浓度峰的峰值的50％以上的深度范围为10μm以上。
7.根据权利要求4至6中任一项所述的半导体装置，其特征在于，
所述浓度峰配置于所述上表面侧密度峰与所述半导体基板的上表面之间。
8.根据权利要求2至7中任一项所述的半导体装置，其特征在于，
所述浓度峰的峰值相对于所述氧浓度分布中的所述氧浓度的最小值是1.5倍以上。
9.根据权利要求8所述的半导体装置，其特征在于，
所述浓度峰的峰值相对于所述氧浓度分布中的所述氧浓度的最小值是5倍以上。
10.根据权利要求4至9中任一项所述的半导体装置，其特征在于，
所述氧浓度分布中的所述浓度峰与所述半导体基板的上表面之间的距离为5μm以上且20μm以下。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
栅极导电部，其设置于所述半导体基板的上表面；以及
栅极绝缘膜，其将所述栅极导电部与所述半导体基板绝缘。
12.根据权利要求1至11中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
第一导电型的阴极区，其被设置为与所述半导体基板的下表面接触；以及
第二导电型的阳极区，其被设置为与所述半导体基板的上表面接触。
13.一种制造方法，其特征在于，是具备含氧的半导体基板的半导体装置的制造方法，
所述制造方法具备：
退火步骤，对初始基板进行退火，以使针对所述初始基板的氧的固溶度极限浓度高于所述初始基板当前的氧浓度；以及
减薄步骤，从所述初始基板的下表面侧减薄所述初始基板而形成所述半导体基板。
14.根据权利要求13所述的制造方法，其特征在于，所述制造方法还具备，
准备步骤，准备MCZ基板作为所述初始基板。
15.根据权利要求13所述的制造方法，其特征在于，所述制造方法还具备，
准备步骤，准备FZ基板作为所述初始基板。
CN202080005360.4A 2019-04-26 2020-02-20 半导体装置及制造方法 Active CN112752871B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019086038 2019-04-26
JP2019-086038 2019-04-26
PCT/JP2020/006920 WO2020217683A1 (ja) 2019-04-26 2020-02-20 半導体装置および製造方法

Publications (2)

Publication Number Publication Date
CN112752871A true CN112752871A (zh) 2021-05-04
CN112752871B CN112752871B (zh) 2023-09-22

Family

ID=72942405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080005360.4A Active CN112752871B (zh) 2019-04-26 2020-02-20 半导体装置及制造方法

Country Status (5)

Country Link
US (2) US11710766B2 (zh)
EP (1) EP3842574B1 (zh)
JP (1) JP7251616B2 (zh)
CN (1) CN112752871B (zh)
WO (1) WO2020217683A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022130479A1 (ja) * 2020-12-15 2022-06-23 三菱電機株式会社 半導体装置の製造方法、及び、半導体装置
WO2024122541A1 (ja) * 2022-12-08 2024-06-13 富士電機株式会社 半導体装置および半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315364A1 (en) * 2005-11-14 2008-12-25 Fuji Electric Device Technology Co., Ltd. Semiconductor device and manufacturing method for same
JP2011222550A (ja) * 2010-04-02 2011-11-04 Toyota Central R&D Labs Inc Ｐｉｎダイオード
JP2016184713A (ja) * 2015-03-27 2016-10-20 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換システム
WO2019078131A1 (ja) * 2017-10-18 2019-04-25 富士電機株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5124964B2 (ja) * 2006-03-27 2013-01-23 サンケン電気株式会社 半導体装置の製法
JP2008177296A (ja) * 2007-01-17 2008-07-31 Toyota Central R&D Labs Inc 半導体装置、ｐｎダイオード、ｉｇｂｔ、及びそれらの製造方法
JP2010165772A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体装置の製造方法
US9293329B2 (en) * 2011-04-06 2016-03-22 Isis Innovation Limited Processing a wafer for an electronic circuit
CN103890920B (zh) * 2011-11-15 2017-05-31 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6083412B2 (ja) 2014-04-01 2017-02-22 信越半導体株式会社 再結合ライフタイムの制御方法及びシリコン基板の製造方法
DE102014114683B4 (de) * 2014-10-09 2016-08-04 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-wafers mit einer niedrigen konzentration von interstitiellem sauerstoff
JP6109432B2 (ja) * 2015-04-02 2017-04-05 三菱電機株式会社 電力用半導体装置の製造方法
WO2016204227A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315364A1 (en) * 2005-11-14 2008-12-25 Fuji Electric Device Technology Co., Ltd. Semiconductor device and manufacturing method for same
JP2011222550A (ja) * 2010-04-02 2011-11-04 Toyota Central R&D Labs Inc Ｐｉｎダイオード
JP2016184713A (ja) * 2015-03-27 2016-10-20 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換システム
WO2019078131A1 (ja) * 2017-10-18 2019-04-25 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US11710766B2 (en) 2023-07-25
EP3842574A1 (en) 2021-06-30
US20210210595A1 (en) 2021-07-08
JP7251616B2 (ja) 2023-04-04
EP3842574B1 (en) 2024-03-27
US20230361167A1 (en) 2023-11-09
WO2020217683A1 (ja) 2020-10-29
CN112752871B (zh) 2023-09-22
JPWO2020217683A1 (ja) 2021-10-14
EP3842574A4 (en) 2021-11-17

Similar Documents

Publication Publication Date Title
JP7327541B2 (ja) 半導体装置および半導体装置の製造方法
JP7268743B2 (ja) 半導体装置
US11894426B2 (en) Semiconductor device and manufacturing method for semiconductor device
US20230361167A1 (en) Semiconductor device and manufacturing method
US20240186383A1 (en) Semiconductor device and manufacturing method of semiconductor device
CN115699331A (zh) 半导体装置
CN113287201A (zh) 半导体装置
CN115443541A (zh) 半导体装置
CN114175270A (zh) 半导体装置
CN113544857A (zh) 半导体装置以及制造方法
JP7473075B2 (ja) 半導体装置
CN114097079A (zh) 半导体装置
JP7400834B2 (ja) 半導体装置および半導体装置の製造方法
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20220013625A1 (en) Vertical power semiconductor device and manufacturing method
JP7231064B2 (ja) 半導体装置
JP7231066B2 (ja) 半導体装置および半導体装置の製造方法
WO2023063412A1 (ja) 半導体装置および半導体装置の製造方法
CN115207114A (zh) 半导体装置和制造方法
CN114902425A (zh) 半导体装置
JP2024035557A (ja) 半導体装置
JP2024091793A (ja) 半導体装置
CN117836949A (zh) 半导体装置及半导体装置的制造方法
CN116348995A (zh) 半导体装置及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant