CN117393560A - 半导体装置 - Google Patents

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松井俊之
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Abstract

本发明提供一种半导体装置，所述半导体装置具备：二极管部；第一导电型的漂移区，其设置于半导体基板；第二导电型的阳极区，其设置于比所述漂移区更靠所述半导体基板的正面侧的位置；以及沟槽接触部，其在所述二极管部中设置于所述半导体基板的正面，在所述半导体基板的深度方向上，与所述沟槽接触部的底部相同的深度处的所述阳极区的掺杂浓度为1E16cm‑3以上且1E17cm‑3以下。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1中记载了“n型杂质浓度随着从半导体基板12的上表面(图2的上端的位置)向深的位置前进而上升，在柱区24内成为极大值A1”。
现有技术文献
专利文献
专利文献1：日本特开2015-090917号公报
专利文献2：国际公开第2016/030966号
发明内容
技术问题
在形成有接触沟槽部的情况下，优选二极管的稳态损耗Vf不增加。
技术方案
在本发明的第一方式中，提供一种半导体装置，所述半导体装置具备：二极管部；第一导电型的漂移区，其设置于半导体基板；第二导电型的阳极区，其设置于比所述漂移区更靠所述半导体基板的正面侧的位置；以及沟槽接触部，其在所述二极管部中设置于所述半导体基板的正面，在所述半导体基板的深度方向上，与所述沟槽接触部的底部相同深度处的所述阳极区的掺杂浓度为1E16cm-3以上且1E17cm-3以下。
在上述半导体装置中，所述阳极区在所述半导体基板的深度方向上具有所述掺杂浓度的峰，所述沟槽接触部的底部在所述半导体基板的深度方向上可以位于比所述阳极区的掺杂浓度的峰更靠所述正面侧的位置。
在上述任一半导体装置中，所述阳极区可以在所述半导体基板的深度方向上的与所述沟槽接触部的所述底部相同的深度处，具有所述掺杂浓度的正的斜率。
在上述任一半导体装置中，所述掺杂浓度的所述正的斜率可以为4E16cm-3/μm以上。
在所述任一半导体装置中，所述阳极区可以具有平坦部，该平坦部在所述半导体基板的深度方向上具有0.6μm以上且3.0μm以下的厚度，且掺杂浓度为1E16cm-3以上且1E17cm-3以下。
在上述任一半导体装置中，所述沟槽接触部的下端的深度可以是从所述半导体基板的正面起算为0.3μm以上且0.6μm以下。
在上述任一半导体装置中，可以具有第二导电型的二极管插塞区，该二极管插塞区在沟槽的延伸方向上选择性地设置于所述沟槽接触部的底部的下方，且掺杂浓度高于所述阳极区的掺杂浓度。
在上述任一半导体装置中，所述二极管部在所述半导体基板的背面具备掺杂浓度高于所述漂移区的掺杂浓度的第一导电型的阴极区，所述阴极区可以包括第一导电型的第一阴极部和第二导电型的第二阴极部。
在上述任一半导体装置中，还具备晶体管部，所述晶体管部具有第一导电型的发射区和第二导电型的基区，所述第一导电型的发射区设置于所述漂移区的上方且掺杂浓度高于所述漂移区的掺杂浓度，所述第二导电型的基区设置于所述漂移区的上方，所述阳极区的掺杂浓度高于所述基区的掺杂浓度。
在上述任一半导体装置中，在所述半导体基板的深度方向上，所述阳极区的下端可以与所述基区的下端为相同深度。
在上述任一半导体装置中，所述阳极区的下端可以在所述半导体基板的深度方向上比所述基区的下端深。
在上述任一半导体装置中，在所述晶体管部中，可以具有第二导电型的晶体管插塞区，所述第二导电型的晶体管插塞区在所述沟槽接触部的底部沿沟槽的延伸方向延伸而设置，且掺杂浓度高于所述阳极区的掺杂浓度。
在上述任一半导体装置中，在所述晶体管部还具备边界部，所述边界部在所述半导体基板的正面侧具有所述阳极区并且在所述半导体基板的背面侧具有第二导电型的集电区，所述边界部可以具有设置于所述半导体基板的正面的所述沟槽接触部。
在上述任一半导体装置中，在所述边界部中，在与所述晶体管部邻接的台面部中，在所述沟槽接触部的底部可以具有沿沟槽的延伸方向延伸而设置的第二导电型的晶体管插塞区，在与所述二极管部邻接的台面部中，在所述沟槽接触部的底部可以具有沿沟槽的延伸方向选择性地设置的第二导电型的二极管插塞区。
在上述任一半导体装置中，所述边界部可以具有被设定为与栅极电位不同的电位的一个以上的虚设沟槽部。
在本发明的第二方式中，提供一种半导体装置的制造方法，该方法包括在半导体基板形成第一导电型的漂移区的步骤、在比所述漂移区更靠所述半导体基板的正面侧的位置设置第二导电型的阳极区的步骤、以及在所述半导体基板的正面设置沟槽接触部的步骤，在所述半导体基板的深度方向上，与所述沟槽接触部的底部相同的深度处的所述阳极区的掺杂浓度为1E16cm-3以上且1E17cm-3以下。
在上述半导体装置的制造方法中，可以还包括通过向所述阳极区的一部分进一步进行离子注入，从而形成掺杂浓度高于所述阳极区的掺杂浓度的第二导电型的基区的步骤。
在上述任一半导体装置的制造方法中，形成所述阳极区的步骤可以包括一次或多次注入离子的步骤，所述一次或多次注入离子的步骤中的加速电压可以为100KeV以上且650KeV以下。
在上述任一半导体装置的制造方法中，所述一次或多次离子注入的步骤可以包括以第一加速电压进行离子注入的步骤和以第二加速电压进行离子注入的步骤，所述第一加速电压可以低于所述第二加速电压，以所述第一加速电压注入的离子的剂量可以比以所述第二加速电压注入的离子的剂量多。
应予说明，上述发明内容并未列举本发明的全部特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1示出半导体装置100的俯视图的一例。
图2A示出图1中的a-a’截面的一例。
图2B示出图1中的b-b’截面的一例。
图2C示出图1中的c-c’截面的一例。
图3A示出比较例的掺杂浓度的分布的一例。
图3B示出实施例的半导体装置100的掺杂浓度的分布的一例。
图3C示出实施例与比较例之间的Vf变化率的一例。
图3D示出实施例的半导体装置100的掺杂浓度的分布的一例。
图4示出图1中的a-a’截面的变形例。
图5示出半导体装置100的另一实施例的俯视图的一例。
图6示出制造半导体装置100的方法的一例。
符号说明
10…半导体基板、12…发射区、14…基区、15…接触区、16…蓄积区、17…阱区、18…漂移区、19…阳极区、20…沟槽接触部、21…正面、22…集电区、23…背面、24…集电极、30…虚设沟槽部、31…延伸部分、32…虚设绝缘膜、33…连接部分、34…虚设导电部、38…层间绝缘膜、40…栅极沟槽部、41…延伸部分、42…栅极绝缘膜、43…连接部分、44…栅极导电部、52…发射电极、53…阳极电极、55…接触孔、56…接触孔、70…晶体管部、71…台面部、73…晶体管插塞区、80…二极管部、81…台面部、82…阴极区、181…第一阴极部、182…第二阴极部、83…二极管插塞区、90…边界部、91…台面部、92…台面部、100…半导体装置
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。另外，实施方式中说明的特征的全部组合并不一定是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”、“正”、“背”的方向并不限于重力方向或半导体装置的安装时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。正交坐标轴仅仅确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定地表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此反向的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面平行的面设为XY面，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。有时将半导体基板的深度方向称为Z轴。应予说明，在本说明书中，将在Z轴方向上观察半导体基板的情况称为俯视。另外，在本说明书中，包括X轴和Y轴在内，有时将与半导体基板的上表面和下表面平行的方向称为水平方向。
在各实施例中，虽然示出了将第一导电型设为N型、将第二导电型设为P型的例示，但也可以将第一导电型设为P型、将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。
在本说明书中，在称为“相同”或“相等”的情况下，也可以包括具有由制造偏差等引起的误差的情况。该误差例如为10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电类型说明为P型或N型。在本说明书中，杂质有时特别是指N型的施主或P型的受主中的某一个，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，并且制成呈现N型的导电型的半导体或呈现P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。
在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度高于P型或N型的掺杂浓度，在记载为P-型或N-型的情况下，意味着掺杂浓度低于P型或N型的掺杂浓度。另外，在本说明书中，在记载为P++型或N++型的情况下，意味着掺杂浓度高于P+型或N+型的掺杂浓度。
图1示出半导体装置100的俯视图的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如，半导体装置100是反向导通IGBT(RC-IGBT：ReverseConducting IGBT)。本例的晶体管部70在与二极管部80邻接的部分包括边界部90。
晶体管部70是将设置于半导体基板10的背面侧的集电区22投影到半导体基板10的上表面而得的区域。关于集电区22将在后进行描述。晶体管部70包括IGBT等晶体管。
二极管部80是将设置于半导体基板10的背面的阴极区82投影到半导体基板10的上表面而得的区域。阴极区82具有第一导电型。作为一例，本例的阴极区82为N+型。二极管部80包括在半导体基板10的上表面与晶体管部70邻接而设置的续流二极管(FWD：FreeWheel Diode)等二极管。
在图1中，示出了作为半导体装置100的边缘侧的芯片端部周边的区域，并省略了其他区域。例如，可以在本例的半导体装置100的Y轴方向的负侧的区域设置边缘终端结构部。边缘终端结构部缓和半导体基板10的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面电场部以及将保护环、场板、降低表面电场部组合而成的结构。应予说明，在本例中，为了方便，对Y轴方向的负侧的边缘进行说明，但对于半导体装置100的其他边缘也相同。边缘终端结构部可以以包围具备晶体管部70和二极管部80的有源区的方式设置。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
本例的半导体装置100在半导体基板10的正面21具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15、阱区17、阳极区19和沟槽接触部20。关于正面21将在后面进行叙述。另外，本例的半导体装置100具备设置于半导体基板10的正面21的上方的发射电极52和栅极金属层50。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15、阱区17、阳极区19和沟槽接触部20的上方。另外，栅极金属层50设置于栅极沟槽部40和阱区17的上方。
发射电极52和栅极金属层50由包含金属的材料形成。发射电极52的至少一部分区域可以由铝(Al)等金属、或者包含铝的合金、例如铝-硅合金(AlSi)、铝-硅-铜合金(AlSiCu)等金属合金形成。栅极金属层50的至少一部分区域可以由铝(Al)等金属、或者包含铝的合金、例如铝-硅合金(AlSi)、铝-硅-铜合金(AlSiCu)等金属合金形成。发射电极52和栅极金属层50可以在由铝或者包含铝的合金等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。发射电极52和栅极金属层50相互分离地设置。
发射电极52和栅极金属层50隔着层间绝缘膜38设置于半导体基板10的上方。在图1中省略了层间绝缘膜38。在层间绝缘膜38贯通地设置有沟槽接触部20、接触孔55和接触孔56。
沟槽接触部20从层间绝缘膜38的上表面沿半导体基板10的深度方向延伸而设置。沟槽接触部20具有底部和侧部。沟槽接触部20将发射电极52与半导体基板10电连接。沟槽接触部20沿沟槽延伸方向延伸而设置。本例的沟槽接触部20沿着栅极沟槽部40和虚设沟槽部30配置成条纹状。
沟槽接触部20在晶体管部70中形成于发射区12和接触区15的各区域的上表面。沟槽接触部20不设置于阱区17的上方，所述阱区17设置于Y轴方向两端。这样，在层间绝缘膜形成有一个或多个沟槽接触部20。一个或多个沟槽接触部20可以沿着延伸方向延伸而设置。
沟槽接触部20在二极管部80中设置于阳极区19的上方。沟槽接触部20在边界部90设置于接触区15和阳极区19的上表面。任一沟槽接触部20都不设置于阱区17的上方，所述阱区17设置于Y轴方向两端。
接触孔55将栅极金属层50与晶体管部70内的栅极导电部连接。也可以在接触孔55的内部隔着阻挡金属形成由钨等形成的插塞。
接触孔56将发射电极52与虚设沟槽部30内的虚设导电部连接。也可以在接触孔56的内部隔着阻挡金属形成由钨等形成的插塞。
连接部25将发射电极52或栅极金属层50等正面侧电极与半导体基板10电连接。在一例中，连接部25设置于栅极金属层50与栅极导电部之间。连接部25也设置于发射电极52与虚设导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。本例的连接部25是掺杂有N型杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置于半导体基板10的正面21的上方。
栅极沟槽部40沿着预先确定的排列方向(在本例中为X轴方向)以预先确定的间隔排列。本例的栅极沟槽部40可以具有沿着与半导体基板10的正面21平行且与排列方向垂直的延伸方向(在本例中为Y轴方向)延伸的两个延伸部分41、以及将两个延伸部分41连接的连接部分43。
优选连接部分43的至少一部分形成为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接，能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。
虚设沟槽部30是与发射电极52电连接的沟槽部。虚设沟槽部30与栅极沟槽部40同样地沿着预先确定的排列方向(在本例中为X轴方向)以预先确定的间隔排列。本例的虚设沟槽部30可以与栅极沟槽部40同样地在半导体基板10的正面21具有U形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31和将两个延伸部分31连接的连接部分33。
本例的晶体管部70具有使一个栅极沟槽部40和一个虚设沟槽部30重复排列而成的结构。即，本例的晶体管部70以1：1的比例具有栅极沟槽部40和虚设沟槽部30。例如，晶体管部70在两个延伸部分41之间具有一个延伸部分31。另外，晶体管部70在两个延伸部分31之间具有一个延伸部分41。
但是，栅极沟槽部40与虚设沟槽部30的比例不限于本例。栅极沟槽部40与虚设沟槽部30的比例可以为2：3，也可以为2：4。另外，晶体管部70可以将所有沟槽部设为栅极沟槽部40，且不具有虚设沟槽部30。
阱区17是设置于比后述的漂移区18更靠半导体基板10的正面21侧的第二导电型的区域。阱区17是设置于半导体装置100的边缘侧的阱区的一例。作为一例，阱区17为P+型。阱区17从有源区的设置有栅极金属层50的一侧的端部起在预先确定的范围内形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向的端部的底可以被阱区17覆盖。
台面部71是在与半导体基板10的正面21平行的面内与沟槽部邻接地设置的台面部。台面部是指被相邻的两个沟槽部夹持的半导体基板10的部分，可以是从半导体基板10的正面21至各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分设为一个沟槽部。即，可以将被两个延伸部分夹持的区域设为台面部。
台面部71在晶体管部70中与虚设沟槽部30或栅极沟槽部40中的至少一者邻接地设置。台面部71在半导体基板10的正面21具有阱区17、发射区12、基区14和接触区15。在台面部71中，发射区12和接触区15在延伸方向上交替地设置。
基区14是设置于半导体基板10的正面21侧的第二导电型的区域。作为一例，基区14为P-型。基区14在半导体基板10的正面21可以设置于台面部71的Y轴方向上的两端部。应予说明，图1仅示出该基区14的Y轴方向的一方的端部。
发射区12设置于半导体基板10的正面21，是掺杂浓度高于漂移区18的掺杂浓度的第一导电型的区域。作为一例，本例的发射区12为N+型。作为一例，发射区12的掺杂剂是砷(As)。发射区12在台面部71的正面21与栅极沟槽部40接触地设置。发射区12可以设置为从夹持台面部71的两个沟槽部中的一个沟槽部沿X轴方向延伸到另一个沟槽部。
另外，发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。本例的发射区12与虚设沟槽部30接触。
接触区15是掺杂浓度高于基区14的掺杂浓度的第二导电型的区域。作为一例，本例的接触区15为P+型。本例的接触区15设置于台面部71的正面21。接触区15可以在X轴方向上从夹持台面部71的两条沟槽部中的一个沟槽部设置到另一个沟槽部。接触区15可以与栅极沟槽部40或虚设沟槽部30接触，也可以不与栅极沟槽部40或虚设沟槽部30接触。本例的接触区15与虚设沟槽部30和栅极沟槽部40接触。
边界部90是设置于晶体管部70且与二极管部80邻接的区域。边界部90可以不具有发射区12。在一例中，边界部90的沟槽部为虚设沟槽部30。本例的边界部90以X轴方向上的两端成为虚设沟槽部30的方式配置。在边界部90，虚设沟槽部30中的至少一个可以设定为与栅极电位不同的电位。
台面部91设置于边界部90。台面部91在半导体基板10的正面21具有接触区15。本例的台面部91在Y轴方向的负侧具有基区14和阱区17。
台面部92设置于边界部90。台面部92在半导体基板10的正面21具有阳极区19。本例的台面部92在Y轴方向的负侧具有阳极区19和阱区17。
台面部81在二极管部80中设置于被相邻的虚设沟槽部30夹持的区域。台面部81在半导体基板10的正面21具有阳极区19。本例的台面部81在Y轴方向的负侧具有阳极区19和阱区17。
阳极区19是第二导电型的区域。阳极区19的掺杂浓度可以低于基区14的掺杂浓度。作为一例，本例的阳极区19为P--型。本例的阳极区19设置于台面部91的正面21。阳极区19可以在X轴方向上从夹持台面部81的两个虚设沟槽部30中的一个虚设沟槽部设置到另一个虚设沟槽部。阳极区19可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。本例的阳极区19与虚设沟槽部30接触。
本例的阳极区19的掺杂浓度可以为1E16cm-3以上且1E17cm-3以下。另外，E是指10的幂，例如1E16cm-3是指1×1016cm-3。阳极区19可以在半导体基板10的深度方向上具有掺杂浓度的峰。另外，在半导体基板10的深度方向上，阳极区19的下端可以是与基区14的下端相同的深度，阳极区19的下端也可以位于比基区14的下端深的位置。阳极区19的厚度在半导体基板10的深度方向上可以为0.6μm以上且3μm以下。
图2A是图1中的a-a’截面的一例。a-a’截面是在晶体管部70和二极管部80中不通过后述的二极管插塞区83的XZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电极24。发射电极52形成在半导体基板10和层间绝缘膜38的上方。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残留的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
集电区22在晶体管部70中设置于半导体基板10的背面23。集电区22是掺杂浓度高于基区14的掺杂浓度的第二导电型的区域。作为一例，本例的集电区22为P+型。
阴极区82在二极管部80中设置于半导体基板10的背面23。阴极区82是掺杂浓度高于漂移区18的掺杂浓度的第一导电型的区域。作为一例，本例的阴极区82为N+型。
集电区22与阴极区82的边界是晶体管部70与二极管部80的边界。即，在本例的边界部90的下方设置有集电区22。另外，虽然在后面进行详细叙述，但阴极区82也可以具有第一阴极部181和第二阴极部182。
集电极24形成于半导体基板10的背面23。集电极24由金属等导电材料形成。
基区14是设置于漂移区18的上方的第二导电型的区域。基区14的掺杂浓度可以高于阳极区19的掺杂浓度。基区14的掺杂浓度可以为3E16cm-3以上且1E18cm-3以下。基区14可以设置于发射区12的下方。基区14与栅极沟槽部40接触地设置。基区14可以与虚设沟槽部30接触地设置。
蓄积区16是设置于比漂移区18更靠半导体基板10的正面21侧的第一导电型的区域。作为一例，本例的蓄积区16为N型。蓄积区16设置于晶体管部70，不设置于二极管部80和边界部90。但是，蓄积区16可以设置于晶体管部70和二极管部80这两者。通过设置蓄积区16，能够提高载流子注入促进效果(IE效果)，降低晶体管部70的导通电压。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置于正面21。各沟槽部从正面21设置到漂移区18。在设置有发射区12、基区14、接触区15、蓄积区16和阳极区19中的至少任一者的区域中，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区并不限于以形成掺杂区后形成沟槽部的顺序进行制造。在形成沟槽部之后，在沟槽部之间形成掺杂区的情况也包括在沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有形成于正面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。
栅极导电部44包括在半导体基板10的深度方向上隔着栅极绝缘膜42与在台面部71侧相邻的基区14对置的区域。如果对栅极导电部44施加预先确定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，并且形成于比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。
层间绝缘膜38设置于正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的一个或多个沟槽接触部20。接触孔55和接触孔56也可以与沟槽接触部20同样地贯通层间绝缘膜38而设置。
沟槽接触部20贯通层间绝缘膜38而到达基区14或阳极区19。沟槽接触部20将发射电极52与半导体基板10电连接。沟槽接触部20的下端的深度可以为从半导体基板10的正面21起算0.3μm以上且0.6μm以下。
晶体管插塞区73是在晶体管部70中设置于沟槽接触部20的底部的下方的掺杂浓度高于基区14的掺杂浓度的第二导电型的区域。晶体管插塞区73的掺杂浓度可以是1E21cm-3以上且1E22cm-3以下。作为一例，本例的晶体管插塞区73为P+型。晶体管插塞区73可以以覆盖沟槽接触部20的底部和侧壁的一部分的方式设置。
晶体管插塞区73的掺杂浓度可以高于接触区15的掺杂浓度。另外，晶体管插塞区73的掺杂浓度可以与接触区15的掺杂浓度相同。
晶体管插塞区73在台面部71和台面部91沿沟槽延伸方向连续地设置。即，晶体管插塞区73在台面部71和台面部91中设置成条纹状。通过设置晶体管插塞区73，晶体管部70中的沟槽接触部20的底部的电阻降低，能够抑制闩锁击穿。
图2B是图1中的b-b’截面的一例。b-b’截面是在晶体管部70和二极管部80中通过二极管插塞区83的XZ面。b-b’截面所包含的构成除了二极管插塞区83以外可以与a-a’截面相同。
二极管插塞区83是在二极管部80中设置于沟槽接触部20的底部的下方且掺杂浓度高于阳极区19的掺杂浓度的第二导电型的区域。二极管插塞区83的掺杂浓度可以是1E21cm-3以上且1E22cm-3以下。二极管插塞区83的掺杂浓度可以与晶体管插塞区73的掺杂浓度相同。作为一例，本例的二极管插塞区83为P+型。二极管插塞区83可以以覆盖沟槽接触部20的底部和侧壁的一部分的方式设置。
二极管插塞区83在台面部81和台面部92中沿沟槽延伸方向选择性地设置。即，二极管插塞区83在台面部81和台面部92中设置为点状。二极管插塞区83可以在沟槽延伸方向上以成为等间隔的方式选择性地设置。
通过设置二极管插塞区83，二极管部80中的沟槽接触部20的底部的电阻降低，能够使稳态损耗Vf降低。在后述的阴极区82设置有第一阴极部181和第二阴极部182的情况下，稳态损耗Vf上升，但通过追加二极管插塞区83来降低由于具有第二阴极部182而上升的稳态损耗Vf的值，由此能够降低开关损耗。
图2C是图1中的c-c’截面的一例。c-c’截面是在二极管部80中通过沟槽接触部20的X轴方向上的宽度的中央的YZ面。本例的半导体装置100在c-c’截面中具有半导体基板10、发射电极52和集电极24。
第一阴极部181是掺杂浓度高于漂移区18的掺杂浓度的第一导电型的区域。在一例中，第一阴极部181为N+型。
第二阴极部182是在半导体基板10的背面23与第一阴极部181邻接而设置的第二导电型的区域。即，第二阴极部182可以与第一阴极部181直接接触。在一例中，第二阴极部182为P+型。
第一阴极部181可以通过用于形成第二阴极部182的离子注入工序，在以离子方式注入P型掺杂剂后反掺杂N型掺杂剂来形成。相反地，第二阴极部182可以通过用于形成第一阴极部181的离子注入工序，在以离子方式注入N型掺杂剂后反掺杂P型掺杂剂来形成。
第一阴极部181和第二阴极部182以形成彼此接触的边界的方式配置。第一阴极部181和第二阴极部182可以在任意方向上交替配置。本例的第一阴极部181和第二阴极部182在沟槽延伸方向(例如，Y轴方向)上交替排列，但也可以在沟槽排列方向(例如，X轴方向)上交替排列。第一阴极部181和第二阴极部182在俯视时可以配置成条纹状。第一阴极部181和第二阴极部182中的一者可以形成为点状。
本例的二极管部80中的阴极区82具有以形成相互接触的边界的方式配置的第一阴极部181和第二阴极部182。通过在阴极区82设置第一阴极部181和第二阴极部182，浪涌电压降低，能够缩短二极管部的反向恢复时间、降低二极管损耗Err。
沟槽接触部20的端部可以被二极管插塞区83覆盖。沟槽接触部20沿沟槽延伸方向延伸而设置，沿着栅极沟槽部40和虚设沟槽部30配置成条纹状。设置于二极管部80的沟槽接触部20可以呈点状设置于选择性地设置的二极管插塞区的上方。
图3A是示出本例的半导体装置100中的阳极区19的掺杂浓度的图表。应予说明，在图3A至图3D中，示出了不包含二极管插塞区83的部分的掺杂浓度。横轴是距半导体基板10的正面21的距离，纵轴是掺杂浓度。另外，在图表的上部，作为一例，示出深度0.6μm的沟槽接触部20的示意图。本例的半导体装置100的掺杂浓度的峰位置Pp位于比比较例的半导体装置500深的位置。
即，在本例的半导体装置100中，沟槽接触部的底部可以位于比掺杂浓度的峰位置Pp更靠正面21侧的位置。掺杂浓度的峰位置Pp在半导体基板10的深度方向上可以比沟槽接触部20的底部深0.5μm以上。在沟槽接触部20的底部的深度位置，掺杂浓度可以具有正的斜率。应予说明，在本说明书中，“掺杂浓度的斜率”可以是指，在针对距正面21的深度绘制掺杂浓度而得的曲线中，与沟槽接触部20的底部相同深度处的该曲线的切线的斜率。
图3B是示出比较例的半导体装置500中的阳极区19的掺杂浓度的图表。横轴为距半导体基板10的正面21的距离，纵轴为掺杂浓度。另外，在图表的上部，作为一例，示出深度为0.6μm的沟槽接触部20的示意图。图中，Pq是比较例的半导体装置500中的掺杂浓度的峰位置。
图3C是示出在本例的半导体装置100和比较例的半导体装置500中使沟槽接触部20的深度变化时的Vf的变化率的图表。图中，用白圈表示的是比较例的半导体装置500中的Vf的变化率，用叉标记表示的是本例的半导体装置100中的Vf的变化率。
以下，基于图3A至图3C，对本例的有利效果进行说明。
参照图3C可知，在比较例的半导体装置500中，随着沟槽接触部20的深度变深，Vf的变化率变大。即，随着沟槽接触部的深度变深，Vf增加。另一方面，在本例的半导体装置100中，如果沟槽接触部20的深度变深一定深度以上，则Vf的变化率接近于1。即，起到即使沟槽接触部20的深度变深，Vf也不增加的有利效果。
在此，参照图3A可知，在本例的半导体装置100中，在与沟槽接触部20的底部同等的深度处，掺杂浓度的斜率变为正。另外，掺杂浓度的峰位置Pp存在于比沟槽接触部20的底部深的位置。
在本例中，发现了在掺杂浓度的斜率为4E16cm-3/μm以上的情况下，Vf的值的增加被抑制。应予说明，在本例中，作为一例，掺杂浓度的斜率为4E16cm-3/μm以上的沟槽接触部20的底部的深度为0.3μm以上且0.6μm以下。
另外，与沟槽接触部20的底部同等的深度处的掺杂浓度的值也是决定Vf的变化率的重要因素。在本例中，在与沟槽接触部20的底部同等的深度处的掺杂浓度为1E16cm-3以上且1E17cm-3以下的情况下，容易抑制Vf的值的增加。
另一方面，参照图3B可知，在比较例的半导体装置500中，在与沟槽接触部20的底部同等的深度中，掺杂浓度的斜率变为负。
图3D是示出本例的另一实施例中的阳极区19的掺杂浓度的图表。横轴为距半导体基板10的正面21的距离，纵轴为掺杂浓度。另外，在图表的上部，作为一例，示出深度为0.6μm的沟槽接触部20的示意图。
在图3D所示的实施例中，掺杂浓度不具有峰，而具有实质上平坦的区域即平坦部。在0.6μm以上且1.0μm以下的范围内，实质上平坦的区域的掺杂浓度的偏差可以在10％以内。并且，存在该平坦部的深度的范围内，存在有沟槽接触部20的底部。该平坦部的掺杂浓度可以为1E16cm-3以上且1E17cm-3以下。在本实施例中，由于能够在沟槽接触部20的底部周边确保足够量的掺杂浓度，所以能够维持Vf的值。
应予说明，平坦部可以由多个掺杂浓度的峰形成。例如，阳极区19的掺杂浓度可以具有多个掺杂浓度的峰。
图4是本例的另一实施例的表示半导体装置100的a-a’截面的图。关于图4，特别针对图4与图2A的不同点进行说明。
在图2A中，基区14的下端的深度与阳极区19的下端的深度相同。相对于此，在图4中，阳极区19的下端的深度比基区14的下端的深度深。这样，通过加深阳极区19的深度，能够灵活地变更掺杂浓度的峰位置Pp和沟槽接触部20的底部的位置的深度。
图5是半导体装置100的变形例的上表面。本例的半导体装置100具备二极管部80，但不具备晶体管部70。本例的二极管部80具备多个虚设沟槽部30，但也可以具备栅极沟槽部40。本例的半导体装置100具备阳极电极53。虚设沟槽部30可以设定为阳极电位。
阳极电极53由包含金属的材料形成。阳极电极53的至少一部分区域可以由铝(Al)等金属、或者包含铝的合金、例如铝-硅合金(AlSi)、铝-硅-铜合金(AlSiCu)等金属合金形成。阳极电极53可以在由铝或包含铝的合金等形成的区域的下层具有由钛和/或钛化合物等形成的阻挡金属。
图6是示出半导体装置100的制造方法的流程图。该制造方法包括形成漂移区18的步骤S100、形成阳极区19的步骤S200、形成基区14的步骤S300以及形成沟槽接触部20的步骤S400。
在形成阳极区19的步骤S200中，通过从半导体装置100的正面21侧注入离子，从而形成阳极区19。本例的离子注入时的加速电压高于比较例的离子注入时的加速电压。本例的离子注入时的加速电压可以为100KeV以上且650KeV以下。通过以高于比较例的加速电压注入离子，能够在距正面21比比较例深的位置形成掺杂浓度的峰。
另外，可以进行多次离子的注入。离子的注入可以分为第一加速电压和第二加速电压来进行。第一加速电压可以低于第二加速电压。此时，多次注入的情况下注入的离子的剂量的总和可以与比较例的通过一次注入而注入的离子的剂量相同。以第一加速电压注入的离子的剂量可以比以第二加速电压注入的离子的剂量多。
在一例中，在以第一加速电压注入了离子的情况下，在退火处理前，掺杂浓度的峰位置可以是距正面21为0.3μm以上且1.0μm以下。另外，在以第二加速电压注入了离子的情况下，在退火处理前，掺杂浓度的峰位置可以是距正面21为0.8μm以上且1.5μm以下。作为一例，在以400KeV的加速电压注入离子的情况下，能够将掺杂浓度的峰配置在距正面21为0.8μm的位置，在以650KeV的加速电压注入离子的情况下，能够将掺杂浓度的峰配置在距正面21为1.3μm的位置。
在一例中，离子的注入可以分为400KeV和650KeV这两次来进行。另外，以400KeV的加速电压注入的离子的剂量可以多于以650KeV的加速电压注入的离子的剂量。通过进行多次注入，能够形成如图3D所示的具有平坦的区域的掺杂浓度分布。
接着，在步骤S300中，对半导体基板10的上表面施加掩模，进行追加的离子注入，从而选择性地形成基区14。掩模可以是诸如光致抗蚀剂等任意掩模。追加的离子注入也可以在高于比较例的加速电压下进行。由此，能够仅在晶体管部70的一部分区域形成基区14。另外，能够使基区14的掺杂浓度高于阳极区19的掺杂浓度。S300中的离子注入也可以进行多次。
接着，在步骤S400中，去除掩模，在形成层间绝缘膜38之后，形成沟槽接触部20。形成沟槽接触部20的步骤和形成层间绝缘膜38的步骤也可以调换顺序。即，也可以在形成沟槽接触部20之后，形成层间绝缘膜38。
之后，通过向沟槽接触部20的底部注入离子，从而形成晶体管插塞区73和二极管插塞区83。在一例中，注入的离子是B或BF2。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限于上述实施方式所记载的范围。能够对上述实施方式施加各种变更或改良对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包含在本发明的技术范围内。
需要注意的是，权利要求书、说明书及附图中所示的装置、系统、程序及方法中的动作、顺序、步骤及阶段等各处理的执行顺序只要没有特别明示“先于”、“早于”等，另外，只要在后续的处理中不使用前面的处理的输出，就能够以任意的顺序实现。关于权利要求书、说明书以及附图中的动作流程，即使为了方便而使用“首先”、“接下来”等进行了说明，也并不意味着必须按照该顺序实施。

Claims (19)

1.一种半导体装置，其特征在于，具备：
二极管部；
第一导电型的漂移区，其设置于半导体基板；
第二导电型的阳极区，其设置于比所述漂移区更靠所述半导体基板的正面侧的位置；以及
沟槽接触部，其在所述二极管部中设置于所述半导体基板的正面，
在所述半导体基板的深度方向上，与所述沟槽接触部的底部相同的深度处的所述阳极区的掺杂浓度为1E16cm-3以上且1E17cm-3以下。
2.根据权利要求1所述的半导体装置，其特征在于，
所述阳极区在所述半导体基板的深度方向上具有所述掺杂浓度的峰，
所述沟槽接触部的底部在所述半导体基板的深度方向上位于比所述阳极区的掺杂浓度的峰更靠所述正面侧的位置。
3.根据权利要求2所述的半导体装置，其特征在于，
所述阳极区在所述半导体基板的深度方向上的与所述沟槽接触部的所述底部相同的深度处，具有所述掺杂浓度的正的斜率。
4.根据权利要求3所述的半导体装置，其特征在于，
所述掺杂浓度的所述正的斜率为4E16cm-3/μm以上。
5.根据权利要求1所述的半导体装置，其特征在于，
所述阳极区具有平坦部，所述平坦部在所述半导体基板的深度方向上具有0.6μm以上且3.0μm以下的厚度，所述平坦部的掺杂浓度为1E16cm-3以上且1E17cm-3以下。
6.根据权利要求5所述的半导体装置，其特征在于，
所述沟槽接触部的下端的深度为从所述半导体基板的正面起算为0.3μm以上且0.6μm以下。
7.根据权利要求1所述的半导体装置，其特征在于，
在所述沟槽接触部的底部的下方具有第二导电型的二极管插塞区，所述二极管插塞区在沟槽的延伸方向上选择性地设置，且掺杂浓度高于所述阳极区的掺杂浓度。
8.根据权利要求7所述的半导体装置，其特征在于，
所述二极管部在所述半导体基板的背面具备掺杂浓度高于所述漂移区的掺杂浓度的第一导电型的阴极区，
所述阴极区包括第一导电型的第一阴极部和第二导电型的第二阴极部。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备晶体管部，所述晶体管部具有：
第一导电型的发射区，其设置于所述漂移区的上方，且掺杂浓度高于所述漂移区的掺杂浓度；以及
第二导电型的基区，其设置于所述漂移区的上方，
所述阳极区的掺杂浓度低于所述基区的掺杂浓度。
10.根据权利要求9所述的半导体装置，其特征在于，
所述阳极区的下端在所述半导体基板的深度方向上与所述基区的下端为相同深度。
11.根据权利要求9所述的半导体装置，其特征在于，
所述阳极区的下端在所述半导体基板的深度方向上比所述基区的下端深。
12.根据权利要求9所述的半导体装置，其特征在于，
在所述晶体管部具有第二导电型的晶体管插塞区，所述晶体管插塞区在所述沟槽接触部的底部沿沟槽的延伸方向延伸而设置，且掺杂浓度高于所述阳极区的掺杂浓度。
13.根据权利要求9所述的半导体装置，其特征在于，
在所述晶体管部还具备边界部，所述边界部在所述半导体基板的正面侧具有所述阳极区并且在所述半导体基板的背面侧具有第二导电型的集电区，
所述边界部具有设置于所述半导体基板的正面的所述沟槽接触部。
14.根据权利要求13所述的半导体装置，其特征在于，
在所述边界部，
在与所述晶体管部邻接的台面部，在所述沟槽接触部的底部，具有沿沟槽的延伸方向延伸而设置的第二导电型的晶体管插塞区，
在与所述二极管部邻接的台面部，在所述沟槽接触部的底部，具有沿沟槽的延伸方向选择性地设置的第二导电型的二极管插塞区。
15.根据权利要求13所述的半导体装置，其特征在于，
所述边界部具有被设定为与栅极电位不同的电位的一个以上的虚设沟槽部。
16.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板形成第一导电型的漂移区的步骤；
在比所述漂移区更靠所述半导体基板的正面侧的位置设置第二导电型的阳极区的步骤；以及
在所述半导体基板的正面设置沟槽接触部的步骤，
在所述半导体基板的深度方向上，与所述沟槽接触部的底部相同的深度处的所述阳极区的掺杂浓度为1E16cm-3以上且1E17cm-3以下。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
还包括通过向所述阳极区的一部分进一步进行离子注入，从而形成掺杂浓度高于所述阳极区的掺杂浓度的第二导电型的基区的步骤。
18.根据权利要求16所述的半导体装置的制造方法，其特征在于，
形成所述阳极区的步骤包括一次或多次注入离子的步骤，
所述一次或多次注入离子的步骤中的加速电压为100KeV以上且650KeV以下。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述一次或多次注入离子的步骤包括以第一加速电压进行离子注入的步骤和以第二加速电压进行离子注入的步骤，
所述第一加速电压低于所述第二加速电压，
以所述第一加速电压注入的离子的剂量比以所述第二加速电压注入的离子的剂量多。
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