CN116404041A - AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法 - Google Patents

AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法 Download PDF

Info

Publication number
CN116404041A
CN116404041A CN202211090728.9A CN202211090728A CN116404041A CN 116404041 A CN116404041 A CN 116404041A CN 202211090728 A CN202211090728 A CN 202211090728A CN 116404041 A CN116404041 A CN 116404041A
Authority
CN
China
Prior art keywords
type
barrier layer
algan
drift region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211090728.9A
Other languages
English (en)
Inventor
赵东艳
王于波
陈燕宁
邵瑾
刘芳
付振
段宝兴
李秀伟
李腾浩
钟明琛
马俊超
李明哲
杨银堂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Beijing Smartchip Microelectronics Technology Co Ltd
Beijing Core Kejian Technology Co Ltd
Original Assignee
Xidian University
Beijing Smartchip Microelectronics Technology Co Ltd
Beijing Core Kejian Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University, Beijing Smartchip Microelectronics Technology Co Ltd, Beijing Core Kejian Technology Co Ltd filed Critical Xidian University
Priority to CN202211090728.9A priority Critical patent/CN116404041A/zh
Publication of CN116404041A publication Critical patent/CN116404041A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors

Abstract

本发明涉及AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法；解决现有的AlGaN/GaN垂直型器件存在较低耐压和较高导通损耗的问题；超结场效应管包括衬底、漏极、在衬底上表面形成两个P型柱区，两个P型柱区之间形成N型漂移区，在P型柱区和N型漂移区上部形成P型阻挡层，在P型阻挡层上形成GaN沟道层和AlGaN势垒层，在AlGaN势垒层上形成源区，源区内设置源极，对N型漂移区、P型阻挡层、GaN沟道层和AlGaN势垒层中部刻蚀形成介质沟槽，在介质沟槽内设置三氧化二铝薄氧化层和SIPOS场板，位于两个SIPOS场板之间的二氧化硅和多晶硅，设置在多晶硅上方的栅极；位于栅极上表面的钝化层；两个源极共接，本发明还提出半超结场效应管以及超结、半超结场效应管的制作方法。

Description

AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作 方法
技术领域
本发明涉及AlGaN/GaN垂直型体场效应晶体管，具体涉及AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法。
背景技术
GaN(氮化镓)材料具有大的禁带宽度、高临界击穿电场和高电子饱和漂移速度等特点，因此其在大功率、高温以及高频的电力电子领域有非常广阔的应用前景。目前在GaN基晶体管中，AlGaN(铝镓氮)/GaN垂直型高电子迁移率晶体管是被广泛研究的对象之一。2001年，UmeshK在报告中成功制作并测试了第一个AlGaN/GaN垂直型器件，这是史上第一次成功制作GaN基垂直型器件，揭开了垂直型器件研究的新篇章，具有重要意义。
但是现有的AlGaN/GaN垂直型器件在使用时，存在较低的耐压以及较高的导通损耗的问题。
发明内容
本发明的目的是解决现有的AlGaN/GaN垂直型器件在使用时，存在较低的耐压以及较高的导通损耗的技术问题，而提供了AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法。
本发明所采用的技术方案是，
一种AlGaN/GaN垂直型超结绝缘半导体场效应管,包括：
GaN材料的衬底；
设置在衬底下表面的漏极；
沿衬底上表面外延生长形成的P型外延层；
其特殊之处在于，还包括：
栅极、通过对P型外延层中部贯通刻蚀形成的两个P型柱区，沿两个P型柱区相互靠近一侧表面分别外延生长形成连通的N型漂移区，在两个P型柱区和N型漂移区的上部经掺杂形成的P型阻挡层，在P型阻挡层上表面依次生长的GaN沟道层和AlGaN势垒层，通过对N型漂移区、P型阻挡层、GaN沟道层和AlGaN势垒层中部贯通刻蚀形成的介质沟槽，分别通过离子注入在介质沟槽两侧AlGaN势垒层上表面形成的两个源区，分别设置在两个源区内的两个源极；
所述介质沟槽两侧内壁上分别依次设置有三氧化二铝薄氧化层和SIPOS场板；位于两个SIPOS场板之间且自下而上依次淀积有二氧化硅和多晶硅；所述栅极设置在多晶硅和两个SIPOS场板的上表面，栅极的上表面设置有钝化层；
位于介质沟槽两侧的两个N型漂移区与对应的两个P型柱区构成超结漂移区；介质沟槽两侧的两个源极共接。
进一步地，N型漂移区的厚度与P型柱区的厚度相同，为4μm-10μm；
P型阻挡层的厚度是0.5μm-1μm；
GaN沟道层的厚度是0.04μm-0.08μm；
AlGaN势垒层的厚度是0.01μm-0.05μm；
三氧化二铝薄氧化层的厚度是0.02μm-0.05μm；
SIPOS场板的厚度是0.02μm-0.5μm。
进一步地，衬底的掺杂浓度为1×1017cm-3-1×1018cm-3；
N型漂移区从上往下分为n个分区，其中，n≥2，掺杂浓度自上而下依次递增，掺杂浓度为1×1016cm-3-1×1017cm-3；
P型柱区的掺杂浓度为1×1016cm-3-1×1017cm-3；
P型阻挡层的掺杂浓度为1×1017cm-3-1×1018cm-3。
进一步地，SIPOS场板的掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm；
AlGaN势垒层中Al组分比例为15％-30％。
本发明还提出一种上述AlGaN/GaN垂直型超结绝缘半导体场效应管的制作方法，其特殊之处在于，包括以下步骤：
1)氮化镓材料N+衬底上生长氮化镓P型外延层，并通过对P型外延层中部深沟槽刻蚀形成两个独立的P型柱区；
2)沿两个P型柱区相互靠近一侧外延生长形成连通的N型漂移区；
3)在N型漂移区和两个P型柱区上部通过P型离子注入和退火形成P型阻挡层；
4)在P型阻挡层上方依次生长形成GaN沟道层、AlGaN势垒层；
5)对N型漂移区、P型阻挡层、GaN沟道层以及AlGaN势垒层进行刻蚀，形成上下贯通，直达衬底的介质沟槽，两个N型漂移区与对应的两个P型柱区构成超结漂移区；
6)通过离子注入在介质沟槽两侧AlGaN势垒层上表面形成的两个源区，在AlGaN势垒层上表面刻蚀接触孔，在接触孔内淀积金属并刻蚀形成源极，并将介质沟槽两侧的源极共接；
7)在介质沟槽两侧形成三氧化二铝薄氧化层；
8)在三氧化二铝薄氧化层上通过淀积形成SIPOS场板，并在两侧的SIPOS场板之间下方淀积二氧化硅；
9)在二氧化硅上方淀积多晶硅，在多晶硅上表面淀积形成栅极；
10)在栅极上表面淀积钝化层；
11)衬底下表面通过离子注入形成漏区，漏区下方设置漏极。
本发明还提出一种AlGaN/GaN垂直型半超结绝缘半导体场效应管，包括：
GaN材料的衬底；
设置在衬底下表面的漏极；
沿衬底上表面外延生长的N型漂移区；
其特殊之处在于，还包括：
栅极，通过对N型漂移区左右两侧的上部刻蚀并进行P型外延生长形成的两个P型柱区，在两个P型柱区和N型漂移区上表面经掺杂形成的P型阻挡层，沿P型阻挡层上表面依次生长形成GaN沟道层和AlGaN势垒层，通过对N型漂移区、P型阻挡层、GaN沟道层和AlGaN势垒层中部贯通刻蚀形成的介质沟槽，分别通过离子注入在介质沟槽两侧的AlGaN势垒层上表面形成的两个源区，分别设置在两个源区内的两个源极；
所述介质沟槽两侧内壁上分别依次设置有三氧化二铝薄氧化层和SIPOS场板；位于两个SIPOS场板之间且自下而上依次淀积有二氧化硅和多晶硅；所述栅极设置在多晶硅和两个SIPOS场板的上表面，栅极的上表面设置有钝化层；
位于介质沟槽两侧的两个N型漂移区与对应的两个P型柱区构成半超结漂移区；介质沟槽两侧的两个源极共接。
进一步地，N型漂移区的厚度是4μm-10μm；
P型柱区的厚度为1/2的N型漂移区的厚度；
P型阻挡层的厚度是0.5μm-1μm；
GaN沟道层的厚度是0.04μm-0.08μm；
AlGaN势垒层的厚度是0.01μm-0.05μm；
三氧化二铝薄氧化层的厚度是0.02μm-0.05μm；
SIPOS场板的厚度是0.02μm-0.5μm。
进一步地，衬底的掺杂浓度为1×1017cm-3-1×1018cm-3；
N型漂移区从上往下分为n个分区，其中，n≥2，掺杂浓度自上而下依次递增，掺杂浓度为1×1016cm-3-1×1017cm-3；
P型柱区的掺杂浓度为1×1016cm-3-1×1017cm-3；
P型阻挡层的掺杂浓度为1×1017cm-3-1×1018cm-3。
进一步地，SIPOS场板的掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm；
AlGaN势垒层中Al组分比例为15％-30％。
本发明还提出一种上述AlGaN/GaN垂直型半超结绝缘半导体场效应管的制作方法，其特殊之处在于，包括以下步骤：
1)氮化镓材料N+衬底上表面生长氮化镓材料的N型漂移区；
2)通过对N型漂移区两侧上部刻蚀并进行P型外延生长，形成P型柱区；
3)在N型漂移区和两个P型柱区上部通过P型离子注入和退火形成P型阻挡层；
4)在P型阻挡层上方依次生长形成GaN沟道层、AlGaN势垒层；
5)对N型漂移区、P型阻挡层、GaN沟道层以及AlGaN势垒层进行刻蚀，形成上下贯通，直达衬底的介质沟槽，介质沟槽两侧的两个N型漂移区与对应的两个P型柱区构成半超结漂移区；
6)通过离子注入在介质沟槽两侧的AlGaN势垒层上表面形成的两个源区，在AlGaN势垒层上表面刻蚀接触孔，在接触孔内淀积金属并刻蚀形成源极，并将介质沟槽两侧的源极共接；
7)在介质沟槽两侧形成三氧化二铝薄氧化层；
8)在三氧化二铝薄氧化层上通过淀积形成SIPOS场板，并在两侧的SIPOS场板之间下方淀积二氧化硅；
9)在二氧化硅上方淀积多晶硅，在多晶硅上表面淀积形成栅极；
10)在栅极上表面淀积钝化层；
11)衬底下表面通过离子注入形成漏区，漏区下方设置漏极。
本发明的有益效果是：
1、本发明提出的AlGaN/GaN垂直型超结绝缘半导体场效应管，利用多次外延生长在器件漂移区内形成SIPOS场板和超结，在器件关断时，多数积累载流子电子消失，场板附近漂移区恢复为低掺杂区域，同时通过SIPOS场板电场调制效应和超结结构提升器件的纵向电场分布，提升了器件的击穿电压(BV)；在器件开态时，器件漂移区上形成多数载流子积累层，SIPOS场板下方高浓度电子区域相当于局部高浓度掺杂，利用超结，也可进一步提升N型漂移区掺杂浓度，同时N型漂移区实行阶梯掺杂，极大的降低了器件的比导通电阻(Ron,sp)。
因此，基于半绝缘多晶硅(SIPOS)场板的AlGaN/GaN垂直型超结金属绝缘半导体场效应晶体管，与现有AlGaN/GaN垂直型器件相比，半绝缘多晶硅(SIPOS)场板AlGaN/GaN器件具有更高的耐压和更低的导通损耗，其具有更好的性能。
2、本发明提出的AlGaN/GaN垂直型超结绝缘半导体场效应管，通过在超结区上部经掺杂形成的P型阻挡层起到阻断源端和漏端电流的作用。
3、本发明提出的AlGaN/GaN垂直型超结绝缘半导体场效应管，通过设置的三氧化二铝薄氧化层、SIPOS场板和漂移区表面构成一个电容，在器件导通时，受栅压的影响，会在漂移区表面形成多数载流子积累，降低了漂移区的导通电阻。
4、本发明提出的AlGaN/GaN垂直型超结绝缘半导体场效应管，设置在介质沟槽间的二氧化硅在器件反向击穿时，承担耐压的作用。
5、本发明提出的AlGaN/GaN垂直型半超结绝缘半导体场效应管，利用多次外延生长在器件漂移区内形成SIPOS场板和半超结。在器件关断时，多数积累载流子电子消失，场板附近漂移区恢复为低掺杂区域，同时通过SIPOS场板电场调制效应和半超结结构提升器件的纵向电场分布，提升了器件的击穿电压(BV)；在器件开态时，器件漂移区上形成多数载流子积累层，SIPOS场板下方高浓度电子区域相当于局部高浓度掺杂，利用半超结，也可进一步提升N型漂移区掺杂浓度，同时N型漂移区实行阶梯掺杂，极大的降低了器件的比导通电阻(Ron,sp)。
因此，基于半绝缘多晶硅(SIPOS)场板的AlGaN/GaN垂直型半超结金属绝缘半导体场效应晶体管，与现有AlGaN/GaN垂直型器件相比，半绝缘多晶硅(SIPOS)场板AlGaN/GaN器件具有更高的耐压和更低的导通损耗，其具有更好的性能。
6、本发明提出的AlGaN/GaN垂直型半超结绝缘半导体场效应管，通过在半超结区上部经掺杂形成的P型阻挡层起到阻断源端和漏端电流的作用。
7、本发明提出的AlGaN/GaN垂直型半超结绝缘半导体场效应管，通过设置的三氧化二铝薄氧化层、SIPOS场板和漂移区表面构成一个电容，在器件导通时，受栅压的影响，会在漂移区表面形成多数载流子积累，降低了漂移区的导通电阻。
8、本发明提出的AlGaN/GaN垂直型半超结绝缘半导体场效应管，设置在介质沟槽间的二氧化硅在器件反向击穿时，承担耐压的作用。
9、本发明提出的AlGaN/GaN垂直型半超结绝缘半导体场效应管，采用了半超结工艺，相比采用超结工艺的晶体管，降低了工艺制造的难度，节约了成本，减小了功耗，器件可靠性得到提高。
附图说明
图1是本发明实施例AlGaN/GaN垂直型超结绝缘半导体场效应管的结构原理示意图；
图2是本发明实施例AlGaN/GaN垂直型半超结绝缘半导体场效应管的结构原理示意图；
图3本发明实施例AlGaN/GaN垂直型超结绝缘半导体场效应管与现有AlGaN/GaN垂直型器件比导通电阻的对比图；
图4本发明实施例AlGaN/GaN垂直型半超结绝缘半导体场效应管与AlGaN/GaN垂直型超结绝缘半导体场效应管比导通电阻的对比图；
图中，1、源极；2、三氧化二铝薄氧化层；3、SIPOS场板；4、钝化层；5、栅极；6、AlGaN势垒层；7、GaN沟道层；8、多晶硅；9、P型阻挡层；10、N型漂移区；11、P型柱区；12、二氧化硅；13、衬底；14、漏极。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
场板技术是一种常用的终端技术，广泛地应用于高压功率半导体器件中，通过场板技术可以有效改善器件中的电场分布，从而提高器件的击穿电压。根据工艺的不同，场板可以分为金属场板和电阻场板。电阻场板一般采用半绝缘多晶硅(SIPOS)技术，由于电阻场板为非等势场板，即在场板上有均匀电势压降，从而场板与器件表面之间具有均匀的电势差，因此会在漂移区上产生多数载流子积累，积累的电子可以降低器件的比导通电阻(Ron,sp)。
超结主要应用于耐压为千伏等级的纵向分立功率器件，用来提升器件的击穿电压(BV)，并且降低器件的Ron,sp，使得器件的性能突破传统材料极限。
基于上述原理，本发明提出AlGaN/GaN垂直型超结绝缘半导体场效应管,如图1所示，该AlGaN/GaN垂直型超结绝缘半导体场效应管包括：
氮化镓材料的衬底13，其掺杂浓度为1×1017cm-3-1×1018cm-3，即为一般材料的浓度；衬底13底部兼作漏区，漏区掺杂浓度为1×1018cm-3-1×1019cm-3，漏区下表面形成漏极14。
在衬底13上生长氮化镓材料的P型外延层，采用深沟槽刻蚀技术对P型外延层中部进行贯通刻蚀，形成两个P型柱区11，P型柱区11的厚度为4μm-10μm，掺杂浓度为1×1016cm-3-1×1017cm-3。
在两个P型柱区11相互靠近一侧表面外延生长形成连通的N型漂移区10，N型漂移区10的厚度与P型柱区11的厚度相同，为4μm-10μm，N型漂移区10自上而下分为n个分区，掺杂浓度自上而下逐渐递增，N型漂移区10的掺杂浓度为1×1016cm-3-1×1017cm-3，其中n≥2。
N型漂移区10与两个P型柱区11形成超结漂移区。
在超结漂移区上部通过P型离子注入和退火形成P型阻挡层9，P型阻挡层9的厚度为0.5μm-1μm,掺杂浓度为1×1017cm-3-1×1018cm-3。
在P型阻挡层9上方向上生长形成GaN沟道层7，GaN沟道层7的厚度为0.04μm-0.08μm。
在GaN沟道层7上方生长形成AlGaN势垒层6，AlGaN势垒层6的厚度为0.01μm-0.05μm。
在N型漂移区10、P型阻挡层9、GaN沟道层7和AlGaN势垒层6中部通过深沟槽刻蚀技术形成纵向上下贯通，直达衬底13的介质沟槽，在介质沟槽两侧形成三氧化二铝薄氧化层2；三氧化二铝薄氧化层2的厚度为0.02μm-0.05μm，在三氧化二铝薄氧化层2表面形成SIPOS场板3；SIPOS场板3的厚度为0.02μm-0.5μm，掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm，SIPOS场板3的掺氧比例、电阻率和厚度的具体数值根据器件击穿电压确定。
在两个SIPOS场板3之间且自下而上依次淀积的二氧化硅12和多晶硅8，在多晶硅8上方设置栅极5，在栅极5上方形成钝化层4，二氧化硅12与多晶硅8的分界线和P型阻挡层9与N型漂移区10的分界线处于同一高度。
通过离子注入在介质构成两侧的AlGaN势垒层6表面形成源区；源区掺杂浓度为1×1018cm-3-1×1019cm-3；AlGaN势垒层6上表面在对应于源极1的位置刻蚀接触孔；在接触孔内淀积金属并刻蚀形成源极1，并将两处源极1共接。
本发明通过SIPOS电场调制和超结结构，使得器件整个漂移区上的纵向电场分布更均匀，同时通过对N型漂移区10实行分区掺杂，有效提升器件的BV，降低器件的Ron,sp。
本发明还提出AlGaN/GaN垂直型超结绝缘半导体场效应管的制作方法，包括以下步骤：
1)氮化镓材料N+衬底13上生长掺杂浓度为1×1016cm-3-1×1017cm-3的氮化镓P型外延层，并通过对P型外延层中部深沟槽刻蚀形成两个厚度为4μm-10μm独立的P型柱区11；
2)沿两个P型柱区11相互靠近一侧外延生长形成连通且自上而下阶梯掺杂的N型漂移区10，掺杂浓度为1×1016cm-3-1×1017cm-3；
3)在N型漂移区10和两个P型柱区11上部通过P型离子注入和退火形成厚度是0.5μm-1μm、掺杂浓度为1×1017cm-3-1×1018cm-3的P型阻挡层9；
4)在P型阻挡层9上方依次生长形成厚度是0.04μm-0.08μm的GaN沟道层7、厚度是0.01μm-0.05μm的AlGaN势垒层6；
5)对N型漂移区10、P型阻挡层9、GaN沟道层7以及AlGaN势垒层6进行刻蚀，形成上下贯通，直达衬底13的介质沟槽，从而使得形成两个厚度与P型柱区11厚度相同的N型漂移区10，两个N型漂移区10与对应的两个P型柱区11构成超结漂移区；
6)通过离子注入在介质沟槽两侧AlGaN势垒层6上表面形成的两个源区，在AlGaN势垒层6上表面刻蚀接触孔，在接触孔内淀积金属并刻蚀形成源极1，并将介质沟槽两侧的源极1共接；
7)在介质沟槽两侧形成厚度是0.02μm-0.05μm的三氧化二铝薄氧化层2；
8)在三氧化二铝薄氧化层2上通过淀积形成掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm，厚度是0.02μm-0.5μm的SIPOS场板3，并在两侧的SIPOS场板3之间下方淀积二氧化硅12；
9)在二氧化硅12上方淀积多晶硅8，在多晶硅8上表面淀积形成栅极5；
10)在栅极5上表面淀积钝化层4；
11)衬底13下表面通过离子注入形成漏区，漏区下方设置漏极14。
栅极5也可以淀积在SIPOS场板3的上方。
如图3所示，经ISE-TCAD仿真，本发明提出的新型器件的性能较之于现有的AlGaN/GaN垂直型器件明显提升，两种器件具有相等的N型漂移区10长度7μm时，新型器件的P型柱区11厚度为7μm，掺杂浓度为1.5×1016cm-3，N型漂移区10掺杂浓度为2.0×1016cm-3，P型阻挡层9厚度为0.5μm，P型阻挡层9掺杂浓度为3×1017cm-3；衬底13的掺杂浓度为1×1017cm-3，漏区掺杂浓度为1×1018cm-3，GaN沟道层7的厚度为0.04μm，AlGaN势垒层6的厚度为0.02μm，Al组分比例为15％；三氧化二铝薄氧化层2厚度为0.05μm，SIPOS场板3厚度为0.02μm，电阻率为1010Ω·cm；如图所示，现有器件比导通电阻为1.47mΩ·cm2，而新型器件的比导通电阻为0.97mΩ·cm2，提高了约34％。
综上所述，本发明提出的AlGaN/GaN垂直型超结绝缘半导体场效应管，具有沟槽栅结构，在漂移区两侧引入两个SIPOS场板3，SIPOS场板3上方与器件的栅极5连接，下方穿过整个漂移区与器件的衬底13连接，同时在漂移区两侧进行P型掺杂形成超结，在器件关断时，利用SIPOS场板3的电场调制和超结附近的PN结结构，使得器件N型漂移区10纵向电场分布更加均匀，可以提高击穿电压(BV)；在器件导通时，SIPOS场板3与N型漂移区10之间存在一定的电势差，会在N型漂移区10上产生多数载流子积累，形成导通沟道，利用超结也可以进一步提高N型漂移区10的掺杂浓度，使得器件的比导通电阻(Ron,sp)降低。
结合以上优势，相比于传统AlGaN/GaN垂直型高电子迁移率晶体管，本发明具有更高的耐压和更低的导通损耗。
半超结主要应用于耐压为千伏等级的纵向分立功率器件，用来提升器件的击穿电压(BV)，并且降低器件的Ron,sp，使得器件的性能突破传统材料极限。
基于上述原理，本发明还提出AlGaN/GaN垂直型半超结绝缘半导体场效应管，如图2所示，包括：
氮化镓材料的衬底13，其掺杂浓度为1×1017cm-3-1×1018cm-3，即为一般材料的浓度；衬底13底部兼作漏区，漏区掺杂浓度为1×1018cm-3-1×1019cm-3，漏区下表面形成漏极14。
在衬底13上外延生长形成氮化镓材料的N型漂移区10，N型漂移区10的厚度为4μm-10μm，N型漂移区10自上而下分为n个分区，掺杂浓度自上而下逐渐递增，N型漂移区10的掺杂浓度为1×1016cm-3-1×1017cm-3，其中n≥2。
通过对N型漂移区10两侧的上部刻蚀，并进行P型外延生长，形成P型柱区11，P型柱区11的掺杂浓度为1×1016cm-3-1×1017cm-3；P型柱区11的厚度是N型漂移区10厚度的一半，为2μm-5μm。
N型漂移区10与两个P型柱区11构成半超结漂移区。
在半超结漂移区上部通过P型离子注入和退火形成P型阻挡层9，P型阻挡层9的厚度为0.5μm-1μm，掺杂浓度为1×1017cm-3-1×1018cm-3。
在P型阻挡层9上方向上生长形成GaN沟道层7，GaN沟道层7的厚度为0.04μm-0.08μm。
在GaN沟道层7上方生长形成AlGaN势垒层6，AlGaN势垒层6的厚度为0.01μm-0.05μm。
在N型漂移区10、P型阻挡层9、GaN沟道层7和AlGaN势垒层6中部通过深沟槽刻蚀技术形成纵向上下贯通，直达衬底13的纵向介质沟槽，在介质沟槽两侧形成三氧化二铝薄氧化层2；三氧化二铝薄氧化层2的厚度为0.02μm-0.05μm，在三氧化二铝薄氧化层2表面形成SIPOS场板3；SIPOS场板3的厚度为0.02μm-0.5μm，掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm，SIPOS场板3的掺氧比例、电阻率和厚度的具体数值根据器件击穿电压确定。
在两个SIPOS场板3之间且自下而上依次淀积的二氧化硅12和多晶硅8，在多晶硅8上方设置栅极5，在栅极5上方形成钝化层4。
通过离子注入在介质沟槽两侧的AlGaN势垒层6上表面形成源区；源区掺杂浓度为1×1018cm-3-1×1019cm-3；AlGaN势垒层6上表面在对应于源极1的位置刻蚀接触孔；在接触孔内淀积金属并刻蚀形成源极1，并将两处源极1共接。
本发明通过SIPOS电场调制和半超结结构，使得器件整个漂移区上的纵向电场分布更均匀，同时也提升了漂移区掺杂浓度，有效提升器件的BV，降低器件的Ron,sp。
本发明还提出AlGaN/GaN垂直型半超结绝缘半导体场效应管的制作方法，包括以下步骤：
1)氮化镓材料N+衬底13上表面生长自上而下阶梯掺杂的氮化镓材料N型漂移区10，掺杂浓度为1×1016cm-3-1×1017cm-3；
2)通过对N型漂移区10两侧上部刻蚀并进行P型外延生长，形成厚度为2μm-5μm的P型柱区11；
3)在N型漂移区10和两个P型柱区11上部通过P型离子注入和退火形成厚度是0.5μm-1μm，掺杂浓度为1×1016cm-3-1×1017cm-3的P型阻挡层9；
4)在P型阻挡层9上方依次生长形成厚度是0.04μm-0.08μm的GaN沟道层7、厚度是0.01μm-0.05μm的AlGaN势垒层6；
5)对N型漂移区10、P型阻挡层9、GaN沟道层7以及AlGaN势垒层6进行刻蚀，形成上下贯通，直达衬底13的介质沟槽，介质构成两侧的两个N型漂移区10与对应的两个P型柱区11构成半超结漂移区，介质沟槽底部两侧的N型漂移区10的厚度为P型柱区11的一倍；
6)通过离子注入在介质沟槽两侧的AlGaN势垒层6上表面形成的两个源区，在AlGaN势垒层6上表面刻蚀接触孔，在接触孔内淀积金属并刻蚀形成源极1，并将介质沟槽两侧的源极1共接；
7)在介质沟槽两侧形成厚度是0.02μm-0.05μm的三氧化二铝薄氧化层2；
8)在三氧化二铝薄氧化层2上通过淀积形成厚度是0.02μm-0.5μm，掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm的SIPOS场板3，并在两侧的SIPOS场板3之间下方淀积二氧化硅12；
9)在二氧化硅12上方淀积多晶硅8，在多晶硅8上表面淀积形成栅极5；
10)在栅极5上表面淀积钝化层4；
11)衬底13下表面通过离子注入形成漏区，漏区下方设置漏极14。
栅极5也可以淀积在SIPOS场板3的上方。
如图4所示，经ISE-TCAD仿真，本发明提出的新型器件的性能较之于AlGaN/GaN垂直型超结器件明显提升，两种器件具有相等的N型漂移区10长度7μm时，新型器件的P型柱区11厚度为2.5μm，掺杂浓度为1.5×1016cm-3，N型漂移区10掺杂浓度为2.0×1016cm-3，P型阻挡层9度为0.5μm，P型阻挡层9杂浓度为3×1017cm-3，衬底13的掺杂浓度为1×1017cm-3，漏区掺杂浓度为1×1018cm-3，GaN沟道层7的厚度为0.04μm，AlGaN势垒层6的厚度为0.02μm，Al组分比例为15％；三氧化二铝薄氧化层2厚度为0.05μm，SIPOS场板3厚度为0.02μm，电阻率为1010Ω·cm，如图所示，超结器件比导通电阻为0.97mΩ·cm2，而新型半超结器件的比导通电阻为0.75mΩ·cm2，提高了约22.6％。
本发明提出了AlGaN/GaN垂直型半超结绝缘半导体场效应管，具有沟槽栅结构，在漂移区两侧引入两个SIPOS场板3，SIPOS场板3上方与器件的栅极5连接，下方穿过整个漂移区与器件的衬底13连接。同时在漂移区两侧进行P型掺杂形成半超结。在器件关断时，利用SIPOS场板3的电场调制使得器件N型漂移区10纵向电场分布更加均匀；同时在半超结周围的N型漂移区10内形成比较均衡的PN结结构，借助纵向PN结的耐压原理，可以提高击穿电压(BV)；在器件导通时，SIPOS场板3与N型漂移区10之间存在一定的电势差，会在N型漂移区10上产生多数载流子积累，形成导通沟道，利用半超结也可以进一步提高N型漂移区10的掺杂浓度，使得器件的比导通电阻(Ron,sp)降低。
结合以上优势，相比于传统AlGaN/GaN垂直型高电子迁移率晶体管，本发明具有更高的耐压和更低的导通损耗。

Claims (10)

1.一种AlGaN/GaN垂直型超结绝缘半导体场效应管,包括：
GaN材料的衬底(13)；
设置在衬底(13)下表面的漏极(14)；
沿衬底(13)上表面外延生长形成的P型外延层；
其特征在于，还包括：
栅极(5)、通过对P型外延层中部贯通刻蚀形成的两个P型柱区(11)，沿两个P型柱区(11)相互靠近一侧表面分别外延生长形成连通的N型漂移区(10)，在两个P型柱区(11)和N型漂移区(10)的上部经掺杂形成的P型阻挡层(9)，在P型阻挡层(9)上表面依次生长的GaN沟道层(7)和AlGaN势垒层(6)，通过对N型漂移区(10)、P型阻挡层(9)、GaN沟道层(7)和AlGaN势垒层(6)中部贯通刻蚀形成直达衬底(13)的介质沟槽，分别通过离子注入在介质沟槽两侧AlGaN势垒层(6)上表面形成的两个源区，分别设置在两个源区内的两个源极(1)；
所述介质沟槽两侧内壁上分别依次设置有三氧化二铝薄氧化层(2)和SIPOS场板(3)；位于两个SIPOS场板(3)之间且自下而上依次淀积有二氧化硅(12)和多晶硅(8)；所述栅极(5)设置在多晶硅(8)和两个SIPOS场板(3)的上表面，栅极(5)的上表面设置有钝化层(4)；
位于介质沟槽两侧的两个N型漂移区(10)与对应的两个P型柱区(11)构成超结漂移区；介质沟槽两侧的两个源极(1)共接。
2.根据权利要求1所述的AlGaN/GaN垂直型超结绝缘半导体场效应管,其特征在于：
N型漂移区(10)的厚度与P型柱区(11)的厚度相同，为4μm-10μm；
P型阻挡层(9)的厚度是0.5μm-1μm；
GaN沟道层(7)的厚度是0.04μm-0.08μm；
AlGaN势垒层(6)的厚度是0.01μm-0.05μm；
三氧化二铝薄氧化层(2)的厚度是0.02μm-0.05μm；
SIPOS场板(3)的厚度是0.02μm-0.5μm。
3.根据权利要求2所述的AlGaN/GaN垂直型超结绝缘半导体场效应管,其特征在于：
衬底(13)的掺杂浓度为1×1017cm-3-1×1018cm-3；
N型漂移区(10)从上往下分为n个分区，其中，n≥2，掺杂浓度自上而下依次递增，掺杂浓度为1×1016cm-3-1×1017cm-3；
P型柱区(11)的掺杂浓度为1×1016cm-3-1×1017cm-3；
P型阻挡层(9)的掺杂浓度为1×1017cm-3-1×1018cm-3。
4.根据权利要求3所述的AlGaN/GaN垂直型超结绝缘半导体场效应管,其特征在于：
SIPOS场板(3)的掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm；
AlGaN势垒层(6)中Al组分比例为15％-30％。
5.一种权利要求1-4任一所述的AlGaN/GaN垂直型超结绝缘半导体场效应管的制作方法，其特征在于，包括以下步骤：
1)氮化镓材料N+衬底(13)上生长氮化镓P型外延层，并通过对P型外延层中部深沟槽刻蚀形成两个独立的P型柱区(11)；
2)沿两个P型柱区(11)相互靠近一侧外延生长形成连通的N型漂移区(10)；
3)在N型漂移区(10)和两个P型柱区(11)上部通过P型离子注入和退火形成P型阻挡层(9)；
4)在P型阻挡层(9)上方依次生长形成GaN沟道层(7)、AlGaN势垒层(6)；
5)对N型漂移区(10)、P型阻挡层(9)、GaN沟道层(7)以及AlGaN势垒层(6)进行刻蚀，形成上下贯通，直达衬底(13)的介质沟槽，介质沟槽两侧两个N型漂移区(10)与对应的两个P型柱区(11)构成超结漂移区；
6)通过离子注入在介质沟槽两侧AlGaN势垒层(6)上表面形成的两个源区，在AlGaN势垒层(6)上表面刻蚀接触孔，在接触孔内淀积金属并刻蚀形成源极(1)，并将介质沟槽两侧的源极(1)共接；
7)在介质沟槽两侧形成三氧化二铝薄氧化层(2)；
8)在三氧化二铝薄氧化层(2)上通过淀积形成SIPOS场板(3)，并在两侧的SIPOS场板(3)之间下方淀积二氧化硅(12)；
9)在二氧化硅(12)上方淀积多晶硅(8)，在多晶硅(8)上表面淀积形成栅极(5)；
10)在栅极(5)上表面淀积钝化层(4)；
11)衬底(13)下表面通过离子注入形成漏区，漏区下方设置漏极(14)。
6.一种AlGaN/GaN垂直型半超结绝缘半导体场效应管，包括：
GaN材料的衬底(13)；
设置在衬底(13)下表面的漏极(14)；
沿衬底(13)上表面外延生长的N型漂移区(10)；
其特征在于，还包括：
栅极(5)，通过对N型漂移区(10)左右两侧的上部刻蚀并进行P型外延生长形成的两个P型柱区(11)，在两个P型柱区(11)和N型漂移区(10)上表面经掺杂形成的P型阻挡层(9)，沿P型阻挡层(9)上表面依次生长形成GaN沟道层(7)和AlGaN势垒层(6)，通过对N型漂移区(10)、P型阻挡层(9)、GaN沟道层(7)和AlGaN势垒层(6)中部贯通刻蚀形成直达衬底(13)的介质沟槽，分别通过离子注入在介质沟槽两侧的AlGaN势垒层(6)上表面形成的两个源区，分别设置在两个源区内的两个源极(1)；
所述介质沟槽两侧内壁上分别依次设置有三氧化二铝薄氧化层(2)和SIPOS场板(3)；位于两个SIPOS场板(3)之间且自下而上依次淀积有二氧化硅(12)和多晶硅(8)；所述栅极(5)设置在多晶硅(8)和两个SIPOS场板(3)的上表面，栅极(5)的上表面设置有钝化层(4)；
位于介质沟槽两侧的两个N型漂移区(10)与对应的两个P型柱区(11)构成半超结漂移区；介质沟槽两侧的两个源极(1)共接。
7.根据权利要求6所述的AlGaN/GaN垂直型半超结绝缘半导体场效应管,其特征在于：
N型漂移区(10)的厚度是4μm-10μm；
P型柱区(11)的厚度为1/2的N型漂移区(10)的厚度；
P型阻挡层(9)的厚度是0.5μm-1μm；
GaN沟道层(7)的厚度是0.04μm-0.08μm；
AlGaN势垒层(6)的厚度是0.01μm-0.05μm；
三氧化二铝薄氧化层(2)的厚度是0.02μm-0.05μm；
SIPOS场板(3)的厚度是0.02μm-0.5μm。
8.根据权利要求7所述的AlGaN/GaN垂直型半超结绝缘半导体场效应管,其特征在于：
衬底(13)的掺杂浓度为1×1017cm-3-1×1018cm-3；
N型漂移区(10)从上往下分为n个分区，其中，n≥2，掺杂浓度自上而下依次递增，掺杂浓度为1×1016cm-3-1×1017cm-3；
P型柱区(11)的掺杂浓度为1×1016cm-3-1×1017cm-3；
P型阻挡层(9)的掺杂浓度为1×1017cm-3-1×1018cm-3。
9.根据权利要求8所述的AlGaN/GaN垂直型半超结绝缘半导体场效应管,其特征在于：
SIPOS场板(3)的掺氧比例为15％-35％，电阻率为106Ω·cm-1012Ω·cm；
AlGaN势垒层(6)中Al组分比例为15％-30％。
10.一种权利要求6-9任一所述的AlGaN/GaN垂直型半超结绝缘半导体场效应管的制作方法，其特征在于，包括以下步骤：
1)氮化镓材料N+衬底(13)上表面生长氮化镓材料的N型漂移区(10)；
2)通过对N型漂移区(10)两侧上部刻蚀并进行P型外延生长，形成P型柱区(11)；
3)在N型漂移区(10)和两个P型柱区(11)上部通过P型离子注入和退火形成P型阻挡层(9)；
4)在P型阻挡层(9)上方依次生长形成GaN沟道层(7)、AlGaN势垒层(6)；
5)对N型漂移区(10)、P型阻挡层(9)、GaN沟道层(7)以及AlGaN势垒层(6)进行刻蚀，形成上下贯通，直达衬底(13)的介质沟槽，介质沟槽两侧的两个N型漂移区(10)与对应的两个P型柱区(11)构成半超结漂移区；
6)通过离子注入在介质沟槽两侧的AlGaN势垒层(6)上表面形成的两个源区，在AlGaN势垒层(6)上表面刻蚀接触孔，在接触孔内淀积金属并刻蚀形成源极(1)，并将介质沟槽两侧的源极(1)共接；
7)在介质沟槽两侧形成三氧化二铝薄氧化层(2)；
8)在三氧化二铝薄氧化层(2)上通过淀积形成SIPOS场板(3)，并在两侧的SIPOS场板(3)之间下方淀积二氧化硅(12)；
9)在二氧化硅(12)上方淀积多晶硅(8)，在多晶硅(8)上表面淀积形成栅极(5)；
10)在栅极(5)上表面淀积钝化层(4)；
11)衬底(13)下表面通过离子注入形成漏区，漏区下方设置漏极(14)。
CN202211090728.9A 2022-09-07 2022-09-07 AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法 Pending CN116404041A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211090728.9A CN116404041A (zh) 2022-09-07 2022-09-07 AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211090728.9A CN116404041A (zh) 2022-09-07 2022-09-07 AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法

Publications (1)

Publication Number Publication Date
CN116404041A true CN116404041A (zh) 2023-07-07

Family

ID=87008086

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211090728.9A Pending CN116404041A (zh) 2022-09-07 2022-09-07 AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法

Country Status (1)

Country Link
CN (1) CN116404041A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117219672A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 准垂直型氮化镓积累型功率器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117219672A (zh) * 2023-10-16 2023-12-12 乐山希尔电子股份有限公司 准垂直型氮化镓积累型功率器件

Similar Documents

Publication Publication Date Title
KR101632938B1 (ko) 밀봉 플러그를 구비한 반도체 트렌치 구조와 방법
CN109920854B (zh) Mosfet器件
US7989886B2 (en) Alignment of trench for MOS
US20050242392A1 (en) Super trench MOSFET including buried source electrode and method of fabricating the same
CN113611750B (zh) Soi横向匀场高压功率半导体器件及制造方法和应用
CN107342326B (zh) 一种降低导通电阻的功率半导体器件及制造方法
US20220320295A1 (en) Sic mosfet structures with asymmetric trench oxide
CN108447911B (zh) 一种深浅沟槽半导体功率器件及其制备方法
CN114420761B (zh) 一种耐高压碳化硅器件及其制备方法
US20220293787A1 (en) Trench bottom shielding methods and approaches for trenched semiconductor device structures
CN114284358A (zh) 一种碳化硅功率器件及其制备方法
US8624302B2 (en) Structure and method for post oxidation silicon trench bottom shaping
CN105027290A (zh) 自适应电荷平衡的mosfet技术
CN114464670A (zh) 一种超低比导的超结mosfet及其制备方法
CN116404041A (zh) AlGaN/GaN垂直型超结/半超结绝缘半导体场效应管及制作方法
CN107342226B (zh) 超小单元尺寸纵向超结半导体器件的制造方法
US11430880B2 (en) Insulated gate bipolar transistor and method of manufacturing same
US11264475B2 (en) Semiconductor device having a gate electrode formed in a trench structure
CN113594255A (zh) 沟槽型mosfet器件及其制备方法
CN116190438A (zh) 一种AlGaN/GaN垂直型高电子迁移率晶体管及其制作方法
CN110212026A (zh) 超结mos器件结构及其制备方法
CN102945799A (zh) 纵向功率半导体器件的制造方法
CN107046062B (zh) 一种具有半绝缘多晶硅层的纵向双扩散金属氧化物半导体场效应管
EP4040500A1 (en) Transistor device and method of manufacturing
CN104037206A (zh) 超级结器件及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination