CN102779836A

CN102779836A - 使用高介电常数槽结构的低比导通电阻的纵向功率器件

Info

Publication number: CN102779836A
Application number: CN2012102431811A
Authority: CN
Inventors: 李俊宏; 李平
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2012-07-13
Filing date: 2012-07-13
Publication date: 2012-11-14
Anticipated expiration: 2032-07-13
Also published as: CN102779836B

Abstract

使用高介电常数槽结构的低比导通电阻的纵向功率器件，涉及半导体功率器件，本发明包括漂移区、硅衬底、栅极、沟道区、欧姆接触重掺杂区、源极和绝缘栅极介质，其特征在于，漂移区、硅衬底、源极为第一种导电类型，沟道区、欧姆接触重掺杂区为第二种导电类型，高介电常数材料柱设置于栅极与硅衬底之间，栅极与高介电常数材料柱直接接触，漂移区环绕于高介电常数材料柱。本发明使高介电材料功率器件的比导通电阻和纵向Super Junction功率器件相比，出现超过三个数量级的降低。

Description

使用高介电常数槽结构的低比导通电阻的纵向功率器件

技术领域

本发明涉及半导体功率器件，特别是纵向高压器件耐压区材料和结构。

背景技术

众所周知，传统纵向功率器件是通过一层低掺杂的半导体漂移区来承受高压。例如最典型的纵向双扩散MOS器件（VDMOS），在其截止时，低掺杂的漂移区将出现全耗尽，从而引入空间电荷，承受高压。显然，加大漂移区长度或降低漂移区的掺杂均可提高VDMOS的耐压，然而上述两项提高耐压的措施均会对器件的比导通电阻造成严重影响。根据文献[C.Hu,Optimum doping profile for minimum ohmicresistance and high-breakdown voltage.IEEE Trans.Electr.Dev.26,243-245(1979)]的计算，比导通电阻Ron和耐压BV的关系是：Ron∝BV^2.5Ω*mm²，也就是说，如果通过加大漂移区长度或降低漂移区掺杂的方法来提高耐压，耐压的线性提高将会导致比导通电阻的平方增加。后来出现的Super Junction[X.Chen,Semiconductor power devicewith alternating conductivity.US Patent.5216275,Jun.1,1993]将Ron和BV的关系推进到了Ron∝BV^1.3Ω*mm²近似线性的关系。在专利[X.Chen,Super-junction voltage sustaining layers with alternatingsemiconductor and high-K dielectric regions.US Patent.7230310,Jun.12,(2007)]中，发明者使用高介电常数槽来替代P型掺杂，利用高介电常数材料的电场调制效应来实现电场的均匀分布，从而实现高耐压。

然而，上述技术均通过优化功率器件截止时的电场分布来实现同等比导通电阻条件下耐压的提高，而未使用其他方法来对器件的比导通电阻进行优化。所以器件的比导通电阻大小仍然依赖于漂移区的掺杂浓度N_D，使得耐压和比导通电阻的矛盾仍然存在。文献[S.E.D.Habib,The ALDMOST:A New Power MOS Transistor.IEEE Electr.Dev.Lett.8,257–259(1987)]、[B.J.Baliga,T.Syau,and P.Venkatraman:Theaccumulation-mode field effect transistor:A new ultralow on-resistanceMOSFET.IEEE Electr Dev.Lett.13,427–429(1992)]通过减薄二氧化硅介质厚度的方法来对漂移区引入积累效应，从而在同等N_D的情况下加强器件导通时的载流子浓度，降低比导通电阻。但由于二氧化硅介电常数低，积累效应的效果受到限制，而太薄的二氧化硅介质也容易引起器件栅极击穿，使其应用受到限制。在专利[X.Chen,Super-junction voltage sustaining layers with alternating semiconductorand high-K dielectric regions.US Patent.7230310,Jun.12,(2007)]中，尽管也使用了高介电常数介质柱来调整漂移区电场的分布实现了高耐压，但如图10所示，高介电常数柱没有和栅极发生任何接触，故不会产生载流子积累效应，所以器件的比导通电阻较Super Junction相比不会显著降低。

发明内容

本发明所要解决的技术问题是，提供一种具有较低的比导通电阻的新型纵向硅功率器件。

本发明解决所述技术问题采用的技术方案是，使用高介电常数槽结构的低比导通电阻的纵向功率器件，包括漂移区、硅衬底、栅极、沟道区区、欧姆接触重掺杂区、源极和绝缘栅极介质，漂移区、硅衬底、源极为第一种导电类型，沟道区、欧姆接触重掺杂区为第二种导电类型，高介电常数材料柱设置于栅极与硅衬底之间，栅极与高介电常数材料柱直接接触。

在高介电常数材料柱内设置有第二填充材料，第二填充材料为第二种导电类型，高介电常数材料柱底部设有隔离介质，将填充材料和硅衬底隔离。

或者，高介电常数材料柱的上半部分的内部填充有与栅极材质相同的第三填充材料，第三填充材料与栅极直接接触。

或者，在高介电常数材料柱内设置有第一填充材料，高介电常数材料柱底部设有隔离介质，将第一填充材料和硅衬底隔离。

或者，在高介电常数材料柱的外壁壳体和中心柱部分之间填充有第二填充材料，高介电常数材料柱的底部设有隔离介质，隔离第二填充材料和硅衬底，欧姆接触重掺杂区直接接触漂移区，在漂移区中设置有外围层，外围层与高介电常数材料柱材质相同，外围层连接硅衬底和欧姆接触重掺杂区。

或者，在高介电常数材料柱的内部填充有第一填充材料，高介电常数材料柱的底部隔离第一填充材料和硅衬底，欧姆接触重掺杂区直接接触漂移区，在漂移区中设置有外围层，外围层与高介电常数材料柱材质相同，外围层连接硅衬底和欧姆接触重掺杂区。

或者，在高介电常数材料柱内设置有第二填充材料，高介电常数材料柱的外壁和内壁设置有缓冲层，底部设有隔离介质，将第一填充材料和硅衬底隔离。

或者，在高介电常数材料柱内设置有第二填充材料，隔离介质将第二填充材料分割为两部分，上部分与栅极接触，下部分与硅衬底接触。

所述第一种导电类型为N型硅，第二种导电类型为P型硅；或者，第一种导电类型为P型硅，第二种导电类型为N型硅。所述第一填充材料的导电类型为第一种导电类型，所述第二填充材料的导电类型为第二种导电类型。

本发明通过引入高介电材料，除实现了不低于同等尺寸下SuperJunction器件的耐压以外，还利用材料的高介电性实现了漂移区的超强积累效应，大幅提高载流子浓度，使高介电材料功率器件的比导通电阻和纵向Super Junction功率器件相比，出现超过三个数量级的降低。

附图说明

图1是实施例1的结构示意图。

图2是实施例2的结构示意图。

图3是实施例3的结构示意图。

图4是实施例4的结构示意图。

图5是实施例5的结构示意图。

图6是实施例6的结构示意图。

图7是实施例7的结构示意图。

图8是实施例8的结构示意图。

图9是实施例1的一种可能布局的三维图。

图10是一种传统的高K功率器件结构示意图。

具体实施方式

如图1所示，本发明包括重掺杂的第一种导电类型的硅衬底4、轻掺杂的第一种导电类型的硅耐压漂移区1、漂移区1内与漂移区方向平行的高介电常数材料柱3，高介电常数材料柱的内部设有第二填充材料2，还包括使用第二种导电类型硅掺杂的沟道区6、使用第一种导电类型硅重掺杂的源极8、使用第二种导电类型硅重掺杂的欧姆接触重掺杂区7、绝缘栅极介质9，栅极5的部分或全部与高介电常数材料柱3或内部填充材料的部分或全部发生直接接触，高介电常数材料柱的内部填充材料通过隔离绝缘介质10与底部的漏极电极完全隔离。

该器件的典型应用如图1所示，第一种导电类型为N型，第二种掺杂类型为P型，高介电常数材料柱的内部填充材料为掺杂硅。当栅极为低电平，器件处于截止状态，漏极为高压，源极接地。根据文献[X.Chen,J.Sin,Optimization of the specific On-resistance of theCOOLMOS.IEEE Trans.Electr.Dev.48,344-348(2001)]的论述，尽管N掺杂的漂移区1和P掺杂的第二填充材料2存在纵向介质隔离，但由于漂移区1和第二填充材料2通过介质接触各部分均存在横向电势差（如果不考虑漂移区1和第二填充材料2之间的交互作用，作为N-区的漂移区1的主要电压降在沟道区区6、高介电常数材料柱3的PN结处，而P-区第二填充材料2的主要电压降存在于第二填充材料2和绝缘介质10的交界处，所以即使使用二氧化硅作为纵向介质隔离材料替代高介电常数材料柱3，只要其足够薄，漂移区1、第二填充材料2之间各处的电势差就会相互影响从而在漂移区内部产生电场，使得N掺杂漂移区1和P掺杂第二填充材料2出现空间电荷，同样出现Super Junction的电荷平衡，实现高耐压。而本发明使用的是高介电常数材料柱3对N掺杂的漂移区1和P掺杂的第二填充材料2进行了隔离，由于其高介电性，高介电介质无需很薄，漂移区1、第二填充材料2之间的电势差将在漂移区内部通过高介电常数材料柱产生更强的电场，从而在高介电常数材料柱3和漂移区1，第二填充材料2的交界面分别引入了大量的空间电荷，实现Super Junction的电荷平衡。另一方面，高介电材料引入使得漂移区的平均介电常数被提高，根据泊松方程，单一掺杂的漂移区内电场分布的斜率为qN_D/ε，所以介电常数越高，ε越大，电场斜率越小，电场分布也就均匀，从而实现更高的耐压。所以高介电介质具备电场调制能力。而图1的器件同时利用了Super Junction的电荷平衡和高介电常数材料的电场调制效应来优化漂移区电场分布，使得原本在PN结处集中的电场在上述两种机制的共同作用下更加均匀，所以在耐压方面，该器件较传统SuperJunction相比，还有一定的提高。由于漂移区1，第二填充材料2之间存在介质隔离，所以不会出现相互击穿，能允许更高的漂移区掺杂以实现更小的比导通电阻。

尽管使用专利[X.Chen,Super-junction voltage sustaining layerswith alternating semiconductor and high-K dielectric regions.US Patent.7230310,Jun.12,(2007)]提出的器件结构，也能利用高介电材料的电场调制效应实现电场的均匀分布，但由于高介电常数材料柱3没有和栅极5发生直接接触，所以不能实现比导通电阻的降低。而本发明除上述为器件截止时带来的益处外，还能呈数量级的降低器件导通时的比导通电阻。如图1所示，当栅极5为高电平，器件导通，尽管栅极5和高介电常数材料柱3及作为第二填充材料2的P型掺杂硅接触，但第二填充材料2通过隔离绝缘介质10与漏极进行了隔离，所以漏极和栅极之间没有通路，而作为第二填充材料2的P型掺杂硅由于与栅极5直接接触所以将保持与栅极5完全相同的电势，该电势将通过高介电常数材料柱3在材质为N型掺杂硅的漂移区1产生积累效应。由于高介电常数材料柱3是高介电常数介质，所以积累效应将非常强，在材质为N型掺杂硅的漂移区1的边缘，与高介电常数材料柱3的交界面引入大量载流子电荷（如图1所示），从而在漂移区形成一个导电通道直接连接硅衬底4和沟道区区6，使比导通电阻较同等条件下的Super Junction，实现超过三个数量级的降低。

以下为更具体的实施例。

实施例1：

参见图1。本实施例使用N+作为硅衬底4，使用N-作为漂移区1，并使用P-作为高介电常数柱内部的第二填充材料2。此外还包括P型掺杂沟道区6，欧姆接触重掺杂区7，源极8，多晶硅栅极5，二氧化硅绝缘栅极介质9，高介电常数材料柱3，以及隔离绝缘介质10，且隔离绝缘介质10位于高介电常数柱的底部。10可以采用与高介电常数材料柱3相同的材料，也可使用其他绝缘材料。

当器件处于截止状态时，虽然存在高介电常数材料柱3，但漂移区1和第二填充材料2的交替仍将产生Super Junction的电荷平衡，而高介电材料引入使得漂移区的平均介电常数被提高，根据泊松方程，单一掺杂的漂移区内电场分布的斜率为qN_D/ε，所以介电常数越高，漂移区内部的平均ε越大，电场斜率越小，电场分布也就越均匀，从而实现更高的耐压。而本实施例同时利用了Super Junction的电荷平衡和高介电常数材料的电场调制效应来优化漂移区电场分布，使得原本在PN结处集中的电场在上述两种机制的共同作用下更加均匀，所以在耐压方面，该器件较传统Super Junction相比，还能有一定的提高。由于漂移区1，第二填充材料2之间存在高介电常数材料柱3，所以不会出现相互击穿，能允许更高的漂移区掺杂以实现更小的比导通电阻。同时在器件导通时，栅极5为高电平，但第二填充材料2通过绝缘介质10与漏极Drain进行了隔离，所以Drain和栅极之间没有通路，第二填充材料2将与栅极5保持完全相同的电势，该电势将通过高介电常数材料柱3，在N型掺杂硅的漂移区1产生积累效应。由于高介电常数材料柱3的介电常数很高，所以积累效应将非常强，在N型掺杂硅的漂移区1的边缘，与高介电常数材料柱3的交界面引入大量载流子电荷，如图1所示，从而在漂移区形成一个导电通道直接连接漏极硅衬底4和沟道区6，如果使用高介电常数材料柱3的介电常数为1000，则本实施例的比导通电阻较同等条件下的Super Junction相比，实现超过三个数量级的降低。该实施例的一种可能的三维器件布局参见图8。由于该实施例要求先实现Super Junction，并在此基础上，完成深槽的刻蚀并填充高介电常数介质，所以具有一定的工艺难度。

实施例2：

参见图2。本实施例使用N+作为硅衬底4，使用N-作为漂移区1，并使用P-作为高介电常数柱的第二填充材料2。此外还包括P型掺杂沟道区6，欧姆接触重掺杂区7，源极8，多晶硅栅极5，二氧化硅绝缘栅极介质9，高介电常数材料柱3。同时使用与高介电常数材料柱3相同的材料作为内部填充和隔离绝缘介质10，即实心高介电常数材料柱3。根据泊松方程：N-漂移区内的电场分布斜率满足：qN_D/ε，而本实施例中高介电常数占据漂移区的比例较大，所以漂移区内平均介电常数ε比实施例1更大。尽管而本实施例的漂移区内没有P-，所以无法产生Super Junction的电荷平衡，但仅利用高介电材料的电场调制效应仍即可实现电场的均匀分布，使器件耐压值仍然接近实施例1。同时由于栅极5同高介电常数材料柱3直接接触，靠近沟道区6的漂移区与高介电常数材料柱3的交界处仍能产生较强的积累效应，降低比导通电阻。尽管在同等高介电常数材料柱3介电常数的前提下，该实施例的积累效应较实施例1相比较弱（如图2所示），且耐压会有一定的降低，但该实施例工艺实现简单，无需Super Junction结构，且仍然带有积累效应，所以该器件在同等条件下于传统Super Junction器件相比，仍然能实现更大的耐压和更小的比导通电阻。本实施例也可通过使用介电常数更高的高介电常数材料柱3来加强其有益效果。如果使用介电常数在10000的高介电常数材料柱3，则同样能实现较Super Junction相比，比导通电阻三个数量极以上的降低。

实施例3：

参见图3。本实施例使用N+作为硅衬底4，使用N-作为漂移区1，并使用P-作为高介电常数柱内部的第二填充材料2。此外还包括P型掺杂沟道区6，欧姆接触重掺杂区7，源极8，多晶硅栅极5，二氧化硅绝缘栅极介质9，高介电常数材料柱3，隔离介质10位于高介电常数柱的底部。使用同种高介电常数材料柱3作为高介电常数柱的下半部分填充材料，并以此实现隔离，同时使用栅极5的材料（多晶硅或金属）作为高介电常数材料柱3的上半部分填充材料。该实施例同样仅使用高介电材料的电场调制效应来优化电场的分布，但由于器件截止时高介电常数材料柱的部分内部填充材料5为导体，所以将地电位引入到了高介电常数材料柱的内部，等效于降低了器件的漂移区1的长度，使器件耐压较实施例1、2相比出现明显的降低。耐压降低的比例约为栅极填充材料5的长度和器件漂移区总长度之比。尽管该实施例使用的复合介质牺牲了耐压，但在器件导通时，在同等介电常数条件下栅极材料填充的上部分5对应漂移区1的上部分将产生与实施例1一样的超强积累效应，如图3所示，同时将为高介电柱的下部分对应的漂移区下部分带来比实施例2更强的载流子效应。该实施例工艺简单，无需Super Junction结构，通过牺牲一部分耐压，大幅加强器件的积累效应，降低器件的比导通电阻。

实施例4：

参见图4。本实施例使用N+作为硅衬底4，使用N-作为漂移区1，并使用N-作为高介电常数柱内部的第一填充材料12。此外还包括P型掺杂沟道区6，欧姆接触重掺杂区7，源极8，多晶硅栅极5，二氧化硅绝缘栅极介质9，高介电常数材料柱3，隔离介质10位于高介电常数柱的底部。并使用N-介质作为高介电常数柱的内部填充材料。由于漂移区同样没有P-，所以本实施例仅使用高介电材料的电场调制效应来优化电场的分布，但由于高介电材料所占漂移区比例较小，所以对整个漂移区的平均介电常数提高有限，使得器件的耐压较实施例1、2相比会出现一定的降低。但当器件导通时，整个高介电常数柱的内部是同漂移区1同样材料的N-型硅，由于同栅极5接触，并同漏极绝缘，所以将在整个漂移区形成同实施例一样的超强积累效应，使得即使使用1000左右的介电材料，也能出现三个数量级以上的比导通电阻降低。本实施例同样无需Super Junction结构，工艺较实施例相比容易实现。

实施例5：

根据泊松方程给出的电场斜率：qN_D/ε，如果漂移区中高介电常数材料柱占的比例更大，则平均介电常数ε也更大，使得斜率越小，电场分布也就越均匀。在专利[X.Chen,Super-junction voltage sustaininglayers with alternating semiconductor and high-K dielectric regions.USPatent.7230310,Jun.12,(2007)]中，尽管使用了高介电材料的电场调制效应来优化器件截止时的电场分布，但由于该类器件没有积累效应，器件导通时的导电通道依赖漂移区的长度，宽度及掺杂浓度，所以通过加大高介电常数材料柱占的比例来提高击穿电压将会导致漂移区半导体比例的下降，从而提高比导通电阻。然而如果使用本发明的积累效应，器件导通电阻主要由积累效应强弱决定，所以通过提高高介电常数材料柱所占的漂移区比例的方法来提高耐压几乎不会对比导通电阻造成影响。

参见图5。本实施例使用N+作为硅衬底4，使用N-作为漂移区1，并使用P-作为高介电常数柱内部的第二填充材料2。此外还包括P型掺杂沟道区6，欧姆接触重掺杂区7，源极8，多晶硅栅极5，二氧化硅绝缘栅极介质9，高介电常数材料柱3，隔离介质10位于高介电常数柱的底部。在高介电常数柱3的内部分为内外两层，包括壳体30和中心柱31，壳体30和中心柱31之间填充有P-型第二填充材料2。用同种高介电常数材料柱3对P-硅的第二填充材料2和Drain端隔离。同时将P型的欧姆接触重掺杂区7延长，并在N-漂移区也引入外围层32，外围层32与高介电常数材料柱3材质相同，两端分别与P+欧姆接触重掺杂区7和N+硅衬底4接触。本实施例的高介电材料占据了大部分漂移区，所以漂移区平均介电常数被大幅提高，明显超过实施例1，同时本实施例也使用了P-填充，能产生Super Junction的电荷平衡。上述两种效应使得本实施例的漂移区电场分布接近理想，所以本实施例在截止时将实现比实施例1更高的耐压，导通时由于P-硅的第二填充材料2的电位和栅极5电位一致，所以将在整个漂移区1上产生同实施例1一样的超强积累效应，用介电常数为1000的介电材料作为高介电常数材料柱3即可实现较Super Junction比导通电阻三个数量级以上的降低。本实施例同样需要以Super Junction为基础，并需要更多的高介电常数槽，所以工艺难度较大。

同样为了降低工艺难度，可使用图6的结构。本实施例使用N+作为硅衬底4，使用N-作为漂移区1，并使用N-作为高介电常数柱的内部第一填充材料12。此外还包括P型掺杂沟道区6，欧姆接触重掺杂区7，源极8，多晶硅栅极5，二氧化硅绝缘栅极介质9，高介电常数材料柱3，隔离介质10位于高介电常数柱的底部。在高介电常数材料柱3的内部可利用N-材料填充。用同种高介电常数材料柱3对P-硅的第二填充材料2和Drain端隔离。同时将P+欧姆接触重掺杂区7延长，并在N-漂移区也引入外围层32，外围层32与高介电常数材料柱3材质相同，两端分别与P+欧姆接触重掺杂区7和N+硅衬底4接触，以此提高高介电材料所占的比例。本实施例的高介电材料占据了大部分漂移区，所以漂移区平均介电常数被大幅提高，明显超过实施例4，使耐压较实施例4相比有明显提高，但该实施例仍能在全漂移区产生强积累效应，实现较Super Junction比导通电阻三个数量级以上的降低。无需Super Junction结构，工艺难度较低。

实施例6

参见图7。由于很多高介点材料需要利用退火来激发高介电性，而高介电常数材料柱3与漂移区1，第二填充材料2的直接接触容易在退火过程中由于热膨胀系数引起裂缝，所以上述各实施例的基础上，可在高介电常数材料柱3和1，2的交界面通过引入一层缓冲层11，缓冲层可以是可加工陶瓷，用来吸收应力，避免开裂。

实施例7

传统MOS器件无论横向还是纵向，当器件工作在线性区时，源漏之间的电阻将随源漏电压增大而增大，形成了正反馈。所以当源漏电流线性增大，源漏电压将以超过线性的速度增加，不利于大电流应用。而通过高介电常数柱，改进上述问题。参见图8。隔离介质10位于在高介电常数柱的内部。基于以实施例1的掺杂及材料，图8与图1的唯一不同在于图8中隔离介质10位于高介电常数柱的内部而图1中的隔离介质10位于高介电常数柱的底部。当器件导通时，由于隔离在高介电常数柱的内部，图8的器件栅极高压只会在漂移区上部分产生超强积累效应，使得其比导通电阻和实施例相比而言较大。但高介电常数柱内部的P-第二填充材料2的下半部分直接同漏极接触，其电位将受到漏极电压的影响。如果器件导通时漏极电压增大，高介电常数柱内部的P-第二填充材料2的下半部分电位也将增大，就会在漂移区的下半部分带来强度随漏极电压递增的积累效应，从而使得器件的比导通电阻随源、漏极电压增大而减小，形成负反馈，使得源漏电流线性增大时，源漏电压将以压线性的速度增加，适用于大电流器件应用。在上述其他实施例中，隔离介质10的位置除可以位于高介电常数柱底部外，也可位于高介电常数柱内部，以及顶部，以产生器件导通电阻随源漏间电压增大而降低的器件特性。

Claims

1.使用高介电常数槽结构的低比导通电阻的纵向功率器件，包括漂移区（1）、硅衬底（4）、栅极（5）、沟道区（6）、欧姆接触重掺杂区（7）、源极（8）和绝缘栅极介质（9），其特征在于，漂移区（1）、硅衬底（4）、源极（8）为第一种导电类型，沟道区（6）、欧姆接触重掺杂区（7）为第二种导电类型，高介电常数材料柱（3）设置于栅极（5）与硅衬底（4）之间，栅极（5）与高介电常数材料柱（3）直接接触，漂移区（1）环绕于高介电常数材料柱（3）。

2.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，在高介电常数材料柱（3）内设置有第二填充材料（2），第二填充材料（2）为第二种导电类型，高介电常数材料柱（3）底部设有隔离介质（10），将第二填充材料（2）和硅衬底（4）隔离。

3.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，高介电常数材料柱（3）的上半部分的内部填充有与栅极（5）材质相同的第三填充材料（51），第三填充材料（51）与栅极（5）直接接触。

4.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，在高介电常数材料柱（3）内设置有第一填充材料（12），第一填充材料（12）为第一种导电类型，高介电常数材料柱（3）底部设有隔离介质（10），将第一填充材料（12）和硅衬底（4）隔离。

5.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，高介电常数材料柱（3）包括壳体（30）和中心柱（31），壳体（30）和中心柱（31）之间填充有第二填充材料（2），高介电常数材料柱（3）的底部的隔离介质（10）隔离第二填充材料（2）和硅衬底（4），在漂移区（1）中设置有外围层（32），外围层（32）与高介电常数材料柱（3）材质相同，外围层（32）直接接触硅衬底（4）和欧姆接触重掺杂区（7）。

6.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，在高介电常数材料柱（3）的内部填充有第一填充材料（12），高介电常数材料柱（3）的底部隔离第一填充材料（12）和硅衬底（4），在漂移区（1）的内部设置有外围层（32），外围层（32）与高介电常数材料柱（3）材质相同，外围层（32）直接接触硅衬底（4）和欧姆接触重掺杂区（7）。

7.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，在高介电常数材料柱（3）内设置有第二填充材料（2），高介电常数材料柱（3）的外壁和内壁设置有缓冲层（11），底部设有隔离介质（10），将第二填充材料（2）和硅衬底（4）隔离。

8.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，在高介电常数材料柱（3）内设置有第二填充材料（2），隔离介质（10）将第二填充材料（2）分割为两部分，上部分与栅极（5）接触，下部分与硅衬底（4）接触。

9.如权利要求1、2、3、4、5、6、7或8所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，所述第一种导电类型为N型，第二种导电类型为P型；或者，第一种导电类型为P型，第二种导电类型为N型。

10.如权利要求1所述的使用高介电常数槽结构的低比导通电阻的纵向功率器件，其特征在于，所述第一填充材料（12）的导电类型为第一种导电类型，所述第二填充材料（2）的导电类型为第二种导电类型。