KR100760010B1 - 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체소자 - Google Patents
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Abstract
본 발명은 전력 반도체 소자에 관한 것으로, 제 1 도전형의 드레인 영역과, 상기 드레인 영역 상에 형성된 제 1 도전형의 제 1 에피텍셜 영역과, 상기 제 1 에피텍셜 영역 상에 형성된 스트라이프 형태로 이루어지는 하나 이상의 제 2 도전형의 제 1 및 제 2 바디 영역과, 상기 제 1 및 제 2 바디 영역 사이에 형성된 제 1 도전형의 제 2 에피텍셜 영역과, 상기 제 1 바디 영역 내의 소정 영역에 형성된 하나 이상의 제 1 도전형의 소스 영역과, 상기 제 1 도전형의 소스 영역, 상기 제 2 바디 영역 및 제 2 에피텍셜 영역 상에 형성된 게이트 절연막을 포함하며, 외곽 프레임 영역 자체의 분리와 스트라이프 형태의 내부 액티브 영역을 인위적으로 일부 분리시킴으로 인해 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍 영역에 의해 시간에 따른 전압의 변화 특성이 향상하여, 고전력 MOSFET를 쉽게 파괴시킬 수 있었던 견고성 전류의 흐름 특성을 개선하는 이점과 항복 전압 특성을 원하는 수준으로 조절 가능한 구조를 구현하는 것이다.
고전력, MOSFET, 스트라이프, 프레임, 바디, 항복 전압, 견고성 전류
Description
도 1은 종래 기술에 따른 스트라이프 구조의 단위 셀들을 갖는 고전력 MOSFET를 도시한 레이아웃도.
도 2는 도 1의 고전력 MOSFET 바디 영역 패턴 및 프레임 영역 패턴을 도시한 레이아웃도.
도 3은 도 1의 B - B′절단면을 따라 도시한 고전력 MOSFET의 단면도.
도 4는 본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자에 대한 평면도의 일부분을 나타내는 도면.
도 5는 도 4에서의 D - D′를 따라 절취하여 나타낸 수직 단면도.
도 6은 도 4에서의 p+ 바디 영역을 나타내는 도면.
**도면의 주요 부분에 대한 부호의 설명**
300 : 드레인 전극 310 : n+ 드레인 영역
320 : n- 에피텍셜 영역 330 : no 에피텍셜 영역
340 : p+ 바디 영역 350 : p- 바디 영역
351 : p- 바디 소정 영역 360 : 게이트 전극
370 : 게이트 절연막 380 : n+ 소스 영역
390 : 소스 전극
본 발명은 전력 반도체 소자에 관한 것으로서, 더욱 상세하게는 고전력 금속 산화물 반도체 전계 효과 트랜지스터(Power Metal Oxide Semiconductor Field Effect Transistor ; 이하, "고전력 MOSFET" 라고 함)에 관한 것이다.
상기 고전력 MOSFET는 높은 항복 전압, 낮은 온-저항(On-resistance) 및 빠른 스위칭 속도의 특성들을 만족하여야 하며, 상기 특성들 중에서 온-저항은 크게 채널 저항, 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor ; 이하, "JFET" 라고 함) 저항, 축적(Accumulation) 저항 및 드리프트(Drift) 저항성분으로 이루어진다.
여기서 특히 상기 드리프트 저항성분은 항복 전압과 직접적인 상관관계를 갖 는다.
도 1은 종래의 고전력 MOSFET의 일부를 나타내는 레이아웃도이다.
상기 도 1에서 보는 바와 같이 상기 고전력 MOSFET는 바디 영역 및 프레임 영역 패턴(100), 소스 영역 패턴(110), 게이트 전극 패턴(120), 소스 콘택 및 고농도 바디 영역 패턴으로 구성되어 있다.
도 2는 도 1의 바디 영역 및 프레임 영역 패턴(100)을 나타내는 레이아웃도이다.
상기 도 2에서 보는 바와 같이 바디 영역 패턴(101)은 스트라이프 형태로 이루어져 있으며, 상기 바디 영역 패턴(101)의 모서리 영역(102)은 프레임 영역(103)과 연결된다. 그 결과, 상기 바디 영역 패턴(101)은 프레임 영역(102)에 서로 연결되어 있다.
도 3은 도 1의 B - B′의 절단면을 따라 도시한 확대 단면도이다.
상기 도 3에서 보는 바와 같이 고전력 MOSFET는 드레인 영역(200), 드리프트층(210), 바디 영역(220), 소스 영역(230), 고농도 드리프트층(240), 게이트 절연막(250), 게이트 전극(260) 및 드레인 전극(270)을 구비한다.
상기 바디 영역(220)은 드리프트층(210)의 표면 아래에 하나 이상 형성되어 있으며, 인접한 바디 영역(220)들은 a만큼 이격되어 있으며, 제 2 도전형이며 저농도로 도핑되어 있다. 여기서 상기 제 2 도전형은 P형인 것이 바람직하다.
또한 상기 바디 영역(220)은 스트라이프 형태로 이루어져 있으며, 상기 스트라이프 형태의 양쪽 모서리(Edge)는 프레임 영역과 연결되어 있다. 그 결과, 각각의 바디 영역(220)들은 프레임 영역을 통하여 모두 연결되어 있다.
상기와 같이, 스트라이프 구조의 고전력 MOSFET는 각 단위 셀이 스트라이프 형태를 가지며, 이에 따라 육각형 구조의 고전력 MOSFET에 비해 소자의 항복 전압값과 스위칭 속도가 증가하는 장점이 있다.
그러나, 프레임 영역 자체가 모두 붙어 있고, 또한 액티브 영역의 스트라이프 구조로 형성된 영역과 프레임 영역이 붙어 있는 종래 기술의 고전력 MOSFET의 구조는 프레임 영역을 가지는 구조적 특성상 소자의 프레임 영역과 바디 영역 사이에서 항복 전압의 차이가 발생하여 그 값이 매우 크다.
이러한 이유는 하나 이상의 바디 영역이 서로 간격을 가지면서 규칙적으로 배열되어 있고, 각 바디 영역의 공핍 영역이 서로 접촉되므로 고전력 MOSFET의 드레인-소스 전압에 의해 야기되는 전기장이 그 접촉 부분에 집중되어서 항복 전압을 현격하게 낮추기 때문이다. 다시 말해서 프레임 영역을 가지는 고전력 MOSFET 구조에서는 프레임 영역의 항복 전압이 바디 영역보다 더 높으며 그 차이 또한 크다. 따라서 견고성 전류는 고전력 MOSFET에서 역방향 전압 인가 시 다이오드를 통해 흐르는 전류에 해당되므로 상기 견고성 전류는 항복 전압이 낮은 영역을 통하여 흐르기 마련이다. 그러므로 상기 견고성 전류의 대부분이 바디 영역을 통하여 흐르게 되어서 소자 내의 기생 바이폴라 트랜지스터를 동작시키게 되어 고전력 MOSFET를 쉽게 파괴시키는 문제점이 있으며, 시간에 따른 전압의 변화율(dv/dt) 특성이 나빠지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 프레임 영역 자체를 일부분 분리하고 스트라이프 형태의 바디 영역들을 프레임과 별개로 분리시킴으로써 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍 영역에 의해 시간에 따른 전압의 변화율(dv/dt) 특성이 향상되도록 하는데 그 목적이 있다.
또한 본 발명의 다른 목적은 프레임 영역과 엑티브 영역을 분리함으로 인해 고전력 MOSFET의 항복 전압(Breakdown Voltage)을 조절하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자는,
제 1 도전형의 드레인 영역과;
상기 드레인 영역 상에 형성된 제 1 도전형의 제 1 에픽텍셜 영역과;
상기 제 1 에픽텍셜 영역 상에 형성된 스트라이프 형태로 배열된 게이트 절연막과 상기 게이트 절연막 위에 형성된 게이트 전극과;
상기 제 1 에픽텐션 영역 표면 아래에 게이트 전극과 같은 방향의 스트라이프 형태로 형성되며, 프레임 영역과는 각각의 양쪽 모서리가 일부는 떨어지고 일부는 붙어있는 제 2 도전형의 바디 영역과;
상기 제 2 도전형의 바디 영역 내에 형성되어 있으며 상기 바디 영역의 깊이보다 얇게 형성되고 일정한 간격으로 연결된 구조를 가진 제 1 도전형의 소스 영역과;
상기 제 1 도전형의 소스 영역, 제 1 바디 영역 및 제 2 에픽텍셜 영역 상에 형성된 게이트 절연막과;
소스 영역 위에 형성되어 있는 소스 전극과;
상기 소스 영역, 제 1 바디 영역 및 제 2 에픽텍셜 영역들의 외곽에 형성되어 있는 제 2 도전형의 일부는 떨어져 있고 일부는 붙어 있는 구조를 가진 프레임 영역과;
상기 소스 영역, 제 1 바디 영역 및 제 2 에픽텍셜 영역들이 형성된 표면의 반대편 표면에 형성된 드레인 전극으로 구성되어 있다.
또한 상기 게이트 전극 아래의 제 2 도전형의 바디 영역 사이의 제 1 도전형의 드리프트 영역에 상기 제 1 도전형의 드리프트 영역보다 높은 농도로 같은 도전 형이 형성되어 있으며, 상기 바디 영역을 포함하는 프레임 영역의 곡률반경이 100㎛ 내지 200㎛ 인 것을 특징으로 하는 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자이다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자에 대한 평면도의 일부분을 나타내는 것이며, 도 5는 도 4에서의 D - D′를 따라 절취하여 나타낸 수직 단면도를 나타내는 것이며, 도 6은 도 4에서의 p+ 바디 영역을 나타내는 도면이다.
상기 도 4 내지 도 6에서 보는 바와 같이 드레인 전극(300), 제 1 도전형의 n+ 드레인 영역(310), 제 1 도전형의 제 1의 n- 에픽텍셜 영역(320), 제 1 도전형의 제 2의 no 에픽텍셜 영역(330), 제 2 도전형의 제 1의 p+ 바디 영역(340), 제 2 도전형의 제 2의 p- 바디 영역(350), 게이트 전극(360), 게이트 절연막(370), 제 1 도전형의 n+ 소스 영역(380) 및 소스 전극(390)으로 이루어져 있다.
본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소 자는 상기 도 4에서와 같이 게이트 전극 및 제 2 도전형의 제 1의 p+ 바디 영역 등이 스트라이프 형태로 이루어져 있으며, 게이트 전극들(360) 사이에 제 2 도전형의 제 1의 p+ 바디 영역(340), 제 1 도전형의 n+ 소스 영역(380) 및 소스 전극(390)이 배치된다. 또한 모든 제 2 도전형의 제 1의 p+ 바디 영역(340)들은 도 6에서 보는 바와 같이 일부 끊어진 구조로 이루어진다.
본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자의 상세한 구성 및 작용은 상기 도 5를 참조하여 설명한다.
상기 도 5에서 보는 바와 같이 실리콘 웨이퍼 기판에 해당하는 제 1 도전형의 n+ 드레인 영역(310) 상에 공지의 실리콘 에피텍셜 증착법을 이용하여 제 1 도전형의 제 1의 n- 에피텍셜 영역(320)이 형성된다. 이때, 상기 제 1 도전형의 제 1의 n- 에피텍셜 영역(320)의 두께 및 저항값이 고전력 MOSFET에서 항복 전압과 온-저항을 결정하는 중요한 인자가 되는 것은, 상기 제 1 도전형의 제 1의 n- 에피텍셜 영역(320) 위에는 공지의 JFET 이온 주입 방법을 사용하여 제 1 도전형의 제 2의 no 에픽텍셜 영역(330)이 형성되기 때문이다.
여기서 JFET 이온 주입 방법이란 제 1 도전형의 제 1의 n- 에피텍셜(320)에 n형 도펀트를 이온 주입하여 n-보다 높은 no의 농도를 가지는 에피텍셜 영역을 형성하는 것으로, 이는 고전력 MOSFET의 온-저항을 낮추기 위한 것이다. 일반적으로, 이는 고전력 MOSFET 분야에서는 이러한 제 2 도전형의 제 2의 p- 바디 영역(350) 사이의 제 1 도전형의 제 2의 no 에피텍셜 영역(330)을 JFET 영역이라고 부르고 있기 때문에 상술한 이온 주입 방법을 JFET 이온 주입법이라고 한다.
상기 제 1 도전형의 제 2의 no 에피텍셜 영역(330) 내의 소정 영역에는 규칙적으로 제 2 도전형의 제 1의 p+ 바디 영역(340) 및 제 2 도전형의 제 2의 p- 바디 영역(350)들이 하나 이상 형성된다. 상기 제 2 도전형의 제 1의 p+ 바디 영역(340)과 제 2의 p- 바디 영역(350)은 공지의 웰 드라이브 인(Well Drive In) 방법에 의해 형성된다.
여기서 p 바디 영역 형성시의 웰 드라이브 방법이란 p형의 도펀트를 이온 주입한 후 확산 공정에 의해 p형 도펀트를 제 1 도전형의 제 2의 no 에피텍셜 영역(330) 내로 확산시키는 방법이다.
상기 제 2 도전형의 제 2의 p- 바디 영역(350) 내의 양쪽 끝에는 제 2 도전형의 제 2의 p- 바디 영역(350)의 상부 표면에 인접하게 제 1 도전형의 n+ 소스 영역(380)이 형성된다. 그리고 상기 제 1 도전형의 n+ 소스 영역(380) 일부의 표면, 제 2 도전형의 제 2의 p- 바디 영역(350)의 소정의 영역(351)의 표면 및 제 2 도전형의 제 2의 p- 바디 소정 영역(351)들 사이의 제 1 도전형의 제 2의 no 에피텍셜 영역(330) 표면 상에는 게이트 절연막(370)을 개재하여 게이트 전극(360)이 형성된다.
여기서 상기 소정의 제 2 도전형의 제 2의 p- 바디 영역(351)은 고전력 MOSFET이 동작될 때에 채널이 형성되는 영역이다.
또한 게이트 전극(360)에 게이트 전압인 양(+)의 전압이 인가되면 게이트 절연막(370)과 접하고 있는 제 2 도전형의 제 2의 p- 바디 영역(350)이 인버전 현상에 의해 n형의 채널 영역으로 전환됨으로써, 소스-드레인 전압에 의해 제 1 도전형의 n+ 소스 영역(380)에서 나온 전자가 상기 n형의 채널 영역, 제 1 도전형의 제 2의 no 에피텍셜 영역(330), 및 제 1 도전형의 제 1의 n- 에피텍셜 영역(320)을 통과하고 최종적으로는 제 1 도전형의 n+ 드레인 영역(310)에 도달하여 고전력 MOSFET의 드레인 전류가 출력되게 된다.
끝으로, 상기 제 1 도전형의 n+ 드레인 영역(310) 및 제 1 도전형의 n+ 소스 영역(380) 각각과 전기적으로 연결하기 위한 드레인 전극(300) 및 소스 전극(390)이 형성되고, 게이트 전극(360) 상에는 상기 게이트 전극(360)과 소스 전극(390) 사이의 절연을 위한 절연막이 형성된다.
상기 도 4에서 설명하였듯이, 제 2 도전형의 제 1의 p+ 바디 영역(340)은 종래 기술과 같이 프레임 영역에 의해 연결되는 것이 아니라(도 2 참조) 서로 분리되 어 있어 스트라이프 형태의 상기 제 2 도전형의 제 1의 p+ 바디 영역(340)들의 각각 양단에 형성되는 구형구조의 공핍 영역에 의해 시간에 따른 전압의 변화율(dv/dt) 특성이 향상된다.
이하에서는, 본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자에서 프레임 영역을 제거하여 별개로 분리한 이유에 대해서 상세히 설명한다.
앞서 설명한 바와 같이 종래의 스트라이프 구조의 고전력 MOSFET는 프레임 영역을 가지는 구조적 특성상 소자의 프레임 영역과 바디 영역 사이에서 항복 전압의 차이가 발생하며 그 값이 매우 크다.
이러한 이유는 하나 이상의 바디 영역이 서로 간격을 가지면서 규칙적으로 배열되어 있고 각 바디 영역의 공핍 영역이 서로 접촉되므로 고전력 MOSFET의 드레인-소스 전압에 의해 야기되는 전기장이 그 접촉 부분에 집중되어서 항복 전압을 현격하게 낮추기 때문이다. 다시 말해서 프레임 영역을 가지는 고전력 MOSFET 구조에서는 프레임 영역의 항복 전압이 바디 영역보다 더 높으며 그 차이 또한 크다. 따라서 견고성 전류는 고전력 MOSFET에서 역방향 전압 인가시 다이오드를 통해 흐르는 전류에 해당하므로 상기 견고성 전류는 항복 전압이 낮은 영역을 통하여 흐르기 마련이다. 그러므로 상기 견고성 전류의 대부분이 엑티브 영역을 통하여 흐르게 되어서 소자 내의 기생 바이폴라 트랜지스터를 동작시키게 되어 고전력 MOSFET를 쉽게 파괴시키는 문제점이 발생하며, 시간에 따른 전압의 변화율(dv/dt) 특성이 나빠지는 문제점이 있었다.
이에 반하여, 본 발명에서는 프레임 영역을 일부 분리하여 스트라이프 형태의 바디 영역들을 별개로 분리시킴으로써 상기 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍 영역은 서로 접촉되지 않는다. 아울러, 프레임 영역이 분리됨으로 상기 프레임 영역과 바디 영역 사이의 항복 전압 차이에 의해 발생할 수 있는 고전력 MOSFET의 파괴 등의 문제점들이 원천 차단된다. 이는 견고성 전류가 적절히 분산되는 것을 의미하며, 이로써 다이오드 역기전력인 시간에 따른 전압의 변화율(dv/dt) 특성이 현저하게 개선된다.
상술한 바와 같이 본 발명에 따른 바람직한 실시 예를 설명하였지만, 본 발명은 상기한 실시 예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
이상에서 상세히 살펴본 바와 같이, 본 발명에 따른 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자는 스트라이프 형태의 바디 영역들을 별개로 분리시킴으로써 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구 조의 공핍 영역에 의해 시간에 따른 전압의 변화율(dv/dt) 특성이 향상되며, 고전력 MOSFET를 쉽게 파괴시킬 수 있었던 견고성 전류의 흐름 특성을 개선하며 항복 전압(Breakdown Voltage)을 조절할 수 있는 효과가 있다.
Claims (3)
- 제 1 도전형의 드레인 영역;상기 드레인 영역 상에 형성된 제 1 도전형의 제 1 에픽텍셜 영역;상기 제 1 에픽텍셜 영역 상에 형성된 스트라이프 형태로 배열된 게인트절연막과 상기 게이트 절연막 위에 형성된 게이트 전극;상기 에픽텐션 영역 표면 아래에 게이트 전극과 같은 방향의 스트라이프 형태로 형성되며, 프레임 영역과는 각각의 양쪽 모서리가 일부는 떨어지고 일부는 붙어있는 제 2 도전형의 바디 영역;상기 제 2 도전형의 바디 영역 내에 형성되어 있으며 상기 바디 영역의 깊이보다 얇게 형성되고 일정한 간격으로 연결된 구조를 가진 제 1 도전형의 소스 영역;상기 제 1 도전형의 소스 영역, 제 2 바디 영역 및 제 2 에픽텍셜 영역 상에 형성된 게이트 절연막;상기 제 1 도전형의 소스 영역 위에 형성되어 있는 소스 전극;상기 제 1 도전형의 소스 영역, 제 2 바디 영역 및 제 2 에픽텍셜 영역들의 외곽에 형성되어 있는 제 2 도전형의 일부는 떨어져 있고 일부는 붙어 있는 구조를 가진 프레임 영역;상기 제 1 도전형의 소스 영역, 제 2 바디 영역 및 제 2 에픽텍셜 영역들이 형성된 표면의 반대편 표면에 형성된 드레인 전극;으로 구성되어 있는 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자.
- 제 1항에 있어서,상기 게이트 전극 아래의 제 2 도전형의 바디 영역 사이의 제 1 도전형의 드리프트 영역에 상기 제 1 도전형의 드리프트 영역보다 높은 농도로 같은 도전형이 형성되어 있는 것을 특징으로 하는 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자.
- 제 1항에 있어서,상기 바디 영역을 포함하는 프레임 영역의 곡률반경이 100㎛ 내지 200㎛ 인 것을 특징으로 하는 시간에 따른 전압의 변화율 특성을 향상시킨 전력 반도체 소자.
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| US6369425B1 (en) | 1994-07-04 | 2002-04-09 | Sgs-Thomson Microelecttronica S.R.L. | High-density power device |
| KR20060023282A (ko) * | 2004-09-09 | 2006-03-14 | 라이톤 세미컨덕터 코퍼레이션 | 향상된 견고성을 갖는 전력 반도체 소자 |
| KR20060023284A (ko) * | 2004-09-09 | 2006-03-14 | 라이톤 세미컨덕터 코퍼레이션 | 펀치스루를 방지하기 위한 전력용 반도체 소자 및 그 제조방법 |
| KR20060093790A (ko) * | 2005-02-22 | 2006-08-25 | (주)쎄미하우 | 전력용 반도체 소자 |
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2006
- 2006-09-04 KR KR1020060084489A patent/KR100760010B1/ko active IP Right Grant
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