KR101216897B1 - 고전압 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예는 고전압 반도체 장치에 관한 것이다.
이를 위해 본 발명의 일 실시예는, 제1 도전형의 제1 반도체층; 상기 제1 반도체층 상에 평행한 수평방향으로 교대로 배열되는 제1 도전형의 제2 반도체층 및 제2 도전형의 제3 반도체층; 상기 제1 반도체층에 전기적으로 접속된 제1 주전극; 상기 제2 반도체층 및 제3 반도체층의 표면에 선택적으로 형성된 제2 도전형의 제4 반도체층; 상기 제4 반도체층 표면에 선택적으로 형성된 제5 반도체층; 상기 제4 반도체층 및 제5 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및 상기 제2 반도체층, 제4 반도체층 및 제5 반도체층의 표면에 절연막을 매개로 하여 형성된 제어전극을 포함하고, 상기 제3 반도체층은 제1 컬럼층 및 제2 컬럼층을 포함하며, 상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고, 상기 제1 컬럼층의 내부에는 제6 반도체층이 아이솔레이션 되어 있는 고전압 반도체 장치를 개시한다.

Description

고전압 반도체 소자{HIGH VOLTAGE SEMICONDUCTOR DEVICE}
본 발명은 고전압 반도체 소자에 관한 것이다.
일반적으로, 전력용 모스 전계 효과 트랜지스터(MOSFET) 및 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 고전압 반도체 소자는, 반도체 바디의 상부 표면과 하부 표면에 각각 소오스 영역과 드레인 영역을 구비한다. 또한, 고전압 반도체 소자는 상기 소오스 영역에 인접한 상기 반도체 바디의 상부 표면 상에 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한다.
상기 고전압 반도체 소자의 턴-온 상태에서, 상기 반도체 바디는 상기 드레인 영역으로부터 상기 소오스 영역으로 흐르는 드리프트 전류에 대하여 도전성 경로를 제공할 뿐만 아니라, 턴-오프 상태에서는 인가되는 역바이어스 전압에 의해 수직 방향으로 확장되는 공핍 영역(depletion region)을 제공한다. 상기 반도체 바디가 제공하는 공핍 영역의 특성에 의하여, 이들 고전압 반도체 소자의 브레이크다운 전압이 결정된다.
이러한 고전압 반도체 소자에서, 턴-온 상태에서 발생하는 전도 손실을 최소화하고 빠른 스위칭 속도를 확보하기 위하여, 도전성 경로를 제공하는 상기 반도체 바디의 턴-온 상태의 저항을 감소시키기 위한 연구가 지속되고 있다. 일반적으로, 반도체 바디 내의 불순물 농도를 증가시킴으로써 반도체 바디의 턴-온 저항을 감소시킬 수 있음이 알려져 있다.
그러나, 반도체 바디 내의 불순물 농도를 증가시키는 경우, 반도체 바디 내에 공간 전하가 증가함으로써 브레이크다운 전압이 감소되는 문제점이 있다. 최근, 이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있도록 P형 도전성 불순물 영역(이하, P형 컬럼층이라 함)과 N형 도전성 불순물 영역(이하, N형 컬럼층이라 함)이 수평방향으로 서로 교번하여 형성되어 P형 컬럼층과 N형 컬럼층의 접합으로부터 늘어나는 공핍층에 의하여 내압을 지지하게 되는 초접합(super junction) 구조를 갖는 고전압 반도체 소자가 제안된 바 있다.
도 1은 종래 기술에 따른 초접합 구조를 갖는 고전압 반도체 소자를 나타내는 도면이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 고전압 반도체 소자는 반도체 기판(1) 상에 N형 도전성을 가지는 반도체층(2)이 형성되고, 반도체층(2)에 P형 컬럼층(3)이 형성되어 반도체층(2)과 P형 컬럼층(3)이 수평방향으로 서로 교번하여 형성된 초접합 구조를 포함한다. 이러한 초접합 구조의 상부에는 저농도의 P형 웰(4)이 배치되고, 월(4) 영역의 반도체층의 상부에는 고농도의 N형 도전성 불순물로 이루어진 소오스 영역(5)이 배치된다. 소오스 영역(5)에는 소오스 전극(8)이 전기적으로 연결된다. 또한, 고전압 반도체 소자는 소오스 영역(5)과 인접하는 반도체층(2)의 상부 표면 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 스택(9)을 포함하며, 반도체층(2)의 하부 표면에 연결된 반도체 기판(1)은 드레인 전극으로 이용된다.
고전압 반도체 소자의 턴온 동작시 반도체층(2)은 소오스 전극(8)으로부터 게이트 스택(9)의 하부에 형성된 채널을 통하여 드레인 전극(7)으로 흐르는 전하에 대한 도전 경로를 제공한다. 또한, 고전압 반도체 소자의 턴 오프 동작시 반도체층(2)과 P형 컬럼층(3)은 역 바이어스에 의하여 서로 공핍됨으로써, 충분히 높은 브레이크다운 전압 특성을 가지게 된다.
그러나, 이러한 초접합 구조의 고전압 반도체 소자는 P형 컬럼층(3) 형성시 그 깊이방향으로 전하량이 감소하게 되는 경우가 발생하게 되어 P형 컬럼층(3) 하부 영역에서는 인접하는 N형 반도체층(2)의 전하량과의 균형이 깨지게 된다. 따라서, 고전압 반도체 소자의 P형 컬럼층(3) 하부 영역에서는 상부 영역에 비하여 상대적으로 공핍층(3e)의 폭이 확장되게 되고, 이로 인하여 고전압 반도체 소자의 턴 온 상태에서 소오스 전극(8)과 드레인 전극(7)간의 전류통로가 좁아지게 되는 문제점이 있었다. 또한, 고전압 반도체 소자의 P형 컬럼층(3) 하부 영역과 이에 인접하는 N형 반도체층(2) 간의 전하량 불균형으로 인하여 고전압 반도체 소자의 브레이크다운 전압이 급격하게 변화하게 되는 문제점이 있었다.
본 발명의 일 실시예는 P형 컬럼층에서 상부 영역의 폭보다 좁은 하부 영역을 형성하여 고전압 반도체 소자의 온 상태에서 드레인과 소스 사이의 전위차에 의하여 발생되는 공핍층의 확장과 이로 인한 전류통로의 좁아짐을 막아줌으로써, 고전압 반도체 소자의 Ron저항을 감소시킬 수 있는 고전압 반도체 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명의 일 실시예는 P형 컬럼층에서 상부 영역 내부에 N형 영역을 아이솔레이션 되도록 형성하여 P형 컬럼층 상부 영역에서의 전하량 균형을 만족하게 함으로써, 고전압 반도체 소자의 브레이크다운 전압의 급격한 변화를 방지할 수 있는 고전압 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 의한 고전압 반도체 장치는, 제1 도전형의 제1 반도체층; 상기 제1 반도체층 상에 평행한 수평방향으로 교대로 배열되는 제1 도전형의 제2 반도체층 및 제2 도전형의 제3 반도체층; 상기 제1 반도체층에 전기적으로 접속된 제1 주전극; 상기 제2 반도체층 및 제3 반도체층의 표면에 선택적으로 형성된 제2 도전형의 제4 반도체층; 상기 제4 반도체층 표면에 선택적으로 형성된 제5 반도체층; 상기 제4 반도체층 및 제5 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및 상기 제2 반도체층, 제4 반도체층 및 제5 반도체층의 표면에 절연막을 매개로 하여 형성된 제어전극을 포함하고, 상기 제3 반도체층은 제1 컬럼층 및 제2 컬럼층을 포함하며, 상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고, 상기 제1 컬럼층의 내부에는 제6 반도체층이 아이솔레이션 되어 있는 것을 특징으로 한다.
상기 제6 반도체층은 제1 도전형의 불순물로 이루어질 수 있다.
상기 제1 컬럼층은 상기 제3 반도체층과 상기 제4 반도체층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 제2 컬럼층은 상기 제3 반도체층과 상기 제1 반도체층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 작게 형성되어 있다.
상기 제3 반도체층은 상기 제1 컬럼층과 상기 제2 컬럼층 사이에 배치된 제3 컬럼층을 더 포함하고, 상기 제3 컬럼층의 폭은 상기 제1 컬럼층의 폭보다 크고, 상기 제2 컬럼층의 폭보다 작게 형성되어 있다.
또한, 본 발명의 다른 실시예에 따른 고전압 반도체 장치는, 제1 도전형의 제1 반도체층; 상기 제1 반도체층 상에 평행한 수평방향으로 교대로 배열되는 제1 도전형의 제2 반도체층 및 제2 도전형의 제3 반도체층; 상기 제1 반도체층에 전기적으로 접속된 제1 주전극; 상기 제2 반도체층 및 제3 반도체층의 표면에 선택적으로 형성된 제2 도전형의 제4 반도체층; 상기 제4 반도체층 표면에 선택적으로 형성된 제5 반도체층; 상기 제4 반도체층 및 제5 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및 상기 제2 반도체층, 제4 반도체층 및 제5 반도체층의 표면에 절연막을 매개로 하여 형성된 제어전극을 포함하고, 상기 제3 반도체층에서의 상기 제4 반도체층 방향의 소정영역에 제6 반도체층이 아이솔레이션 되어 있다.
상기 제3 반도체층의 폭은 상기 제4 반도체층 방향에서 상기 제1 반도체층 방향으로 갈수록 좁게 형성되어 있다.
상기 제6 반도체층은 제1 도전형의 불순물로 이루어질 수 있다.
본 발명에 의하면, P형 컬럼층에서 상부 영역의 폭보다 좁은 하부 영역을 형성하여 고전압 반도체 소자의 온 상태에서 드레인과 소스 사이의 전위차에 의하여 발생되는 공핍층의 확장과 이로 인한 전류통로의 좁아짐을 막아줌으로써, 고전압 반도체 소자의 Ron저항을 감소시킬 수 있게 된다.
또한, 본 발명에 의하면, P형 컬럼층에서 상부 영역 내부에 N형 영역을 아이솔레이션 되도록 형성하여 P형 컬럼층 상부 영역에서의 전하량 균형을 만족하게 함으로써, 고전압 반도체 소자의 브레이크다운 전압의 급격한 변화를 방지할 수 있게 된다.
도 1은 종래 기술에 따른 초접합 구조를 갖는 고전압 반도체 소자를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자를 나타내는 도면이다.
도 3은 도 2의 초접합 구조를 갖는 고전압 반도체 소자의 공핍층의 분포 및 전류흐름을 나타내는 도면이다.
도 4a 내지 4e는 도 2의 초접합 구조를 갖는 고전압 반도체 소자에서 상부 폭과 하부 폭이 다른 컬럼층을 형성하는 공정을 나타내는 도면이다.
도 5a 내지 5e는 도 2의 초접합 구조를 갖는 고전압 반도체 소자에서 P형 컬럼층의 제1 컬럼층에 N형 영역을 아이솔레이션하는 공정의 일 예를 나타내는 도면이다.
도 6a 내지 6f는 도 2의 초접합 구조를 갖는 고전압 반도체 소자에서 P형 컬럼층의 제1 컬럼층에 N형 영역을 아이솔레이션하는 공정의 다른 예를 나타내는 도면이다.
도 7은 도 2의 초접합 구조를 갖는 고전압 반도체 소자의 브레이크다운 전압과 전하량 임밸런스와의 관계를 나타내는 그래프이다.
도 8은 도 2의 초접합 구조를 갖는 고전압 반도체 소자의 Rsp와 전하량 임밸런스와의 관계를 나타내는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자를 나타내는 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자를 나타내는 도면이고, 도 3은 도 2의 초접합 구조를 갖는 고전압 반도체 소자의 공핍층의 분포 및 전류흐름을 나타내는 도면이며, 도 7은 도 2의 초접합 구조를 갖는 고전압 반도체 소자의 브레이크다운 전압과 전하량 임밸런스와의 관계를 나타내는 그래프이고, 도 8은 도 2의 초접합 구조를 갖는 고전압 반도체 소자의 Rsp와 전하량 임밸런스와의 관계를 나타내는 그래프이다. 한편, 도 2에 도시된 초접합 구조를 갖는 고전압 반도체 소자는 본 발명의 일 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자의 일부를 나타내는 것으로서, 본 발명의 일 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자는 도 2의 구조를 반복 형성된 구조이다. 즉, 도 2에 도시된 고전압 반도체 소자는 액티브 영역(또는 비활성영역)(active portion)에서의 초접합 구조를 나타내고 있다.
도 2 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자(이하 SJ-MOS 트랜지스터라 함.)는, 제1 도전형의 제1 반도체층(10) 상에 저농도의 제1 도전형을 가지는 제2 반도체층(20)이 형성되고, 제2 반도체층(20)에 제2 도전형의 제3 반도체층(30)이 형성되어 제2 반도체층(20)과 제3 반도체층(30)이 수평방향으로 서로 교번하여 형성된 초접합 구조(superjunction structure)를 포함한다. 여기서, 상기 제1 도전형은 n형 불순물로 도핑된 것을 의미하고, 제2 도전형은 제1 도전형과 달리 p형 불순물로 도핑된 것을 의미한다.
상기 제1 도전형의 제1 반도체층(10)은 n+형 불순물로 도핑된 기판이고, 상기 제2 반도체층(20)은 제1 반도체층(10)의 n+형 불순물보다 저농도의 n형 불순물로 도핑된 N형 에피택셜(epitaxial)층이다.
상기 제3 반도체층(30)(이하 P형 컬럼층이라 함.)은 제2 반도체층(20)(이하, N형 에피택셜층이라 함.)에 p형 불순물로 도핑되어 있는 컬럼으로서, 이러한 N형 에피텍셜층(20)과 P형 컬럼층(30)이 서로 교번되어 초접합구조를 형성하게 된다. 이러한 P형 컬럼층(30)은 제1 컬럼층(31)과 제2 컬럼층(32)을 포함한다. 상기 제1 컬럼층(31)은 상기 P형 컬럼층(30)과 상기 제4 반도체층(40) 사이의 경계면에 대하여 평행한 수평방향으로 교대로 배열되도록 형성된다. 여기서, 상기 제1 컬럼층(31)은 W1의 폭을 가지도록 형성되어 제2 컬럼층(32)의 폭보다 크게 형성된다. 또한, 상기 제2 컬럼층(32)은 상기 P형 컬럼층(30)과 상기 제1 반도체층(10) 사이의 경계면에 평행한 수평방향으로 교대로 배열되도록 형성된다. 여기서, 상기 제2 컬럼층(32)은 W2의 폭을 가지도록 형성되어 제1 컬럼층(31)의 폭보다 작게 형성된다. 따라서, 상기 P형 컬럼층(30)은 제1 컬럼층(31)의 폭(W1)이 제2 컬럼층(32)의 폭(W2)보다 크게 형성된다. 달리 말하면, 상기 제1 컬럼층(31)과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층(32)과 이와 인접하는 제2 컬럼층의 간격보다 작게 형성된다. 따라서, 본 SJ-MOS 트랜지스터는 P형 컬럼층(30)에서 제1 컬럼층(즉, P형 컬럼층에서 상부 영역)(31)의 폭(W1)보다 좁은 폭(W2)을 가지는 제2 컬럼층(즉, P형 컬럼층에서 하부 영역)(32)을 형성하여 SJ-MOS 트랜지스터의 온 상태에서 제1 주전극(70)인 드레인 전극(D)과 제2 주전극(80)인 소오스 전극(S) 사이의 전위차에 의하여 발생되는 공핍층(60e)의 확장과 이로 인한 SJ-MOS 트랜지스터의 턴온시 흐르는 전류의 통로(e-)가 좁아짐을 막아줌으로써, 도 8에 도시된 바와 같이, SJ-MOS 트랜지스터가 턴온시 허용전류를 크게 하고 온저항(이하, Ron저항이라 함)을 감소시킬 수 있게 된다. 도 8에 도시된 Rsp(Specific Resistivity)는 Ron저항에 정비례하는 값(즉, A?Ron)에 해당되고, 본 SJ-MOS 트랜지스터는 대략 650mΩ?cm2 의 RSP를 가지게 됨으로써, 기존의 SJ-MOS 트랜지스터가 가지는 대략 690mΩ?cm2 의 RSP보다 낮은 값을 가지게 됨을 알 수 있다.
상기 제1 컬럼층(31)의 내부에는 제1 도전형의 제6 반도체층(33)(이하, N형 영역이라 함)이 아이솔레이션(isolation)되어 있다. 즉, 상기 P형 컬럼층(30)의 상부 영역인 제1 컬럼층(31)의 내부에 n형 불순물로 도핑된 N형 영역(33)이 아이솔레이션 되어 있다. 이를 통하여, P형 컬럼층(30)의 제1 컬럼층(31) 주변영역에서의 전하불균형을 보상시켜주게 된다. 보다 구체적으로 설명하자면, SJ-MOS 트랜지스터는 그 브레이크다운 전압(Breakdown Voltage)의 특성이 P형 컬럼층(30)과 에피텍셜층(20) 사이의 전하량 밸런스(charge balance)가 0%인 위치에서 브레이크다운 전압의 급격한 변화가 발생된다. 따라서, 본 발명에서는 P형 컬럼층(30)의 제1 컬럼층(31)의 내부에 N형 영역(33)을 삽입하여 브레이크다운 전압의 급격한 변화를 완화시키게 된다. 즉, 도 7에 도시된 바와 같이, 기존의 SJ-MOS 트랜지스터(이전기술이라 표시함.)의 P형 컬럼층(30)과 에피텍셜층(20) 사이의 전하량 밸런스가 0%인 위치에서 브레이크다운 전압이 급격하게 변화하게 되면, -10% 내지 +10%인 전하량 밸런스의 영역 내에서 필요로 하는 내압이 확보되지 않을 수 있지만, 본 발명에서처럼 P형 컬럼층(30)의 제1 컬럼층(31) 내부에 N형 영역(33)을 삽입하여 제1 컬럼층(31)과 에피텍셜층(20) 사이의 전하량 밸런스가 0%인 위치에서의 브레이크다운 전압의 급격한 변화를 감소시켜줌으로써, 전하량 밸런스의 넓은 영역 내에서 필요로 하는 내압을 확보할 수 있게 된다.
따라서, 본 SJ-MOS 트랜지스터는 P형 컬럼층(30)에서 제1 컬럼층(31)의 내부에 N형 영역(33)을 아이솔레이션 되도록 형성하여 P형 컬럼층(30)의 제1 컬럼층(31)에서의 전하량 균형을 만족하게 함으로써, SJ-MOS 트랜지스터의 브레이크다운 전압의 급격한 변화를 감소시키고, 이로 인한 SJ-MOS 트랜지스터의 프로세스 윈도우를 증가시킬 수 있게 된다.
이러한 초접합 구조(60)의 상부, 즉 제2 반도체층인 N형 에피택셜층(20)과 제3 반도체층인 P형 컬럼층(30)의 표면에는 채널형성층으로 기능하는 저농도의 p형 불순물로 도핑된 제4 반도체층(40)이 배치되고, 제4 반도체층(40)의 상부에는 고농도의 n형 불순물로 도핑된 제5 반도체층(50)이 배치된다. 제5 반도체층(50)에는 제4 반도체층(40) 및 제5 반도체층(50)의 표면에 접합하도록 제2 주전극(이하, 소오스 전극이라 함)(80)이 전기적으로 연결된다. 또한, 본 SJ-MOS 트랜지스터는 제4 반도체층(40)과 인접하는 N형 에피택셜층(20)의 상부 표면 상에 게이트 절연막(91)을 매개로 하는 제어전극(90)(즉, 게이트 전극)을 포함하고, N형 에피택셜층(20)의 하부 표면에 연결된 제1 반도체층인 기판(10) 하부의 드레인 전극(70)으로 이용된다.
상기와 같이 구성된 SJ-MOS 트랜지스터의 동작에 대해 설명하자면, 상기 SJ-MOS 트랜지스터가 턴온(turn-on) 동작시 N형 에피택셜층(20)은 소오스 전극(80)으로부터 제어전극(90)의 하부에 형성된 채널을 통하여 드레인 전극(70)으로 흐르는 전하에 대한 도전 경로를 제공한다. 또한, 상기 SJ-MOS 트랜지스터의 턴 오프(turn-off) 동작시 N형 에피택셜층(20)과 P형 컬럼층(30)은 역 바이어스에 의하여 서로 공핍됨으로써, 높은 브레이크다운 전압특성을 가지게 된다. 이때, 상기 P형 컬럼층(30)은 제1 컬럼층(31)의 폭(W1)보다 좁은 폭(W2)을 가지는 제2 컬럼층(32)을 형성하여 고전압 반도체 소자의 온 상태에서 소오스 전극(80)과 드레인 전극(70) 사이의 전위차에 의하여 의하여 발생되는 공핍층(60e)의 확장을 막아주게 된다. 나아가 이를 통하여 소오스 전극(80)으로부터 드레인 전극(70)으로 흐르는 전하에 대한 도전경로가 좁아짐을 막을 수 있고, 그에 따른 Ron저항을 감소시킬 수 있게 된다.
도 4a 내지 4e는 도 2의 초접합 구조를 갖는 고전압 반도체 소자에서 상부 폭과 하부 폭이 다른 컬럼층을 형성하는 공정을 나타내는 도면이다.
도 4a를 참조하면, 우선, n+로 도핑된 기판(10) 상에 N형 에피택셜(epitaxial)층(20)을 성장시킨다. 상기 N형 에피택셜층(20)의 두께는, 예를 들면 저항률이 5~40Ω?cm, 400~800V의 반도체 소자에서는, 15~50um정도로 형성될 수 있다. 그런 다음, 상기 N형 에피택셜층(20)의 표면 상에 유전체 마스킹(masking) 층(21)을 형성하고, 상기 유전체 마스킹 층(21)을 트렌치(trench)의 위치를 획정하는 마스크(mask) 부분을 남기고 노광하고, 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)하여 트렌치(이하 상부 트렌치라 함)(31)를 형성할 수 있다. 그러나, 본 발명에서는 트렌치를 형성하는 방법에 대하여 한정하는 것은 아니다. 여기서, 상기 상부 트렌치(31)의 폭은 후에 형성되는 트렌치(이하 하부 트렌치라 함)(32)의 폭의 크기보다 크게 형성된다. 또한, 상기 상부 트렌치(31)의 깊이는 하부 트렌치(32)의 깊이와 동일하게 형성될 수 있으나, 본 발명에서는 상부 트렌치의 깊이에 대하여 한정하는 것은 아니다.
도 4b를 참조하면, 상기 상부 트렌치 내에 이산화실리콘(silicon) 층(22)을 성장시킨다. 이러한 이산화실리콘(silicon) 층(이하, 산화물층이라 함.)(22)의 두께는, 이 상부 트렌치(31)과, 다음에 형성되는 하부 트렌치(32)와의 사이의 직경의 차이에 따라서 적절하게 결정될 수 있다. 그런 다음, 상기 상부 트렌치(31)의 바닥부로부터 산화물층(22)을 제거한다.
도 4c를 참조하면, 상기 상부 트렌치(31)의 노출되는 바닥부를 이용하여 상부 트렌치(31)를 에칭(etching)하여 하부 트렌치(32)를 형성한다. 여기서, 상기 하부 트렌치(32)의 폭은 상부 트렌치(31)의 폭보다 작게 형성될 수 있다. 또한, 상기 하부 트렌치(32)의 깊이는 상부 트렌치(31)의 깊이와 동일하게 형성될 수 있으나, 본 발명에서는 하부 트렌치(32)의 깊이에 대하여 한정하는 것은 아니다.
도 4d를 참조하면, 상부 트렌치(31) 및 하부 트렌치(32)의 측벽에 형성되는 각 산화물층(23)을 에칭한 다음, 에피텍셜층의 상부 및 트렌치 내부에 거의 균일한 두께의 산화물층(24)을 형성하게 된다. 이를 통하여 상부 트렌치(31) 및 하부 트렌치(32) 내부의 산화물층(24)에 불순물이 도핑되면 상부 트렌치(31) 및 하부 트렌치(32) 내부의 각 영역은 동일전하를 가지게 된다.
도 4e를 참조하면, 상기 에피텍셜층(20)의 상부와 상부 트렌치(31) 및 하부 트렌치(32) 내부에 형성된 산화물층(24)을 이용하여 붕소와 같은 P형 불순물을 주입하게 된다. 여기서, P형 불순물의 총 도핑양 및 타입 에너지(energy)는, 후에 확산 공정을 행한 뒤에 에피택셜층에 잔류하는 불순물의 양이, 최종적인 반도체 소자로 요구되는 항복 전압을 만족하도록 선택한다. 다음에, 고온 확산 공정을 행하여 먼저 주입된 P형 불순물을 종방향(vertically) 및 횡방향(laterally)으로 확산되도록 하여 P형 도핑된 컬럼(300)을 형성하게 된다. 그런 다음, 이 구조체의 표면을 평탄화(planarize)하는 작업을 거치게 된다.
도 5a 내지 5e는 도 2의 초접합 구조를 갖는 고전압 반도체 소자에서 P형 컬럼층의 상부 영역에 N형 영역을 아이솔레이션하는 공정의 일 예를 나타내는 도면이다.
도 5a를 참조하면, 우선 도 4e에서와 같이 에피텍셜층(20)의 상부와 상부 트렌치(31) 및 하부 트렌치(32) 내부에 형성된 산화물층(21)을 이용하여 붕소와 같은 p형 불순물을 도핑하여 P형 컬럼층(300)을 형성하게 된다.
도 5b를 참조하면, 도 5a에서 형성된 상부 트렌치(31)에 소정의 폭과 깊이를 가지는 중앙 트렌치(310)를 형성한다. 이러한 중앙 트렌치(310)는 도 4a에서와 같이 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)에 의하여 형성될 수 있으나, 본 발명에서는 중앙 트렌치 형성방법에 대하여 한정하는 것은 아니다. 여기서, 중앙 트렌치(310)는 바람직하게는 P형 컬럼층(300)의 제1 컬럼층(도 2 및 도 3의 31)의 내부에 형성될 수 있다. 또한, 상기 중앙 트렌치(310)의 소정의 폭은 중앙 트렌치(310) 내부에 주입되는 n형 불순물의 필요 도핑농도양에 의하여 조절될 수 있으나, 중앙 트렌치(310)의 외측벽이 상부 트렌치(31)의 내측벽과 이격되도록 형성되는 것이 바람직하다. 또한, 상기 중앙 트렌치(310)의 깊이는 P형 컬럼층(300)의 제1 컬럼층(도 2 및 도 3의 31)의 깊이보다 동일하거나 작게 형성되는 것이 바람직하다.
도 5c를 참조하면, 도 5b에서 형성된 중앙 트렌치 내부에 n형 불순물을 주입하여 n형 불순물로 도핑된 N형 영역(320)을 형성하게 된다. 상기 n형 불순물의 주입 방식은 도 4e에서와 같은 방법이 사용될 수 있으나, 본 발명에서는 불순물 주입방식에 대하여 한정하는 것은 아니다. 이때, 상기 중앙 트렌치(310) 내부에 형성된 N형 영역(320)은 대략 중앙 트렌치(310)의 대략 중앙 깊이까지 형성되는 것이 바람직하다.
도 5d를 참조하면, 도 5c에서 중앙 트렌치(310)의 대략 중앙부위까지 형성된 N형 영역(320)의 상부에 p형 불순물을 주입하여 중앙 트렌치(310)의 상부 영역(301)을 메우게 된다. 상기 p형 불순물의 주입 방식은 도 4e에서와 같은 방법이 사용될 수 있으나, 본 발명에서는 불순물 주입방식에 대하여 한정하는 것은 아니다. 여기서, 상기 p형 불순물은 도 5a에서 도핑된 p형 불순물의 농도와 동일하게 형성하는 것이 바람직하다.
도 5e를 참조하면, 도 5a 내지 5d의 과정을 거쳐 형성된 구조체의 표면이 화학 기계 연마(chemical mechanical polishing: CMP)등을 통하여 트렌치(31, 32) 이외의 영역에서 형성된 불순물이 제거되어 평탄화(planarize)된다. 이렇게 평탄화된 구조체의 표면에 도 2 및 도 3에 도시된 바와 같은 제4 및 제5 반도체층과 소오스 전극이나 제어 전극이 형성되게 된다.
도 6a 내지 6f는 도 2의 초접합 구조를 갖는 고전압 반도체 소자에서 P형 컬럼층의 제1 컬럼층에 N형 영역을 아이솔레이션하는 공정의 다른 예를 간략하게 나타내는 도면이다. 도 6a 내지 6f에서는 P형 컬럼층의 제1 컬럼층에 아이솔레이션되는 N형 영역을 멀티 에피텍셜층 형성공정을 통하여 형성하게 된다.
도 6a를 참조하면, 기판(10) 상의 N형 에피텍셜 층(20)에 형성된 상부 트렌치(31) 및 하부 트렌치(32)의 내부에 p형 불순물을 도핑하여 소정 높이만큼 성장시킨 제1의 P형 컬럼층(301)을 형성한다. 이때 소정의 높이는 적어도 하부 트렌치(31)의 깊이보다 높은 것이 바람직하다.
도 6b를 참조하면, 도 6a에서 형성된 제1의 P형 컬럼층(301)의 표면 상에 n형 불순물을 주입하여 제1의 n도핑영역(321)을 형성한다.
도 6c를 참조하면, 도 6b에서의 과정을 거친 제1의 P형 컬럼층(301)의 표면과 제1 n도핑영역(321)의 상부에 p형 불순물을 도핑하여 소정 높이만큼 성장시킨 제2의 P형 컬럼층(302)을 형성한다. 이때, 소정의 높이는 이후에 형성되는 N형 영역의 깊이와 에피텍셜 공정의 횟수에 따라 조절될 수 있다. 그런 다음, 제2의 P형 컬럼층(302)의 표면 상에 n형 불순물을 주입하여 제2의 n도핑영역(322)을 형성한다.
도 6d를 참조하면, 도 6c에서의 과정을 거친 제2의 P형 컬럼층(302)의 표면과 제2 n도핑영역(322)의 상부에 p형 불순물을 도핑하여 소정 높이만큼 성장시킨 제3의 P형 컬럼층(303)을 형성한다. 이때, 소정의 높이는 이후에 형성되는 N형 영역의 깊이와 에피텍셜 공정의 횟수에 따라 조절될 수 있다. 그런 다음, 제3의 P형 컬럼층(303)의 표면 상에 n형 불순물을 주입하여 제3의 n도핑영역(323)을 형성한다. 본 발명에서는 제1 내지 제3의 P형 컬럼층(301, 302, 303)과 제1 내지 제3의 n도핑영역(321, 322, 323)을 형성하는 에피텍셜 공정을 일 예로 들어 설명하고 있으나, 이에 한정되는 것은 아니고 상기와 같은 과정을 원하는 횟수만큼 반복하여 설계자가 원하는 깊이의 N형 영역을 형성할 수 있게 된다.
도 6e를 참조하면, 도 6d에서의 과정을 거친 제3의 P형 컬럼층(303)의 표면과 제3 n도핑영역(323)의 상부에 p형 불순물을 도핑하여 상부 트렌치(32) 내부를 채울 수 있도록 소정 높이만큼 성장시킨 제4의 P형 컬럼층(304)을 형성한다. 그런 다음, 이러한 구조체를 열에 노출시키는 방법에 의하여 제1 내지 제3의 n도핑영역(321, 322, 323)을 확산시키게 된다.
도 6f를 참조하면, 도 6a 내지 6f의 과정을 거쳐 확산된 제1 내지 제3의 n도핑영역(321, 322, 323)은 제1 내지 제3의 P형 컬럼층(301, 302, 303) 내부에 아이솔레이션 되는 N형 영역(320)을 형성하게 된다. 이러한 N형 영역(320)의 폭과 깊이는 구조체에 가해지는 열에 의하여 조절될 수 있다.
마지막으로, 공공연하게 알려진 MOSFET 제조 공정이 수행되어, 도 2 및 도 3에서의 SJ-MOS 트랜지스터를 완성시키게 된다.
도 9는 본 발명의 다른 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자를 나타내는 도면이다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 초접합 구조를 갖는 고전압 반도체 소자는, 앞선 실시예와 동일하게 n+형 불순물로 도핑된 기판(10), 상기 기판(10) 상에 평행한 수평방향으로 교대로 배열되는 n형 불순물로 도핑된 N형 에피택셜(epitaxial)층(20) 및 P형 컬럼층(30a), 상기 기판(10)에 전기적으로 접속된 드레인전극(70), 상기 N형 에피택셜(epitaxial)층(20) 및 P형 컬럼층(30a)의 표면에 선택적으로 형성된 p형 반도체층(40), 상기 p형 반도체층(40) 표면에 선택적으로 형성된 n형 반도체층(50), 상기 p형 반도체층(40) 및 n형 반도체층(50)의 표면에 접합하도록 형성된 소오스전극(80), 상기 N형 에피택셜(epitaxial)층(20), p형 반도체층(40) 및 n형 반도체층(50)의 표면에 절연막(91)을 매개로 하여 형성된 제어전극(90)을 포함하여, 상기 P형 컬럼층(30a)에서의 p형 반도체층(40) 방향의 소정영역(즉, 상부 영역)(31a)에 N형 영역(33a)이 아이솔레이션 되어 있는 구조를 가진다. 그러나, 본 실시예에서는, 상기 P형 컬럼층(30a)의 폭이 p형 반도체층(40) 방향에서 기판(10) 방향으로 갈수록 좁게 형성되어 상부 영역(31a)의 폭(W1a)이 하부 영역(32a)의 폭(W2a)보다 좁게 되는 구조를 가지게 된다. 즉, 상기 P형 컬럼층(30a)의 외측면이 p형 반도체층(40) 방향에서 기판(10) 방향으로 갈수록 점점 경사지게 형성되는 구조를 가지게 된다.
따라서, 상기와 같이 구성된 본 고전압 반도체 소자는 P형 컬럼층(30a)에서 상부 영역(31a)의 폭(W1a)보다 좁은 폭(W2a)을 가지는 하부 영역(32a)을 형성하여 고전압 반도체 소자의 온 상태에서 드레인(70)과 소오스 전극(80) 사이의 전위차에 의하여 발생되는 공핍층(60e)의 확장과 이로 인한 전류통로의 좁아짐을 막아줌으로써, 고전압 반도체 소자의 Ron저항을 감소시킬 수 있고, 또한 P형 컬럼층(30a)에서 상부 영역(31a) 내부에 N형 영역(33a)을 아이솔레이션 되도록 형성하여 P형 컬럼층(30a)의 상부 영역(31a)에서의 전하량 균형을 만족하게 함으로써, 고전압 반도체 소자의 브레이크다운 전압의 급격한 변화를 방지할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 고전압 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
10: 기판 20: 에피텍셜층
30: P형 컬럼층 31: 제1 컬럼층
32: 제2 컬럼층 40: 제4 반도체층
50: 제5 반도체층 60: 초접합구조
70: 드레인 전극 80: 소오스 전극

Claims (9)

  1. 제1 도전형의 제1 반도체층;
    상기 제1 반도체층 상에 평행한 수평방향으로 교대로 배열되는 제1 도전형의 제2 반도체층 및 제2 도전형의 제3 반도체층;
    상기 제1 반도체층에 전기적으로 접속된 제1 주전극;
    상기 제2 반도체층 및 제3 반도체층의 표면에 선택적으로 형성된 제2 도전형의 제4 반도체층;
    상기 제4 반도체층 표면에 선택적으로 형성된 제5 반도체층;
    상기 제4 반도체층 및 제5 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및
    상기 제2 반도체층, 제4 반도체층 및 제5 반도체층의 표면에 절연막을 매개로 하여 형성된 제어전극을 포함하고,
    상기 제3 반도체층은 제1 컬럼층 및 제2 컬럼층을 포함하며,
    상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고,
    상기 제1 컬럼층의 내부에는 제6 반도체층이 아이솔레이션 되어 있는 것을 특징으로 하는 고전압 반도체 장치.
  2. 제1항에 있어서,
    상기 제6 반도체층은 제1 도전형의 불순물로 이루어지는 것을 특징으로 하는 고전압 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 컬럼층은 상기 제3 반도체층과 상기 제4 반도체층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 컬럼층은 상기 제3 반도체층과 상기 제1 반도체층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 작은 것을 특징으로 하는 고전압 반도체 장치.
  6. 제1항에 있어서,
    상기 제3 반도체층은 상기 제1 컬럼층과 상기 제2 컬럼층 사이에 배치된 제3 컬럼층을 더 포함하고,
    상기 제3 컬럼층의 폭은 상기 제1 컬럼층의 폭보다 크고, 상기 제2 컬럼층의 폭보다 작은 것을 특징으로 하는 고전압 반도체 장치.
  7. 제1 도전형의 제1 반도체층;
    상기 제1 반도체층 상에 평행한 수평방향으로 교대로 배열되는 제1 도전형의 제2 반도체층 및 제2 도전형의 제3 반도체층;
    상기 제1 반도체층에 전기적으로 접속된 제1 주전극;
    상기 제2 반도체층 및 제3 반도체층의 표면에 선택적으로 형성된 제2 도전형의 제4 반도체층;
    상기 제4 반도체층 표면에 선택적으로 형성된 제5 반도체층;
    상기 제4 반도체층 및 제5 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및
    상기 제2 반도체층, 제4 반도체층 및 제5 반도체층의 표면에 절연막을 매개로 하여 형성된 제어전극을 포함하고,
    상기 제3 반도체층에서의 상기 제4 반도체층 방향의 소정영역에 제6 반도체층이 아이솔레이션 되어 있는 것을 특징으로 하는 고전압 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 반도체층의 폭은 상기 제4 반도체층 방향에서 상기 제1 반도체층 방향으로 갈수록 좁게 형성되는 것을 특징으로 하는 고전압 반도체 장치.
  9. 제7항에 있어서,
    상기 제6 반도체층은 제1 도전형의 불순물로 이루어지는 것을 특징으로 하는 고전압 반도체 장치.
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