DE112020004667T5 - Halbleiterbauteil - Google Patents

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Abstract

Ein Halbleiterbauteil weist einen Halbleiterchip auf, der eine Hauptoberfläche, eine in einem Oberflächenschichtabschnitt der Hauptoberfläche ausgebildete Driftschicht eines ersten Leitfähigkeitstyps, eine in der Hauptoberfläche so ausgebildete Graben-Gate-Struktur, dass sie mit der Driftschicht in Kontakt steht, einen in der Driftschicht so ausgebildeten Kanalbereich eines zweiten Leitfähigkeitstyps, dass er eine Seitenwand der Graben-Gate-Struktur abdeckt, und einen ersten und einen zweiten Source/Drain-Bereich aufweist, die in Intervallen in einem Bereich entlang der Seitenwand der Graben-Gate-Struktur in der Driftschicht ausgebildet sind, so dass sie über den Kanalbereich einander gegenüberliegen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauteil, das einen MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) vom gemeinsamen Source/Drain-Typ aufweist, bei dem eine Source und ein Drain integriert sind.
  • Allgemeiner Stand der Technik
  • In der Patentliteratur 1 ist ein Halbleiterbauteil offenbart, das einen MOS-Transistor (Metall-Oxid-Halbleiter-Transistor) mit vertikalem Gate aufweist, der als Beispiel für einen MISFET mit gemeinsamer Source/Drain-Anordnung dient. Dieses Halbleiterbauteil weist eine p-Typ-Halbleiterschicht (Halbleiterchip), eine Graben-Gate-Struktur, eine Vielzahl von n-Typ-Driftschichten und eine Vielzahl von n-Typ-Source/Drain-Bereichen auf.
  • Die Graben-Gate-Struktur ist in einer Hauptoberfläche der p-Typ-Halbleiterschicht ausgebildet. Die Vielzahl der n-Typ-Driftschichten sind jeweils auf beiden Seiten der Graben-Gate-Struktur in einem Oberflächenschichtabschnitt der Hauptoberfläche der p-Typ-Halbleiterschicht ausgebildet. Die Vielzahl von n-Typ Source/Drain-Bereichen sind jeweils in Oberflächenschichtabschnitten der Vielzahl von Driftschichten ausgebildet. Ein Kanal des MOS-Transistors wird in einem Bereich entlang eines unteren Abschnitts der Graben-Gate-Struktur gebildet.
  • Liste der Anführungen
  • Patentliteratur
  • Patentliteratur 1: Anwendung oder Anmeldung eines US-Patents, Publikation Nr. 2007/0145474
  • Kurzdarstellung der Erfindung
  • Technisches Problem
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein Halbleiterbauteil bereit, das eine elektrische Stromkapazität in einer Struktur verbessern kann, die einen MISFET vom Typ mit gemeinsamem Source/Drain aufweist.
  • Lösung des Problems
  • Eine bevorzugte Ausgestaltung der vorliegenden Erfindung offenbart ein Halbleiterbauteil, aufweisend einen Halbleiterchip mit einer Hauptoberfläche, eine Driftschicht von einem ersten Leitfähigkeitstyp, die in einem Oberflächenschichtabschnitt der Hauptoberfläche ausgebildet ist; eine Graben-Gate-Struktur, die in der Hauptoberfläche so ausgebildet ist, dass sie in Kontakt mit der Driftschicht steht; einen Kanalbereich von einem zweiten Leitfähigkeitstyp, der in der Driftschicht so ausgebildet ist, dass er eine Seitenwand der Graben-Gate-Struktur abdeckt; und erste und zweite Source/Drain-Bereiche, die in Intervallen in einem Bereich entlang der Seitenwand der Graben-Gate-Struktur in der Driftschicht so ausgebildet sind, dass sie über den Kanalbereich einander gegenüberliegen.
  • Bei diesem Halbleiterbauteil kann ein elektrischer Strom entlang der Seitenwand der Graben-Gate-Struktur fließen. Daher ist es möglich, einen Strompfad zu vergrößern, was es ermöglicht, die elektrische Stromkapazität bzw. Strombelastbarkeit zu verbessern.
  • Die vorgenannten und noch weitere Ziele, Merkmale und Wirkungen der vorliegenden Erfindung werden aus der folgenden Beschreibung von bevorzugten Ausführungsformen, die unter Bezugnahme auf die beigefügten Zeichnungen gegeben werden, deutlicher.
  • Figurenliste
    • [1] 1 ist ein Schaltplan, der ein Halbleiterbauteil gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
    • [2] 2 ist eine perspektivische Ansicht des in 1 dargestellten Halbleiterbauteils.
    • [3] 3 ist eine Draufsicht auf das in 2 dargestellte Halbleiterbauteil.
    • [4] 4 ist eine Draufsicht, die eine Struktur eines Halbleiterchips zeigt.
    • [5] 5 ist eine perspektivische Querschnittsansicht von Hauptabschnitten, die die Struktur des Halbleiterchips zeigen.
    • [6] 6 ist eine perspektivische Querschnittsansicht von Hauptabschnitten ohne Strukturen auf dem Halbleiterchip aus 5.
    • [7] 7 ist eine Draufsicht auf den in 5 dargestellten Halbleiterchip.
    • [8] 8 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie VIII-VIII.
    • [9] 9 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie IX-IX.
    • [10] 10 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie X-X.
    • [11] 11 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie XI-XI.
    • [12] 12 ist eine schematische Ansicht im Querschnitt, die eine Struktur einer Basis-Verschaltung zeigt.
    • [13] 13 ist eine schematische Ansicht im Querschnitt, die eine Struktur einer Gate-Verschaltung zeigt.
    • [14] 14 ist eine schematische Ansicht im Querschnitt, die eine Struktur einer ersten Source/Drain-Verschaltung zeigt.
    • [15] 15 ist eine schematische Ansicht im Querschnitt, die eine Struktur einer zweiten Source/Drain-Verschaltung zeigt.
    • [16] 16 ist eine Ansicht entsprechend 5, die eine perspektivische Querschnittsansicht von Hauptabschnitten eines Halbleiterbauteils gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Beschreibung der Ausführungsformen
  • 1 ist ein Schaltplan, der ein Halbleiterbauteil 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
  • Das Halbleiterbauteil 1 weist einen MISFET (Metal Insulator Semiconductor Field Effect Transistor) 2 vom Typ mit gemeinsamem Source/Drain auf. Der MISFET 2 weist eine Basis B, ein Gate G, einen ersten Source/Drain SD1 und einen zweiten Source/Drain SD2 auf. Sowohl der erste Source/Drain SD1 als auch er zweite Source/Drain SD2 dienen als Source und als Drain.
  • An die Basis B soll eine Referenzspannung (z.B. Massespannung) angelegt werden, die als Bezugspunkt für den Betrieb der Schaltung dient. An das Gate G soll eine Gatespannung VG angelegt werden, die die Basis B als Bezugspunkt nimmt. Das Gate G steuert das Leiten und Unterbrechen eines elektrischen Stroms I, der zwischen dem ersten Source/Drain SD1 und dem zweiten Source/Drain SD2 fließt. Einen ersten Source/Drain-Spannung VSD1 (erste Spannung) soll an den ersten Source/Drain SD1 angelegt werden. Eine zweite Source/Drain-Spannung VSD2 (zweite Spannung), die sich von der ersten Source/Drain-Spannung VSD1 unterscheidet, soll an den zweiten Source/Drain SD2 angelegt werden.
  • Das Halbleiterbauteil 1 weist ferner ein Diodenpaar 3 auf, das mit dem ersten Source/Drain SD1 und dem zweiten Source/Drain SD2 verbunden ist. Das Diodenpaar 3 begrenzt (unterbricht) den elektrischen Strom I, der zwischen dem ersten Source/Drain SD1 und dem zweiten Source/Drain SD2 fließt, in einem Zustand, in dem sich der MISFET 2 in einem ausgeschalteten Zustand befindet.
  • Konkret weist das Diodenpaar 3 eine erste Body-Diode 4 und eine zweite Body-Diode 5 auf, die in Sperrrichtung miteinander verbunden sind. Jede der ersten Body-Diode 4 und der zweiten Body-Diode 5 weist eine Anode und eine Kathode auf.
  • Die Anode der ersten Body-Diode 4 ist mit der Basis B verbunden. Die Kathode der ersten Body-Diode 4 ist mit dem ersten Source/Drain SD1 verbunden. Die Anode der zweiten Body-Diode 5 ist mit der Basis B verbunden. Die Kathode der zweiten Body-Diode 5 ist mit dem zweiten Source/Drain SD2 verbunden.
  • Das Halbleiterbauteil 1 ist ein Bauteil mit vier Anschlüssen, das vier externe Anschlüsse 6, 7, 8 und 9 aufweist. Insbesondere weisen die externen Anschlüsse 6 bis 9 einen Basisanschluss 6, einen Gate-Anschluss 7, einen ersten Source/Drain-Anschluss 8 und einen zweiten Source/Drain-Anschluss 9 auf. Der Basisanschluss 6 ist mit der Basis B verbunden. Der Gate-Anschluss 7 ist mit dem Gate G verbunden. Der erste Source/Drain-Anschluss 8 ist mit dem ersten Source/Drain SD1 verbunden. Der zweite Source/Drain-Anschluss 9 ist mit dem zweiten Source/Drain SD2 verbunden.
  • Der MISFET 2 ist ein bidirektionales Bauelement, bei dem der elektrische Strom I in beide Richtungen des ersten Source/Drain-Anschlusses 8 und des zweiten Source/Drain-Anschlusses 9 fließen kann. Das heißt, in einem Fall, in dem der erste Source/Drain-Anschluss 8 mit der Hochspannungsseite (Eingangsseite) verbunden ist, ist der zweite Source/Drain-Anschluss 9 mit der Niederspannungsseite (Ausgangsseite) verbunden. In einem Fall, in dem der erste Source/Drain-Anschluss 8 mit der Niederspannungsseite (Ausgangsseite) verbunden ist, ist der zweite Source/Drain-Anschluss 9 mit der Hochspannungsseite (Eingangsseite) verbunden.
  • In einem Fall, in dem die Gate-Spannung VG, die nicht kleiner als eine Gate-Schwellwert-Spannung Vth (Vth ≤ VG) ist, an den Gate-Anschluss 7 angelegt wird, fließt der elektrische Strom I zwischen dem ersten Source/Drain-Anschluss 8 und dem zweiten Source/Drain-Anschluss 9. In einem Fall, in dem die Gate-Spannung VG kleiner als die Schwellwert-Spannung Vth (VG < Vth) am Gate-Anschluss 7 anliegt, fließt kein elektrischer Strom I zwischen dem ersten Source-/Drain-Anschluss 8 und dem zweiten Source-/Drain-Anschluss 9. Auf diese Weise wird das Ein- und Ausschalten des MISFET 2 gesteuert.
  • Mit dem Halbleiterbauteil 1 kann der einzelne MISFET 2 die Funktion einer Schaltung erfüllen, in der die Drains von zwei MISFETs vom Typ mit getrenntem Source/Drain miteinander verbunden sind. Daher ist es mit dem Halbleiterbauteil 1 möglich, durch Verkürzung eines Strompfades einen niedrigen On-Widerstand zu erreichen. Nachfolgend wird eine spezifische Struktur des Halbleiterbauteils 1 beschrieben.
  • 2 ist eine perspektivische Ansicht des in 1 dargestellten Halbleiterbauteils 1. 3 ist eine Draufsicht auf das in 2 gezeigte Halbleiterbauteil 1. Nachfolgend wird ein Beispiel beschrieben, in dem das Halbleiterbauteil 1 ein Package in Chipgröße aufweist, das die Größe eines Chips als Packagegröße hat.
  • Unter Bezugnahme auf 2 und 3 weist das Halbleiterbauteil 1 einen Bauteil-Hauptkörper 11 in Form eines Rechteck-Parallelepipeds auf. Der Bauteil-Hauptkörper 11 weist eine erste Bauteiloberfläche 12 auf einer Seite, eine zweite Bauteiloberfläche 13 auf der anderen Seite und Bauteilseitenoberflächen 14A, 14B, 14C und 14D auf, die die erste Bauteiloberfläche 12 und die zweite Bauteiloberfläche 13 verbinden. Im Einzelnen weisen die Bauteilseitenoberflächen 14A bis 14D eine erste Bauteilseitenoberfläche 14A, eine zweite Bauteilseitenoberfläche 14B, eine dritte Bauteilseitenoberfläche 14C und eine vierte Bauteilseitenoberfläche 14D auf.
  • Die erste Oberfläche 12 und die zweite Oberfläche 13 haben jeweils eine viereckige Form in einer Draufsicht von ihrer Normalenrichtung Z aus gesehen (im Folgenden einfach als „in einer Draufsicht“ bezeichnet). Die erste Bauteiloberfläche 12 ist eine Verbindungsoberfläche (Montageoberfläche), die einem anzuschließenden Objekt gegenüber liegt ist, wenn sie mit dem anzuschließenden Objekt verbunden ist. Die zweite Bauteiloberfläche 13 ist eine Nicht-Verbindungsoberfläche (Nicht-Montageoberfläche) auf der der Verbindungsoberfläche gegenüberliegenden Seite. Das zu verbindende Objekt kann eine Montageplatte, eine elektronische Komponente, einen Leadframe eines Halbleiterpackage usw. aufweisen.
  • In einer Draufsicht erstrecken sich die erste Bauteilseitenoberfläche 14A und die zweite Bauteilseitenoberfläche 14B in einer ersten Richtung X und liegen in einer zweiten Richtung Y einander gegenüber, die die erste Richtung X kreuzt. In einer Draufsicht erstrecken sich die dritte Bauteilseitenoberfläche 14C und die vierte Bauteilseitenoberfläche 14D in der zweiten Richtung Y und liegen in der ersten Richtung X einander gegenüber. Insbesondere ist die zweite Richtung Y orthogonal zu der ersten Richtung X.
  • Jede der Bauteilseitenoberflächen 14A bis 14D erstreckt sich planar entlang der Normalenrichtung Z. Jede der Bauteilseitenoberflächen 14A bis 14D kann eine geschliffene Oberfläche mit einer Schleifmarke sein. Die Länge der ersten Bauteilseitenoberfläche 14A (zweite Bauteilseitenoberfläche 14B) kann nicht weniger als 1 mm und 5 mm betragen. Die Länge der dritten Bauteilseitenoberfläche 14C (vierte Bauteilseitenoberfläche 14D) kann nicht weniger als 1 mm und 5 mm betragen.
  • Der Bauteil-Hauptkörper 11 weist eine laminierte Struktur auf, die einen Halbleiterchip 15 und eine Isolationsschicht 16 aufweist. Der Halbleiterchip 15 bildet die zweite Bauteiloberfläche 13 und einen Teil der Bauteilseitenoberflächen 14A bis 14D. Die Isolationsschicht 16 bildet die erste Bauteilseitenoberfläche 12 und einen Teil der Bauteilseitenoberflächen 14A bis 14D.
  • In dieser Ausführungsform ist der Halbleiterchip 15 aus Silizium hergestellt. Der Halbleiterchip 15 ist in einer Form eines Rechteck-Parallelepipeds ausgebildet. Der Halbleiterchip 15 weist eine erste Hauptoberfläche 17 auf einer Seite, eine zweite Hauptoberfläche 18 auf der anderen Seite und Seitenoberflächen 19A, 19B, 19C und 19D auf, die die erste Hauptoberfläche 17 und die zweite Hauptoberfläche 18 verbinden. Insbesondere weisen die Seitenoberflächen 19A bis 19D eine erste Seitenoberfläche 19A, eine zweite Seitenoberfläche 19B, eine dritte Seitenoberfläche 19C und eine vierte Seitenoberfläche 19D auf.
  • Die erste Hauptoberfläche 17 und die zweite Hauptoberfläche 18 sind in der Draufsicht viereckig geformt. Bei der ersten Hauptfläche 17 kann es sich um eine geschliffene Oberfläche handeln. Bei der zweiten Hauptfläche 18 kann es sich um eine geschliffene Oberfläche handeln. Die zweite Hauptoberfläche 18 bildet die zweite Bauteiloberfläche 13. Die Seitenoberflächen 19A bis 19D bilden einen Teil der Bauteilseitenoberflächen 14A bis 14D.
  • Die Isolationsschicht 16 ist auf der ersten Oberfläche 17 ausgebildet. Die Isolationsschicht 16 weist eine Isolations-Hauptfläche 20 und Isolations-Seitenoberflächen 21A, 21B, 21C und 21D auf. Insbesondere weisen die Isolations-Seitenoberflächen 21A bis 21D eine erste Isolations-Seitenoberfläche 21A, eine zweite Isolations-Seitenoberfläche 21B, eine dritte Isolations-Seitenoberfläche 21C und eine vierte Isolations-Seitenoberfläche 21D auf.
  • Die Isolations-Hauptfläche 20 erstreckt sich parallel zu der ersten Hauptfläche 17 und ist in der Draufsicht viereckig geformt. Die Isolations-Hauptfläche 20 bildet die erste Bauteiloberfläche 12. Die Isolations-Seitenoberflächen 21A bis 21D bilden einen Teil der Bauteilseitenoberflächen 14A bis 14D. Die Isolations-Hauptflächen 21A bis 21D erstrecken sich von einer peripheren Kante der Isolations-Hauptoberfläche 20 bis zum Halbleiterchip 15 und setzen sich zu den Seitenoberflächen 19A bis 19D fort. Insbesondere sind die Isolations-Seitenoberflächen 21A bis 21D so ausgebildet, dass sie mit den Seitenoberflächen 19A bis 19D bündig sind.
  • Die Vielzahl der externen Anschlüsse 6 bis 9 sind auf der Isolations-Hauptfläche 20 ausgebildet. In dieser Ausführungsform ist die Vielzahl der externen Anschlüsse 6 bis 9 in einer Matrix mit fünf Zeilen und fünf Spalten in Intervallen in der ersten Richtung X und der zweiten Richtung Y angeordnet. In dieser Ausführungsform weist die Vielzahl der externen Anschlüsse 6 bis 9 den einzelnen Basis-Anschluss 6, den einzelnen Gate-Anschluss 7, eine Vielzahl der ersten Source/Drain-Anschlüsse 8 und eine Vielzahl der zweiten Source/Drain-Anschlüsse 9 auf.
  • Der Basis-Anschluss 6 ist in der ersten Spalte der dritten Reihe angeordnet. Der Gate-Anschluss 7 ist in der fünften Spalte der dritten Reihe angeordnet. Der Gate-Anschluss 7 liegt dem Basis-Anschluss 6 in der zweiten Richtung Y gegenüber. Die Vielzahl der ersten Source/Drain-Anschlüsse 8 sind in der ersten bis fünften Spalte der ersten Reihe und in der ersten bis fünften Spalte der vierten Reihe angeordnet. Die Vielzahl der zweiten Source-/Drain-Anschlüsse 9 sind in der ersten bis fünften Spalte der zweiten Reihe und in der ersten bis fünften Spalte der fünften Reihe angeordnet.
  • Die Vielzahl der zweiten Source/Drain-Anschlüsse 9, die in der zweiten Reihe angeordnet sind, liegen der Vielzahl der ersten Source/Drain-Anschlüsse 8, die in der ersten Reihe angeordnet sind, in eins-zu-eins-Entsprechung in der ersten Richtung X gegenüber.
  • In dieser Ausführungsform sind in der zweiten, dritten und vierten Spalte der dritten Reihe jeweils Lücken vorgesehen. Der Basis-Anschluss 6, der Gate-Anschluss 7, der erste Source/Drain-Anschluss 8 und der zweite Source/Drain-Anschluss 9 kann jeweils in jedem der Zwischenräume angeordnet werden. Ein offener Anschluss, der elektrisch offen ist, kann in jedem der Zwischenräume angeordnet sein. Sowohl die Anzahl als auch die Anordnung des Basis-Anschlusses 6, des Gate-Anschlusses 7, des ersten Source/Drain-Anschlusses 8 und des zweiten Source/Drain-Anschlusses 9 sind willkürlich und nicht auf die in 2 und 3 gezeigte Anzahl und Anordnung beschränkt.
  • 4 ist eine Draufsicht, die eine Struktur des Halbleiterchips 15 zeigt. 5 ist eine perspektivische Querschnittsansicht von Hauptabschnitten, die die Struktur des Halbleiterchips 15 zeigen. 6 ist eine perspektivische Querschnittsansicht von Hauptabschnitten ohne Strukturen auf dem Halbleiterchip 15 aus 5. 7 ist eine Draufsicht auf den in 5 dargestellten Halbleiterchip 15. 8 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie VIII-VIII. 9 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie IX-IX. 10 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie X-X. 11 ist eine Querschnittsansicht entlang der in 7 dargestellten Linie XI-XI.
  • Unter Bezugnahme auf 4 weist der Halbleiterchip 15 einen Bauteilbereich 22 und einen Außenbereich 23 auf. Der Bauteilbereich 22 wird auch als aktiver Bereich bezeichnet. Der Bauteilbereich 22 ist ein Bereich, in dem der MISFET 2 ausgebildet ist. Der Bauteilbereich 22 ist in Intervallen nach innen von den Seitenoberflächen 19A bis 19D in einer Draufsicht ausgebildet.
  • In dieser Ausführungsform hat der Bauteilbereich 22 eine viereckige Form mit vier Seiten, die in einer Draufsicht parallel zu den Seitenoberflächen 19A bis 19D verlaufen. Die ebene Form des Bauteilbereich 22 ist frei wählbar und nicht auf eine viereckige Form beschränkt. Der äußere Bereich 23 ist ein Bereich an der Außenseite des Bauteilbereichs 22. Der äußere Bereich 23 erstreckt sich in einer Draufsicht bandförmig entlang eines Umfangsrandes des Bauteilbereichs 22. Insbesondere ist der Außenbereich 23 in einer Endlosform (in dieser Ausführungsform viereckig-ringförmig) ausgebildet, die den Bauteilbereichs 22 in einer Draufsicht umgibt.
  • Unter Bezugnahme auf 5 bis 11 weist das Halbleiterbauteil 1 eine Driftschicht 24 vom n-Typ (erster Leitfähigkeitstyp) auf, die in einem Oberflächenschichtabschnitt der ersten Hauptoberfläche 17 des Halbleiterchips 15 ausgebildet ist. Die Driftschicht 24 ist über den gesamten Bereich des Oberflächenschichtabschnitts der ersten Hauptoberfläche 17 ausgebildet. Die Driftschicht 24 bildet die erste Hauptoberfläche 17 und einen Teil der Seitenoberflächen 19A bis 19D. Die Konzentration an n-Typ-Verunreinigungen in der Driftschicht 24 kann nicht weniger als 1 ×1014 cm-3 und nicht mehr als 1×1016 cm-3 betragen.
  • Die Driftschicht 24 hat eine erste Dicke T1. Die erste Dicke T1 kann nicht weniger als 5 µm und nicht mehr als 50 µm betragen. Die erste Dicke T1 kann nicht weniger als 5 µm und nicht mehr als 10 µm, nicht weniger als 10 µm und nicht mehr als 20 |jm, nicht weniger als 20 µm und nicht mehr als 30 µm, nicht weniger als 30 µm und nicht mehr als 40 µm, oder nicht weniger als 40 µm und nicht mehr als 50 µm betragen. Bei dieser Ausführungsform ist die Driftschicht 24 aus einer n-Typ-Epitaxieschicht hergestellt.
  • Das Halbleiterbauteil 1 weist eine Basisschicht 25 vom p-Typ (zweiter Leitfähigkeitstyp) auf, die in einem Bereich auf der Seite der zweiten Hauptoberfläche 18 des Halbleiterchips 15 in Bezug auf die Driftschicht 24 ausgebildet ist. Die Basisschicht 25 bildet die Basis B des MISFET 2 (siehe 1). Die Basisschicht 25 ist über den gesamten Bereich auf der Seite der zweiten Hauptoberfläche 18 des Halbleiterchips 15 ausgebildet und elektrisch mit der Driftschicht 24 verbunden. Die Basisschicht 25 bildet die zweite Hauptoberfläche 18 und einen Teil der Seitenoberflächen 19A bis 19D. Die Konzentration der p-Typ-Verunreinigung in der Basisschicht 25 kann nicht weniger als 1 ×1018 cm-3 und nicht mehr als 1×1021 cm-3 betragen.
  • Die Basisschicht 25 hat eine zweite Dicke T2, die nicht geringer ist als die erste Dicke T1 der Driftschicht 24 (T1 ≤ T2). Die zweite Dicke T2 darf nicht weniger als 50 µm und nicht mehr als 500 µm betragen. Die zweite Dicke T2 kann nicht weniger als 50 µm und nicht mehr als 100 µm, nicht weniger als 100 µm und nicht mehr als 200 µm, nicht weniger als 200 µm und nicht mehr als 300 µm, nicht weniger als 300 µm und nicht mehr als 400 µm, oder nicht weniger als 400 µm und nicht mehr als 500 µm betragen. Die zweite Dicke T2 übersteigt vorzugsweise die erste Dicke T1 (T1 < T2). Bei dieser Ausführungsform ist die Basisschicht 25 aus einem p-Typ-Halbleitersubstrat hergestellt.
  • Das Halbleiterbauteil 1 weist mindestens eine Graben-Gate-Struktur 31 (bei dieser Ausführungsform eine Vielzahl von Graben-Gate-Strukturen 31) auf, die in der ersten Hauptoberfläche 17 im Bauteilbereich 22 ausgebildet ist. Die Vielzahl von Graben-Gate-Strukturen 31 sind jeweils in einer Bandform ausgebildet, die sich in der ersten Richtung X erstreckt und in einer Draufsicht in Intervallen in der zweiten Richtung Y ausgebildet ist. Die Vielzahl der Graben-Gate-Strukturen 31 sind in einer Streifenform ausgebildet und erstrecken sich in Draufsicht in der ersten Richtung X. Jede der Graben-Gate-Strukturen 31 steht in Kontakt mit der Driftschicht 24. Jede der Graben-Gate-Strukturen 31 ist in einem Intervall von einem unteren Abschnitt der Driftschicht 24 bis zur Seite der ersten Hauptoberfläche 17 ausgebildet und liegt der Basisschicht 25 über einen Teil der Driftschicht 24 gegenüber.
  • Die Vielzahl von Graben-Gate-Strukturen 31 sind in einem vorgegebenen Abstand PT ausgebildet. Der Abstand PT ist ein Abstand zwischen zwei benachbarten Graben-Gate-Strukturen 31. Der Abstand PT kann nicht kleiner als 0,5 µm und nicht größer als 5 µm sein. Der Abstand PT kann nicht weniger als 0,5 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht mehr als 1,5 µm, nicht weniger als 1,5 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 2,5 |jm, nicht weniger als 2,5 µm und nicht mehr als 3 µm, nicht weniger als 3 µm und nicht mehr als 4 µm, oder nicht weniger als 4 µm und nicht mehr als 5 µm betragen.
  • Jede der Vielzahl von Graben-Gate-Strukturen 31 weist einen Gate-Graben 32, eine Gate-Isolationsschicht 33 und eine Gate-Elektrode 34 auf. Der Gate-Graben 32 ist von der ersten Hauptoberfläche 17 zur zweiten Hauptoberfläche 18 hinuntergegraben. Der Gate-Graben 32 hat eine Seitenwand 35 und eine Bodenwand 36. Im Folgenden werden die Seitenwand 35 und die Bodenwand 36 manchmal gemeinsam als „Innenwand“ bezeichnet. Die Seitenwand 35 und die Bodenwand 36 sind in der Schicht 24 angeordnet.
  • Die Seitenwand 35 erstreckt sich entlang der Normalenrichtung Z. Der absolute Wert eines Winkels zwischen der Seitenwand 35 und der ersten Hauptoberfläche 17 im Halbleiterchip 15 kann nicht weniger als 90° und nicht mehr als 95° (z.B. etwa 91°) betragen. Der Gate-Graben 32 kann in einer sich verjüngenden Form ausgebildet sein, bei der sich die Öffnungsbreite zur Bodenwand 36 hin allmählich verengt. Die Seitenwand 35 kann rechtwinklig zur ersten Hauptoberfläche 17 ausgebildet sein. Die Bodenwand 36 ist in Richtung der zweiten Hauptoberfläche 18 gekrümmt. Die Bodenwand 36 kann parallel zur ersten Hauptoberfläche 17 ausgebildet sein.
  • Der Gate-Graben 32 kann eine Tiefe D von nicht weniger als 0,1 µm und nicht mehr als 20 µm haben. Die Tiefe D kann nicht weniger als 0,1 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht mehr als 4 µm, nicht weniger als 4 µm und nicht mehr als 6 µm, nicht weniger als 6 µm und nicht weniger als 8 µm, nicht weniger als 8 µm und nicht mehr als 10 |jm, nicht weniger als 10 µm und nicht mehr als 15 µm, oder nicht weniger als 15 µm und nicht mehr als 20 µm betragen.
  • Der Graben 32 kann eine Öffnungsbreite W von nicht weniger als 0,1 µm und nicht mehr als 3 µm haben. Die Öffnungsbreite W kann nicht weniger als 0,1 µm und nicht weniger als 0,5 µm, nicht weniger als 0,5 µm und nicht mehr als 1 µm, nicht weniger als 1 µm und nicht weniger als 1,5 µm, nicht weniger als 1,5 µm und nicht mehr als 2 µm, nicht weniger als 2 µm und nicht weniger als 2,5 µm, oder nicht weniger als 2,5 µm und nicht mehr als 3 µm betragen.
  • Die Öffnungsbreite W ist vorzugsweise nicht größer als die Tiefe D. Das Seitenverhältnis D/W des Grabens 32 kann nicht kleiner als 1 und nicht größer als 20 sein. Das Seitenverhältnis D/W ist ein Verhältnis der Tiefe D zur Öffnungsbreite W. Das Seitenverhältnis D/W kann nicht weniger als 1 und nicht mehr als 2, nicht weniger als 2 und nicht mehr als 4, nicht weniger als 4 und nicht mehr als 6, nicht weniger als 6 und nicht mehr als 8, nicht weniger als 8 und nicht mehr als 10, nicht weniger als 10 und nicht mehr als 12, nicht weniger als 12 und nicht mehr als 14, nicht weniger als 14 und nicht mehr als 16, nicht weniger als 16 und nicht mehr als 18, oder nicht weniger als 18 und nicht mehr als 20 betragen.
  • Die Gate-Isolationsschicht 33 ist in Form eines Films an der Innenwand des Grabens 32 ausgebildet. Die Gate-Isolationsschicht 33 enthält mindestens eines der Materialien Siliziumoxid, Siliziumnitrid, Aluminiumoxid, Zirkoniumoxid und Tantaloxid. Die Gate-Isolationsschicht 33 besteht vorzugsweise aus Siliziumoxid.
  • Die Gate-Isolationsschicht 33 ist über dem gesamten Bereich der Innenwand des Gate-Grabens 32 ausgebildet und trennt einen Ausnehmungsraum im Gate-Graben 32 ab. Die Gate-Isolationsschicht 33 weist einen freiliegenden Abschnitt auf, der von der ersten Hauptoberfläche 17 freiliegt. Der freiliegende Abschnitt der Isolationsschicht 33 kann so ausgebildet sein, dass er mit der ersten Hauptoberfläche 17 bündig ist. Der freiliegende Abschnitt der Gate-Isolationsschicht 33 kann eine geschliffene Oberfläche sein.
  • In Bezug auf die Normalenrichtung der Innenwand des Gate-Grabens 32 kann die Dicke der Gate-Isolationsschicht 33 nicht weniger als 10 nm und nicht mehr als 300 nm betragen. Die Dicke der Gate-Isolationsschicht 33 kann nicht weniger als 10 nm und nicht mehr als 25 nm, nicht weniger als 25 nm und nicht mehr als 50 nm, nicht weniger als 50 nm und nicht mehr als 75 nm, nicht weniger als 75 nm und nicht mehr als 100 nm, nicht weniger als 100 nm und nicht mehr als 150 nm, nicht weniger als 150 nm und nicht mehr als 200 nm, nicht weniger als 200 nm und nicht mehr als 250 nm, oder nicht weniger als 250 nm und nicht mehr als 300 nm betragen.
  • Die Gate-Elektrode 34 ist in den Gate-Graben 32 über die Gate-Isolationsschicht 33 eingebettet. Insbesondere ist die Gate-Elektrode 34 in den durch die Gate-Isolationsschicht 33 unterteilten Ausnehmungsraum im Gate-Graben 32 eingebettet. Die Gate-Elektrode 34 bildet das Gate G des MISFET 2 (siehe 1).
  • Die Gate-Elektrode 34 weist einen freiliegenden Abschnitt auf, der von der ersten Hauptoberfläche 17 freiliegt. Der freiliegende Abschnitt der Gate-Elektrode 34 kann so ausgebildet sein, dass er mit der ersten Hauptoberfläche 17 bündig ist. Bei dem freiliegenden Abschnitt der Gate-Elektrode 34 kann es sich um eine geschliffene Oberfläche handeln. Die Gate-Elektrode 34 enthält vorzugsweise leitendes Polysilizium. Bei dem leitenden Polysilizium kann es sich um p-Typ-Polysilizium oder n-Typ-Polysilizium handeln. Vorzugsweise enthält die Gate-Elektrode 34 Polysilizium vom n-Typ. Die Gate-Elektrode 34 kann ein Metallmaterial wie Wolfram (W), Kupfer (Cu) und Aluminium (AI) enthalten.
  • Das Halbleiterbauteil 1 weist ferner mindestens eine Graben-Kontaktstruktur 37 auf, die in der ersten Hauptoberfläche 17 in einem peripheren Randabschnitt des Bauteilbereichs 22 ausgebildet ist. Bei dieser Ausführungsform weist das Halbleiterbauteil 1 eine Vielzahl von (bei dieser Ausführungsform zwei) Graben-Kontaktstrukturen 37 auf. Die Graben-Kontaktstruktur 37 auf einer Seite erstreckt sich in der Richtung, die die Vielzahl der Graben-Gate-Strukturen 31 kreuzt (insbesondere orthogonal dazu), und ist mit einem Endabschnitt der Vielzahl der Graben-Gate-Strukturen 31 verbunden. Die Graben-Gate-Struktur 37 auf der anderen Seite erstreckt sich in der Richtung, die die Vielzahl der Graben-Gate-Strukturen 31 kreuzt (insbesondere orthogonal dazu), und ist mit den anderen Endabschnitten der Vielzahl der Graben-Gate-Strukturen 31 verbunden.
  • Jede der Vielzahl von Graben-Kontaktstrukturen 37 weist wie die Graben-Gate-Struktur 31 einen Gate-Graben 32, eine Gate-Isolationsschicht 33 und eine Gate-Elektrode 34 auf. Die Gate-Gräben 32, die Gate-Isolationsschichten 33 und die Gate-Elektroden 34 der Graben-Kontaktstrukturen 37 sind jeweils mit den Gate-Gräben 32, den Gate-Isolationsschichten 33 und den Gate-Elektroden 34 der Graben-Gate-Strukturen 31 integriert.
  • Das heißt, bei dieser Ausführungsform kann man es so sehen, dass mit der Vielzahl von Graben-Kontaktstrukturen 37 eine Vielzahl von ringförmigen Graben-Gate-Strukturen 31 mit Abschnitten, die sich in der ersten Richtung X erstrecken, und Abschnitten, die sich in der zweiten Richtung Y erstrecken, gebildet werden. Die Vielzahl von ringförmigen Graben-Gate-Strukturen 31 setzen sich so zueinander fort, dass die Abschnitte, die sich in der ersten Richtung X erstrecken, integriert sind. Bei dieser Struktur kann man es so sehen, dass die Vielzahl von Graben-Kontakt-Strukturen 37 jeweils die Abschnitte bilden, die sich in der zweiten Richtung Y der ringförmigen Graben-Gate-Strukturen 31 erstrecken. Dadurch wird eine einzige leiterförmige Graben-Gate-Struktur 31 in einer Draufsicht gebildet.
  • Das Halbleiterbauteil 1 weist mindestens einen p-Typ-Kanalbereich 40 (bei dieser Ausführungsform eine Vielzahl von Kanalbereichen 40) auf, der in der Driftschicht 24 so ausgebildet ist, dass er die Seitenwände 35 der Graben-Gate-Strukturen 31 abdeckt. Jeder der Kanalbereiche 40 bildet einen Kanal CH des MISFET 2 in einem Abschnitt entlang der Seitenwand 35 der Graben-Gate-Struktur 31. Die Konzentration der Verunreinigungen des p-Typs in den Kanalbereichen 40 kann nicht weniger als 1×1014 cm-3 und nicht mehr als 1×1018 cm-3 betragen..
  • Die Vielzahl von Kanalbereichen 40 sind in Intervallen in der ersten Richtung X und jeweils in einer sich in der zweiten Richtung Y erstreckenden Bandform in der Draufsicht ausgebildet. Die Vielzahl der Kanalbereiche 40 sind streifenförmig ausgebildet und erstrecken sich in Draufsicht in der zweiten Richtung Y. Die Vielzahl der Kanalbereiche 40 kreuzen die Vielzahl der Graben-Gate-Strukturen 31 (insbesondere, sind orthogonal dazu). Die Vielzahl der Kanalbereiche 40 sind jeweils in einem Bereich zwischen den beiden benachbarten Graben-Gate-Strukturen 31 in Intervallen in der ersten Richtung X ausgebildet.
  • Jeder der Kanalbereiche 40 erstreckt sich von der ersten Hauptoberfläche 17 bis zum unteren Abschnitt der Driftschicht 24 und hat einen unteren Abschnitt, der auf der Seite des unteren Abschnitts der Driftschicht 24 in Bezug auf die Bodenwand 36 der Graben-Gate-Struktur 31 angeordnet ist. Bei dieser Ausführungsform ist jeder der unteren Abschnitte der Kanalbereiche 40 mit der Basisschicht 25 verbunden.
  • Dadurch ist jeder der Kanalbereiche 40 elektrisch mit der Basisschicht 25 verbunden. Das heißt, die Referenzspannung wird über die Basisschicht 25 an die Kanalbereiche 40 angelegt.
  • Jeder der Kanalbereiche 40 deckt ferner die Bodenwand 36 der Graben-Gate-Struktur 31 ab. Jeder der Kanalbereiche 40 bildet den Kanal CH des MISFET 2 in dem Bereich entlang der Bodenwand 36 der Graben-Gate-Struktur 31. Die Kanallänge des Kanals CH wird entsprechend einer Vergrößerung der Fläche der Seitenwand 35 der Graben-Gate-Struktur 31 vergrößert. Daher ist die Bildung der tiefen Graben-Gate-Struktur 31 wirksam, um die Kanallänge des MISFET 2 zu vergrößern.
  • Jeder der Kanalbereiche 40 wird durch Einbringen von Verunreinigungen vom p-Typ in die Driftschicht 24 gebildet. Jeder der Kanalbereiche 40 kann eine Grabenstruktur aufweisen, die einen in der Driftschicht 24 gebildeten Graben und in den Graben eingebettetes p-Typ-Polysilizium enthält.
  • Das Halbleiterbauteil 1 weist einen ersten Source/Drain-Bereich 41 vom n+-Typ und einen zweiten Source/Drain-Bereich 42 vom n+-Typ auf, die in der Driftschicht 24 ausgebildet sind. Sowohl der erste Source/Drain-Bereich 41 als auch der zweite Source/Drain-Bereich 42 wird durch einen Bereich gebildet, in dem ein Source-Bereich und ein Drain-Bereich integriert sind. Der erste Source/Drain-Bereich 41 bildet den ersten Source/Drain SD1 des MISFET 2 (siehe 1). Der zweite Source/Drain-Bereich 42 bildet den zweiten Source/Drain-Bereich SD2 des MISFET 2 (siehe 1).
  • Sowohl der erste Source/Drain-Bereich 41 als auch der zweite Source/Drain-Bereich 42 weisen eine n-Typ-Verunreinigungskonzentration auf, die die n-Typ-Verunreinigungskonzentration der Driftschicht 24 überschreitet. Die n-Typ-Verunreinigungskonzentration des ersten Source/Drain-Bereichs 41 kann nicht weniger als 1×1018 cm-3 und nicht mehr als 1×1021 cm-3 betragen. Die n-Typ-Verunreinigungskonzentration des zweiten Source/Drain-Bereichs 42 kann nicht weniger als 1×1018 cm-3 und nicht mehr als 1×1021 cm-3 betragen. Die n-Typ-Verunreinigungskonzentration des zweiten Source/Drain-Bereichs 42 ist vorzugsweise gleich der n-Typ-Verunreinigungskonzentration des ersten Source/Drainbereichs 41.
  • Der erste Source/Drain-Bereich 41 und der zweite Source/Drain-Bereich 42 sind in Intervallen in einem Bereich entlang der Seitenwand 35 der Graben-Gate-Struktur 31 in der Driftschicht 24 so ausgebildet, dass sie über den Kanalbereich 40 einander gegenüberliegen. Bei dieser Ausführungsform sind die Vielzahl der ersten Source-/Drain-Bereiche 41 und die Vielzahl der zweiten Source-/Drain-Bereiche 42 in der Driftschicht 24 ausgebildet.
  • Die Vielzahl der ersten Source/Drain-Bereiche 41 sind in Intervallen in der ersten Richtung X in dem Bereich zwischen den beiden benachbarten Graben-Gate-Strukturen 31 ausgebildet. Die Vielzahl der ersten Source/Drain-Bereiche 41 liegen über die Graben-Gate-Struktur 31 in der zweiten Richtung Y einander gegenüber. Das heißt, die Vielzahl der ersten Source/Drain-Bereiche 41 sind in Intervallen in der zweiten Richtung Y so ausgebildet, dass sie abwechselnd mit der Vielzahl der Graben-Gate-Strukturen 31 in Bezug auf die zweite Richtung Y angeordnet sind. Die Vielzahl der ersten Source/Drain-Bereiche 41 sind in einer Draufsicht in einer Matrix in Intervallen in der ersten Richtung X und der zweiten Richtung Y angeordnet.
  • Jeder der ersten Source/Drain-Bereiche 41 ist in einem Intervall von jedem der Kanalbereiche 40 ausgebildet und liegt jedem der Kanalbereiche 40 über einen Teil der Driftschicht 24 gegenüber. Jeder der ersten Source/Drain-Bereiche 41 ist in einem Intervall zu jeder der Graben-Gate-Strukturen 31 ausgebildet und liegt jeder der Graben-Gate-Strukturen 31 über einen Teil der Driftschicht 24 gegenüber.
  • Ein unterer Abschnitt jedes der ersten Source/Drain-Bereiche 41 ist in einem Bereich auf der Seite der ersten Hauptoberfläche 17 in Bezug auf den unteren Abschnitt der Driftschicht 24 ausgebildet. Der untere Abschnitt jedes der ersten Source/Drain-Bereiche 41 kann in einer Tiefenposition zwischen dem unteren Abschnitt der Driftschicht 24 und der Bodenwand 36 der Graben-Gate-Struktur 31 ausgebildet sein. Der untere Abschnitt jedes der ersten Source/Drain-Bereiche 41 kann in einer Tiefenposition zwischen der ersten Hauptoberfläche 17 und der Bodenwand 36 der Graben-Gate-Struktur 31 gebildet werden. Unter dem Gesichtspunkt der Vergrößerung der Kanallänge des Kanals CH ist jeder der ersten Source/Drain-Bereiche 41 vorzugsweise mit einer Dicke ausgebildet, die zumindest einen mittleren Abschnitt jeder der Graben-Gate-Strukturen 31 kreuzt.
  • Die Vielzahl der zweiten Source/Drain-Bereiche 42 sind in Intervallen in der ersten Richtung X in dem Bereich zwischen den beiden benachbarten Graben-Gate-Strukturen 31 ausgebildet. Insbesondere ist die Vielzahl der zweiten Source/Drain-Bereiche 42 in Intervallen in der ersten Richtung X abwechselnd mit der Vielzahl der ersten Source/Drain-Bereiche 41 so ausgebildet, dass sie einen der Kanalbereiche 40 sandwichartig einschließen.
  • Die Vielzahl der zweiten Source/Drain-Bereiche 42 liegen über die Graben-Gate-Struktur 31 in der zweiten Richtung Y einander gegenüber. Das heißt, die Vielzahl der zweiten Source/Drain-Bereiche 42 sind in Intervallen in der zweiten Richtung Y so ausgebildet, dass sie abwechselnd mit der Vielzahl der Graben-Gate-Strukturen 31 angeordnet sind. Dabei sind die Vielzahl der zweiten Source/Drain-Bereiche 42 in einer Matrix in Intervallen in der ersten Richtung X und der zweiten Richtung Y in einer Draufsicht angeordnet.
  • Jeder der zweiten Source/Drain-Bereiche 42 ist in Intervallen aus jedem der Kanalbereiche 40 ausgebildet und liegt jedem der Kanalbereiche 40 über einen Teil der Driftschicht 24 gegenüber. Jeder der zweiten Source/Drain-Bereiche 42 ist in Intervallen aus jeder der Graben-Gate-Strukturen 31 ausgebildet und steht jeder der Graben-Gate-Strukturen 31 über einen Teil der Driftschicht 24 gegenüber.
  • Ein unterer Abschnitt jedes der zweiten Source/Drain-Bereiche 42 ist in dem Bereich auf der Seite der ersten Hauptoberfläche 17 in Bezug auf den unteren Abschnitt der Driftschicht 24 ausgebildet. Der untere Abschnitt jedes der zweiten Source/Drain-Bereiche 42 kann in einer Tiefenposition zwischen dem unteren Abschnitt der Driftschicht 24 und der Bodenwand 36 der Graben-Gate-Struktur 31 ausgebildet sein. Der untere Abschnitt jedes der zweiten Source/Drain-Bereiche 42 kann in einer Tiefenposition zwischen der ersten Hauptoberfläche 17 und der Bodenwand 36 der Graben-Gate-Struktur 31 ausgebildet sein.
  • Unter dem Gesichtspunkt der Vergrößerung der Kanallänge des Kanals CH ist jeder der zweiten Source/Drain-Bereiche 42 vorzugsweise mit einer Dicke ausgebildet, die zumindest den mittleren Abschnitt jeder der Graben-Gate-Strukturen 31 kreuzt. Jeder der zweiten Source/Drain-Bereiche 42 ist vorzugsweise mit einer Dicke ausgebildet, die gleich der Dicke jedes der ersten Source/Drain-Bereiche 41 ist.
  • Das Halbleiterbauteil 1 weist einen ersten pn-Übergangs-Abschnitt 43 auf. Der erste pn-Übergangs-Abschnitt 43 bildet die erste Body-Diode 4 des MISFET 2. Der erste pn-Übergangs-Abschnitt 43 ist in einem Bereich zwischen dem Kanalbereich 40 und dem ersten Source/Drain-Bereich 41 ausgebildet. Der erste pn-Übergangs-Abschnitt 43 kann ein erster pin-Übergangs-Abschnitt (p-intrinsic-n-Übergangs-Abschnitt) sein, der den Kanalbereich 40 als eine P-Schicht, die Driftschicht 24 als eine I-Schicht (Intrinsic-Schicht) und den ersten Source/Drain-Bereich 41 als eine N-Schicht hat.
  • Das Halbleiterbauteil 1 weist einen zweiten pn-Übergangs-Abschnitt 44 auf. Der zweite pn-Übergangs-Abschnitt 44 bildet die zweite Body-Diode 5 des MISFET 2, d.h. der zweite pn-Übergangs-Abschnitt 44 bildet das Diodenpaar 3 zusammen mit dem ersten pn-Übergangs-Abschnitt 43. Der zweite pn-Übergangs-Abschnitt 44 ist in einem Bereich zwischen dem Kanalbereich 40 und dem zweiten Source/Drain-Bereich 42 ausgebildet. Der zweite pn-Übergangs-Abschnitt 44 ist mit dem ersten pn-Übergangs-Abschnitt 43 über den Kanalbereich 40 in Sperrrichtung verbunden. Der zweite pn-Übergangs-Abschnitt 44 kann ein zweiter pin-Übergangs-Abschnitt sein, der den Kanalbereich 40 als P-Schicht, die Driftschicht 24 als I-Schicht und den zweiten Source/Drain-Bereich 42 als N-Schicht hat.
  • In dem Halbleiterbauteil 1 können die Kanalbereiche 40, die Vielzahl der ersten Source/Drain-Bereiche 41 und die Vielzahl der zweiten Source/Drain-Bereiche 42 jeweils in einem Bereich gebildet werden, der durch die ringförmige Graben-Gate-Struktur 31 unterteilt ist. Mit dieser Struktur ist es möglich, den Kanal CH des MISFET 2 in dem Bereich zu bilden, der durch die ringförmige Graben-Gate-Struktur 31 unterteilt ist. Daher ist es möglich, einen Strompfad des MISFET 2 auf den Bereich zu beschränken, der durch die ringförmige Graben-Gate-Struktur 31 unterteilt ist, was es ermöglicht, einen Leckstrom zu unterdrücken.
  • 12 ist eine schematische Ansicht im Querschnitt, die eine Struktur einer Basis-Verschaltung 56 zeigt. 13 ist eine schematische Ansicht im Querschnitt, die eine Struktur einer Gate-Verschaltung 57 zeigt. 14 ist eine schematische Ansicht mit einem Querschnitt, der die Struktur einer ersten Source/Drain-Verschaltung 58 zeigt. 15 ist eine schematische Ansicht eines Querschnitts, der die Struktur einer zweiten Source/Drain-Verschaltung 59 zeigt. 12 bis 15 zeigen keinen Abschnitt eines bestimmten Punktes in dem Halbleiterbauteil 1.
  • Unter Bezugnahme auf 12 bis 15 weist die Isolationsschicht 16 eine laminierte Struktur auf, in der eine Vielzahl von Isolationsschichten laminiert sind. Die Anzahl der laminierten Schichten der Isolationsschicht ist willkürlich und nicht auf eine bestimmte Anzahl von laminierten Schichten beschränkt. Bei dieser Ausführungsform weist die Isolationsschicht 16 eine erste Isolationsschicht 51, eine zweite Isolationsschicht 52, eine dritte Isolationsschicht 53, eine vierte Isolationsschicht 54 und eine fünfte Isolationsschicht 55 auf.
  • Die erste bis vierte Isolationsschicht 51 bis 54 enthalten vorzugsweise einen anorganischen Isolationskörper. Die ersten bis vierten Isolationsschichten 51 bis 54 können Siliziumoxid oder Siliziumnitrid enthalten. Bei dieser Ausführungsform enthält jede der ersten bis dritten Isolationsschichten 51 bis 53 Siliziumoxid. Die vierte Isolationsschicht 54 enthält vorzugsweise ein Isolationsmaterial, das sich von der ersten bis dritten Isolationsschicht 51 bis 53 unterscheidet. Bei dieser Ausführungsform enthält die vierte Isolationsschicht 54 Siliziumnitrid.
  • Die oberste fünfte Isolationsschicht 55 enthält vorzugsweise ein Isolationsmaterial, das sich von der ersten bis vierten Isolationsschicht 51 bis 54 unterscheidet. Die oberste fünfte Isolationsschicht 55 enthält vorzugsweise einen organischen Isolationskörper. Die fünfte Isolationsschicht 55 kann, als Beispiel für einen organischen Isolationskörper, Polyimid, Polyamid oder Polybenzoxazol enthalten. Die vierte Isolationsschicht 54 und die fünfte Isolationsschicht 55 bilden die oberste Schicht der Isolationsschicht 16 und sind als Schutzschichten für den unteren Schichtaufbau ausgebildet. Die vierte Isolationsschicht 54 wird auch als Passivierungsschicht bezeichnet.
  • Unter Bezugnahme auf 12 bis 15 weist das Halbleiterbauteil 1 die Basis-Verschaltung 56, die Gate-Verschaltung 57, die erste Source/Drain-Verschaltung 58 und die zweite Source/Drain-Verschaltung 59 auf, die in der Isolationsschicht 16 ausgebildet sind.
  • Unter Bezugnahme auf 12 ist die Basis-Verschaltung 56 selektiv in der Isolationsschicht 16 geführt und verbindet den Basis-Anschluss 6 und die Kanalbereiche 40 (Basisschicht 25) elektrisch. Die Basis-Verschaltung 56 überträgt die an den Basis-Anschluss 6 angelegte Referenzspannung (z. B. die Erdspannung) an die Basis-Schicht 25 und die Kanalbereiche 40. Insbesondere weist die Basis-Verschaltung 56 eine erste untere Verschaltung 61, eine erste Zwischen-Verschaltung 62, eine erste obere Verschaltung 63, eine erste untere Durchgangselektrode 64 und eine erste obere Durchgangselektrode 65 auf.
  • Die erste untere Verschaltung 61 ist selektiv auf der ersten Isolationsschicht 51 ausgebildet. Die erste mittlere Verschaltung 62 ist selektiv auf der zweiten Isolationsschicht 52 ausgebildet. Die erste obere Verschaltung 63 ist selektiv auf der dritten Isolationsschicht 53 ausgebildet. Jede der ersten unteren Verschaltung 61, der ersten Zwischen-Verschaltung 62 und der ersten oberen Verschaltung 63 kann mindestens eine reine Al-Schicht, eine reine Cu-Schicht, eine AICu-Schicht, eine AlSi-Schicht oder eine AlSiCu-Schicht aufweisen.
  • Die erste untere Durchgangselektrode 64 ist in die erste Isolationsschicht 51 eingebettet und verbindet elektrisch einen beliebigen Bereich der Kanalbereiche 40 und die erste untere Verschaltung 61. Eine Vielzahl von ersten unteren Durchgangselektroden 64 kann mit den Kanalbereichen 40 in einem beliebigen Bereich des Halbleiterchips 15 verbunden sein. Beispielsweise kann in einem Fall, in dem ein Teil des Kanalbereichs 40 in den äußeren Bereich 23 herausgezogen ist, eine einzelne oder eine Vielzahl von ersten unteren Durchgangselektroden 64 mit den Kanalbereichen 40 (Basisschicht 25) in dem äußeren Bereich 23 elektrisch verbunden sein.
  • Die erste untere Durchgangselektrode 64 weist eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf. Die Hauptkörperschicht 66 ist in die erste Isolationsschicht 51 eingebettet. Die Hauptkörperschicht 66 kann eine W-Schicht oder eine Cu-Schicht aufweisen. Die Sperrschicht 67 befindet sich zwischen der ersten Isolationsschicht 51 und der Hauptkörperschicht 66. Die Barriereschicht 67 kann mindestens eine Ti-Schicht oder eine TiN-Schicht aufweisen.
  • Die erste obere Durchgangselektrode 65 ist in die zweite Isolationsschicht 52 eingebettet und verbindet elektrisch einen beliebigen Bereich der ersten Zwischen-Verschaltung 62 und einen beliebigen Bereich der ersten oberen Verschaltung 63. Die erste obere Durchgangselektrode 65 weist wie die erste untere Durchgangselektrode 64 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • 13 zeigt, dass die Gate-Verschaltung 57 selektiv in der Isolationsschicht 16 geführt ist und den Gate-Anschluss 7 und die Gate-Elektrode 34 elektrisch verbindet. Die Gate-Verschaltung 57 überträgt die an den Gate-Anschluss 7 angelegte Gate-Spannung VG an die Gate-Elektrode 34. Insbesondere weist die Gate-Verschaltung 57 eine zweite untere Verschaltung 71, eine zweite mittlere Verschaltung 72, eine zweite obere Verschaltung 73, eine zweite untere Durchgangselektrode 74 und eine zweite obere Durchgangselektrode 75 auf.
  • Die zweite untere Verschaltung 71 ist selektiv auf der ersten Isolationsschicht 51 ausgebildet. Die zweite Zwischen-Verschaltung 72 ist selektiv auf der zweiten Isolationsschicht 52 ausgebildet. Die zweite obere Verschaltung 73 ist selektiv auf der dritten Isolationsschicht 53 ausgebildet. Jede der zweiten unteren Verschaltung 71, der zweiten Zwischen-Verschaltung 72 und der zweiten oberen Verschaltung 73 kann mindestens eine reine Al-Schicht, eine reine Cu-Schicht, eine AICu-Schicht, eine AlSi-Schicht oder eine AlSiCu-Schicht aufweisen.
  • Die zweite untere Durchgangselektrode 74 ist in die erste Isolationsschicht 51 eingebettet und verbindet die Gate-Elektrode 34 und die zweite untere Verschaltung 71 elektrisch. Die zweite untere Durchgangselektrode 74 ist elektrisch mit der Gate-Elektrode 34 der Graben-Kontaktstruktur 37 verbunden. Die zweite untere Durchgangselektrode 74 kann elektrisch mit der Gate-Elektrode 34 der Graben-Gate-Struktur 31 verbunden sein. 13 zeigt der Einfachheit halber ein Beispiel, bei dem eine Vielzahl von zweiten unteren Durchgangselektroden 74 mit den Gate-Elektroden 34 der Graben-Gate-Strukturen 31 verbunden sind. Die zweite untere Durchgangselektrode 74 weist wie die erste untere Durchgangselektrode 64 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • Die zweite obere Durchgangselektrode 75 ist in die zweite Isolationsschicht 52 eingebettet und verbindet elektrisch einen beliebigen Bereich der zweiten Zwischen-Verschaltung 72 und einen beliebigen Bereich der zweiten oberen Verschaltung 73. Die zweite obere Durchgangselektrode 75 weist wie die zweite untere Durchgangselektrode 74 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • In 14 ist die erste Source/Drain-Verschaltung 58 selektiv in der Isolationsschicht 16 geführt und verbindet den ersten Source/Drain-Anschluss 8 und die ersten Source/Drain-Bereiche 41 elektrisch. Die erste Source/Drain-Verschaltung 58 überträgt den elektrischen Strom I von dem ersten Source/Drain-Anschluss 8 zu den ersten Source/Drain-Bereichen 41 oder überträgt den elektrischen Strom I von den ersten Source/Drain-Bereichen 41 zu dem ersten Source/Drain-Anschluss 8. Insbesondere weist die erste Source/Drain-Verschaltung 58 eine dritte untere Verschaltung 81, eine dritte mittlere Verschaltung 82, eine dritte obere Verschaltung 83, eine dritte untere Durchgangselektrode 84 und eine dritte obere Durchgangselektrode 85 auf.
  • Die dritte untere Verschaltung 81 ist selektiv auf der ersten Isolationsschicht 51 ausgebildet. Die dritte Zwischen-Verschaltung 82 ist selektiv auf der zweiten Isolationsschicht 52 ausgebildet. Die dritte obere Verschaltung 83 ist selektiv auf der dritten Isolationsschicht 53 ausgebildet. Jede der dritten unteren Verschaltung 81, der dritten Zwischen-Verschaltung 82 und der dritten oberen Verschaltung 83 kann mindestens eine reine Al-Schicht, eine reine Cu-Schicht, eine AICu-Schicht, eine AlSi-Schicht oder eine AlSiCu-Schicht aufweisen.
  • Die dritte untere Durchgangselektrode 84 ist in die erste Isolationsschicht 51 eingebettet und verbindet elektrisch den ersten Source/Drain-Bereich 41 und die dritte untere Verschaltung 81. Bei dieser Ausführungsform ist eine Vielzahl von dritten unteren Durchgangselektroden 84 jeweils elektrisch mit den entsprechenden ersten Source/Drain-Bereichen 41 verbunden. Die dritte untere Durchgangselektrode 84 weist wie die erste untere Durchgangselektrode 64 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • Die dritte obere Durchgangselektrode 85 ist in die zweite Isolationsschicht 52 eingebettet und verbindet elektrisch einen beliebigen Bereich der dritten Zwischen-Verschaltung 82 und einen beliebigen Bereich der dritten oberen Verschaltung 83. Die dritte obere Durchgangselektrode 85 weist wie die dritte untere Durchgangselektrode 84 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • Die erste Source/Drain-Verschaltung 58 kann eine Vielzahl von dritten unteren Verschaltungen 81 aufweisen. In diesem Fall sind die Vielzahl der dritten unteren Verschaltungen 81 in Intervallen in der ersten Richtung X und jeweils in einer sich in der zweiten Richtung Y erstreckenden Bandform ausgebildet, so dass sie die Vielzahl der Graben-Gate-Strukturen 31 kreuzen. Jede der dritten unteren Verschaltungen 81 ist auf der Vielzahl der ersten Source/Drain-Bereiche 41 ausgebildet. Jede der dritten unteren Verschaltungen 81 ist elektrisch mit der Vielzahl der ersten Source/Drain-Bereiche 41 verbunden, die direkt unter den dritten unteren Verschaltungen 81 angeordnet sind.
  • Unter Bezugnahme auf 15 ist die zweite Source/Drain-Verschaltung 59 selektiv in der Isolationsschicht 16 verlegt und verbindet elektrisch den zweiten Source/Drain-Anschluss 9 und die zweiten Source/Drain-Bereiche 42. Die zweite Source/Drain-Verschaltung 59 überträgt den elektrischen Strom I von dem zweiten Source/Drain-Anschluss 9 zu den zweiten Source/Drain-Bereichen 42 oder überträgt den elektrischen Strom I von den zweiten Source/Drain-Bereichen 42 zu dem zweiten Source/Drain-Anschluss 9. Insbesondere weist die zweite Source/Drain-Verschaltung 59 eine vierte untere Verschaltung 91, eine vierte Zwischen-Verschaltung 92, eine vierte obere Verschaltung 93, eine vierte untere Durchgangselektrode 94 und eine vierte obere Durchgangselektrode 95 auf.
  • Die vierte untere Verschaltung 91 ist selektiv auf der ersten Isolationsschicht 51 ausgebildet. Die vierte mittlere Verschaltung 92 ist selektiv auf der zweiten Isolationsschicht 52 ausgebildet. Die vierte obere Verschaltung 93 wird selektiv auf der dritten Isolationsschicht 53 ausgebildet. Die vierte untere Verschaltung 91, die vierte Zwischenverschaltung 92 und die vierte obere Verschaltung 93 können jeweils mindestens eine reine Al-Schicht, eine reine Cu-Schicht, eine AICu-Schicht, eine AlSi-Schicht oder eine AlSiCu-Schicht aufweisen.
  • Die vierte untere Durchgangselektrode 94 ist in die erste Isolationsschicht 51 eingebettet und verbindet elektrisch den zweiten Source/Drain-Bereich 42 und die vierte untere Verschaltung 91. Bei dieser Ausführungsform ist eine Vielzahl von vierten unteren Durchgangselektroden 94 jeweils elektrisch mit den entsprechenden zweiten Source/Drain-Bereichen 42 verbunden. Die vierte untere Durchgangselektrode 94 weist wie die erste untere Durchgangselektrode 64 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • Die vierte obere Durchgangselektrode 95 ist in die zweite Isolationsschicht 52 eingebettet und verbindet elektrisch einen beliebigen Bereich der vierten Zwischen-Verschaltung 92 und einen beliebigen Bereich der vierten oberen Verschaltung 93. Die vierte obere Durchgangselektrode 95 weist wie die vierte untere Durchgangselektrode 94 eine Hauptkörperschicht 66 und eine Sperrschicht 67 auf.
  • Die zweite Source/Drain-Verschaltung 59 kann eine Vielzahl von vierten unteren Verschaltungen 91 aufweisen. In diesem Fall ist die Vielzahl der vierten unteren Verschaltungen 91 in Intervallen in der ersten Richtung X und jeweils in einer sich in der zweiten Richtung Y erstreckenden Bandform ausgebildet, so dass sie die Vielzahl der Graben-Gate-Strukturen 31 kreuzen. Die Vielzahl der vierten unteren Verschaltungen 91 sind so ausgebildet, dass sie gemäß der Anordnung der ersten Source/Drain-Bereiche 41 und der zweiten Source/Drain-Bereiche 42 abwechselnd mit der Vielzahl der dritten unteren Verschaltungen 81 der ersten Source/Drain-Verschaltung 58 entlang der ersten Richtung X angeordnet sind. Jede der vierten unteren Verschaltungen 91 ist auf der Vielzahl der zweiten Source/Drain-Bereiche 42 ausgebildet. Jede der vierten unteren Verschaltungen 91 ist elektrisch mit der Vielzahl der zweiten Source/Drain-Bereiche 42 verbunden, die direkt unter den vierten unteren Verschaltungen 91 angeordnet sind.
  • Unter Bezugnahme auf 12 bis 15 sind der Basis-Anschluss 6, der Gate-Anschluss 7, der erste Source/Drain-Anschluss 8 und der zweite Source/Drain-Anschluss 9 jeweils auf der fünften Isolationsschicht 55 ausgebildet. Der Basis-Anschluss 6, der Gate-Anschluss 7, der erste Source-/Drain-Anschluss 8 und der zweite Source-/Drain-Anschluss 9 durchdringen einen Teil der Isolationsschicht 16 (bei der es sich um die vierte Isolationsschicht 54 und die fünfte Isolationsschicht 55 handelt).
  • Der Basis-Anschluss 6 ist elektrisch mit der ersten oberen Verschaltung 63 der Basis-Verschaltung 56 verbunden. Der Gate-Anschluss 7 ist elektrisch mit der zweiten oberen Verschaltung 73 der Gate-Verschaltung 57 verbunden. Der erste Source/Drain-Anschluss 8 ist elektrisch mit der dritten oberen Verschaltung 83 der ersten Source/Drain-Verschaltung 58 verbunden. Der zweite Source/Drain-Anschluss 9 ist elektrisch mit der vierten oberen Verschaltung 93 der zweiten Source/Drain-Verschaltung 59 verbunden.
  • Der Basis-Anschluss 6, der Gate-Anschluss 7, der erste Source-/Drain-Anschluss 8 und der zweite Source-/Drain-Anschluss 9 weisen jeweils eine darunter liegende Elektrodenschicht 96 und eine niedrigschmelzende Metallschicht 97 auf. Die darunter liegende Elektrodenschicht 96 ist in einer Pad-Öffnung 98 ausgebildet, die durch einen Teil der Isolationsschicht 16 (d. h. die vierte Isolationsschicht 54 und die fünfte Isolationsschicht 55) verläuft. Die darunter liegende Elektrodenschicht 96 weist einen überlappenden Abschnitt auf, der aus der Pad-Öffnung 98 bis zur Isolations-Hauptfläche 20 der Isolationsschicht 16 herausgezogen ist. Die darunter liegende Elektrodenschicht 96 kann mindestens eine der folgenden Schichten aufweisen: eine Ti-Schicht, eine TiN-Schicht, eine Cu-Schicht, eine Au-Schicht, eine Ni-Schicht und eine Al-Schicht.
  • Die niedrigschmelzende Metallschicht 97 wird auf der darunter liegenden Elektrodenschicht 96 gebildet. Die niedrigschmelzende Metallschicht 97 deckt den überlappenden Abschnitt der darunter liegenden Elektrodenschicht 96 ab. Die niedrigschmelzende Metallschicht 97 steht von der Isolations-Hauptfläche 20 halbkugelförmig ab. Die niedrigschmelzende Metallschicht 97 kann ein Lot aufweisen.
  • Wie oben beschrieben, weist das Halbleiterbauteil 1 den Halbleiterchip 15, die Driftschicht 24, die Graben-Gate-Strukturen 31, die Kanalbereiche 40, die ersten Source/Drain-Bereiche 41 und die zweiten Source/Drain-Bereiche 42 auf. Die Driftschicht 24 ist in dem Oberflächenschichtabschnitt der ersten Hauptoberfläche 17 des Halbleiterchips 15 ausgebildet. Die Graben-Gate-Strukturen 31 sind in der ersten Hauptoberfläche 17 so ausgebildet, dass sie in Kontakt mit der Driftschicht 24 stehen.
  • Die Kanalbereiche 40 sind in der Driftschicht 24 so ausgebildet, dass sie die Seitenwände 35 der Graben-Gate-Strukturen 31 abdecken. Die ersten Source/Drain-Bereiche 41 und die zweiten Source/Drain-Bereiche 42 sind in Intervallen in den Bereichen entlang der Seitenwände 35 der Graben-Gate-Strukturen 31 in der Driftschicht 24 so ausgebildet, dass sie sich über die Kanalbereiche 40 hinweg gegenüberliegen.
  • Bei solchen Strukturen werden die Kanäle CH des MISFET 2 in den Bereichen entlang der Seitenwände 35 der Graben-Gate-Strukturen 31 gebildet. Dadurch kann der elektrische Strom entlang der Seitenwände 35 der Graben-Gate-Strukturen 31 fließen. Daher ist es möglich, einen Strompfad zu vergrößern, was eine Verbesserung der elektrischen Stromkapazität ermöglicht.
  • Zusätzlich decken bei dem Halbleiterbauteil 1 die Kanalbereiche 40 die Bodenwände 36 der Graben-Gate-Strukturen 31 ab. Bei solchen Strukturen werden die Kanäle CH des MISFET 2 auch in Bereichen entlang der Bodenwände 36 der Graben-Gate-Strukturen 31 gebildet. Dadurch ist es möglich, die elektrische Stromkapazität weiter zu erhöhen.
  • 16 ist eine Ansicht entsprechend 5, die eine perspektivische Querschnittsansicht von Hauptabschnitten ist, die ein Halbleiterbauteil 101 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen. Das Halbleiterbauteil 1 weist die ersten Source/Drain-Bereiche 41 und die zweiten Source/Drain-Bereiche 42 auf, von denen jeder durch einen Verunreinigungsbereich gebildet wird. Es ist auch möglich, dass das Halbleiterbauteil 101 die ersten Source/Drain-Bereiche 41 und die zweiten Source/Drain-Bereiche 42 aufweist, die jeweils aus einem Metallmaterial anstelle des Verunreinigungsbereichs hergestellt sind. Im Folgenden werden Strukturen, die den für das Halbleiterbauteil 1 beschriebenen Strukturen entsprechen, mit denselben Bezugszeichen versehen, und ihre Beschreibung wird weggelassen.
  • Jeder der ersten Source/Drain-Bereiche 41 und der zweiten Source/Drain-Bereiche 42 weist eine Graben-Elektrodenstruktur auf, die einen Graben 102 und eine Metallelektrode 103 aufweist. Der Graben 102 wird durch Abgraben einer ersten Hauptoberfläche 17 zur Seite einer zweiten Hauptoberfläche 18 gebildet. Der Graben 102 legt eine Driftschicht 24 frei.
  • Ein unterer Abschnitt des Grabens 102 wird in einem Bereich auf der Seite der ersten Hauptoberfläche 17 in Bezug auf einen unteren Abschnitt der Driftschicht 24 gebildet. Der untere Abschnitt des Grabens 102 kann in einer Tiefenposition zwischen dem unteren Abschnitt der Driftschicht 24 und einer Bodenwand 36 einer Graben-Gate-Struktur 31 ausgebildet sein. Der untere Abschnitt des Grabens 102 kann in einer Tiefenposition zwischen der ersten Hauptoberfläche 17 und der Bodenwand 36 der Graben-Gate-Struktur 31 ausgebildet sein. Unter dem Gesichtspunkt der Vergrößerung der Kanallänge eines Kanals CH ist der Graben 102 vorzugsweise mit einer Dicke ausgebildet, die zumindest einen mittleren Abschnitt jeder der Graben-Gate-Strukturen 31 kreuzt.
  • Die Metallelektrode 103 ist in den Graben 102 eingebettet. Die Metallelektrode 103 ist elektrisch mit der Driftschicht 24 im Graben 102 verbunden. Die Metallelektrode 103 kann eine Hauptkörperschicht 104 und eine Sperrschicht 105 aufweisen.
  • Die Hauptkörperschicht 104 ist in den Graben 102 eingebettet. Die Hauptkörperschicht 104 kann mindestens eine der folgenden Schichten aufweisen: eine W-Schicht, eine reine Al-Schicht, eine reine Cu-Schicht, eine AICu-Schicht, eine AlSi-Schicht oder eine AlSiCu-Schicht. Die Sperrschicht 105 ist zwischen der Driftschicht 24 und der Hauptkörperschicht 104 angeordnet. Die Barriereschicht 105 kann mindestens eine Ti-Schicht oder eine TiN-Schicht aufweisen. Der erste Source/Drain-Bereich 41 kann auch als dritte untere Durchgangselektrode 84 gemäß der ersten bevorzugten Ausführungsform dienen. Der zweite Source/Drain-Bereich 42 kann auch als vierte untere Durchgangselektrode 94 gemäß der ersten bevorzugten Ausführungsform dienen..
  • Wie oben beschrieben, ist es auch mit dem Halbleiterbauteil 101 möglich, die gleichen Effekte zu erzielen wie die für das Halbleiterbauteil 1 beschriebenen Effekte.
  • Die vorliegende Erfindung kann auch in anderen Ausführungsformen implementiert werden.
  • In jeder der oben beschriebenen bevorzugten Ausführungsformen wird das Beispiel beschrieben, in dem der erste Leitfähigkeitstyp ein n-Typ und der zweite Leitfähigkeitstyp ein p-Typ ist. Allerdings kann der erste Leitfähigkeitstyp ein p-Typ und der zweite Leitfähigkeitstyp ein n-Typ sein. Spezifische Anordnungen für diesen Fall werden durch Ersetzen der n-Typ Bereiche durch p-Typ Bereiche und Ersetzen der p-Typ Bereiche durch n-Typ Bereiche in der obigen Beschreibung und den beigefügten Zeichnungen erhalten.
  • In jeder der oben beschriebenen bevorzugten Ausführungsformen wird das Beispiel beschrieben, in dem der Halbleiterchip 15 aus Silizium angenommen wird. In jeder der oben beschriebenen bevorzugten Ausführungsformen kann jedoch auch ein Halbleiterchip 15 angenommen werden, der aus einem Halbleiter mit breiter Bandlücke hergestellt ist. Der Halbleiterchip 15 kann aus SiC (Siliziumkarbid) hergestellt werden, das als Beispiel für einen Halbleiter mit breiter Bandlücke dient. Der Halbleiterchip 15 kann aus einem SiC-Einkristall bestehen, der aus einem hexagonalen Kristall hergestellt ist.
  • Der SiC-Einkristall, der aus einem hexagonalen Kristall hergestellt ist, weist gemäß dem Zyklus der atomaren Anordnung eine Vielzahl von Polytypen auf, darunter 2H (Hexagonal)-SiC-Einkristall, 4H-SiC-Einkristall und 6H-SiC-Einkristall. Der Halbleiterchip 15 ist vorzugsweise aus einem 4H-SiC-Einkristall unter der Vielzahl von Polytypen hergestellt.
  • In diesem Fall wird die erste Hauptoberfläche 17 vorzugsweise durch eine (0001)-Ebene (Silizium-Ebene) des SiC-Einkristalls gebildet, und die zweite Hauptoberfläche 18 wird durch eine (000-1)-Ebene (Kohlenstoff-Ebene) des SiC-Einkristalls gebildet. Natürlich kann die erste Hauptoberfläche 17 durch die (000-1)-Ebene und die zweite Hauptoberfläche 18 durch die (0001)-Ebene gebildet werden. Sowohl die (0001)-Ebene als auch die (000-1)-Ebene des SiC-Einkristalls werden als c-Ebene bezeichnet. Die Normalenrichtung Z der c-Ebene des SiC-Einkristalls wird als c-Achse ([0001]-Richtung) bezeichnet.
  • Die erste Hauptoberfläche 17 kann einen Off-Winkel aufweisen, mit dem die erste Hauptoberfläche 17 um einen vorbestimmten Winkel in der vorbestimmten Off-Richtung in Bezug auf die c-Ebene des SiC-Einkristalls geneigt ist. Die Off-Richtung ist vorzugsweise die [11-20]-Richtung des SiC-Einkristalls. Der Off-Winkel darf nicht weniger als 0° und nicht mehr als 10° betragen. Vorzugsweise beträgt der Off-Winkel nicht weniger als 0° und nicht mehr als 5,0°. Der Off-Winkel kann innerhalb eines Winkelbereichs von nicht weniger als 0° und nicht mehr als 1,0°, nicht weniger als 1,0° und nicht mehr als 2,0°, nicht weniger als 2,0° und nicht mehr als 3,0°, nicht weniger als 3,0° und nicht mehr als 4,0°, oder nicht weniger als 4,0° und nicht mehr als 5,0° eingestellt werden.
  • Die Vielzahl der Graben-Gate-Strukturen 31 sind vorzugsweise in einer Bandform ausgebildet, die sich entlang der m-Achsenrichtung des SiC-Einkristalls erstreckt und in Intervallen in der a-Achsenrichtung des SiC-Einkristalls ausgebildet ist. Natürlich kann die Vielzahl von Graben-Gate-Strukturen 31 jeweils in einer Bandform ausgebildet sein, die sich entlang der a-Achsen-Richtung des SiC-Einkristalls erstreckt und in Intervallen in der m-Achsen-Richtung des SiC-Einkristalls ausgebildet ist. Die m-Achsenrichtung ist die [1-100]-Richtung und die [-1100]-Richtung des SiC-Einkristalls. Die Richtung der a-Achse ist die [11-20]-Richtung und die [-1-120]-Richtung des SiC-Einkristalls.
  • In jeder der oben beschriebenen bevorzugten Ausführungsformen wird das Beispiel beschrieben, in dem das Halbleiterbauteil 1, 101 ein Gehäuse in Chipgröße aufweist. In jeder der oben beschriebenen bevorzugten Ausführungsformen muss das Halbleiterbauteil 1, 101 jedoch nicht notwendigerweise ein Gehäuse in Chipgröße aufweisen. Die Konstruktion des Halbleiterbauteils 1, 101 kann so verändert werden, dass es in verschiedenen Halbleitergehäusen montiert werden kann.
  • SOP (Small Outline Package), TO (Transistor Outline), QFN (Quad For Non Lead Package), DFP (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (Single Inline Package), oder SOJ (Small Outline J-Ieaded Package), oder verschiedene Modi, die diesen Gehäusen ähnlich sind, können als Beispiele für die Halbleitergehäuse gezeigt werden.
  • Nachfolgend werden Beispiele von Merkmalen aus dieser Beschreibung und den Zeichnungen gezeigt.
  • [A1] Halbleiterbauteil, das Folgendes aufweist: einen Halbleiterchip mit einer Hauptoberfläche; eine Driftschicht von einem ersten Leitfähigkeitstyp, die in einem Oberflächenschichtabschnitt der Hauptoberfläche ausgebildet ist; eine Graben-Gate-Struktur, die in der Hauptoberfläche so ausgebildet ist, dass sie in Kontakt mit der Driftschicht steht; einen Kanalbereich von einem zweiten Leitfähigkeitstyp, der in der Driftschicht so ausgebildet ist, dass er eine Seitenwand der Graben-Gate-Struktur abdeckt; und einen ersten und einen zweiten Source/Drain-Bereich, die in Intervallen in einem Bereich entlang der Seitenwand der Graben-Gate-Struktur in der Driftschicht so ausgebildet sind, dass sie über den Kanalbereich einander gegenüberliegen.
  • [A2] Halbleiterbauteil nach A1, wobei der Kanalbereich ferner eine Bodenwand der Graben-Gate-Struktur abdeckt.
  • [A3] Halbleiterbauteil nach A1 oder A2, ferner aufweisend: einen ersten pn-Übergangs-Abschnitt, der in einem Bereich zwischen dem Kanalbereich und dem ersten Source-/Drain-Bereich ausgebildet ist; und einen zweiten pn-Übergangs-Abschnitt, der in einem Bereich zwischen dem Kanalbereich und dem zweiten Source/Drain-Bereich ausgebildet ist und über den Kanalbereich mit dem ersten pn-Übergangs-Abschnitt in Sperrrichtung verbunden ist.
  • [A4] Halbleiterbauteil nach einem der A1 bis A3, wobei die ersten und zweiten Source/Drain-Bereiche in Intervallen aus dem Kanalbereich ausgebildet sind.
  • [A5] Halbleiterbauteil nach einem der A1 bis A4, wobei die ersten und zweiten Source/Drain-Bereiche in Intervallen aus der Graben-Gate-Struktur gebildet sind.
  • [A6] Halbleiterbauteil nach einem der A1 bis A5, wobei der Kanalbereich die Graben-Gate-Struktur kreuzt.
  • [A7] Halbleiterbauteil nach einem der A1 bis A6, wobei die Graben-Gate-Struktur sich in einer Draufsicht bandförmig erstreckt, eine Vielzahl von Kanalbereichen in Intervallen entlang der Graben-Gate-Struktur ausgebildet sind, und eine Vielzahl der ersten Source/Drain-Bereiche und eine Vielzahl der zweiten Source/Drain-Bereiche abwechselnd entlang der Graben-Gate-Struktur ausgebildet sind, so dass sie einen der Kanalbereiche sandwichartig einschließen.
  • [A8] Halbleiterbauteil nach einem der A1 bis A7, wobei eine Vielzahl der Graben-Gate-Strukturen in Intervallen ausgebildet sind, und der Kanalbereich, der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich in einem Bereich zwischen der Vielzahl von Graben-Gate-Strukturen ausgebildet sind.
  • [A9] Halbleiterbauteil nach einem der A1 bis A8, wobei die Graben-Gate-Struktur in einer Draufsicht ringförmig ausgebildet ist, und der Kanalbereich, der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich in einem Bereich ausgebildet sind, der von der Graben-Gate-Struktur umgeben ist.
  • [A10] Halbleiterbauteil nach einem der A1 bis A9, wobei eine erste Spannung an den ersten Source/Drain-Bereich angelegt wird, und eine zweite Spannung, die sich von der ersten Spannung unterscheidet, an den zweiten Source/Drain-Bereich angelegt wird.
  • [A11] Halbleiterbauteil nach einem der A1 bis A10, wobei eine Referenzspannung an den Kanalbereich angelegt wird.
  • [A12] Halbleiterbauteil nach einem der A1 bis A11, further comprising: einen ersten Anschluss, der auf der Hauptoberfläche ausgebildet und elektrisch mit der Graben-Gate-Struktur verbunden ist; einen zweiten Anschluss, der auf der Hauptoberfläche ausgebildet ist und elektrisch mit dem Kanalbereich verbunden ist; einen dritten Anschluss, der auf der Hauptoberfläche ausgebildet ist und elektrisch mit dem ersten Source/Drain-Bereich verbunden ist; und einen vierten Anschluss, der auf der Hauptoberfläche ausgebildet und elektrisch mit dem zweiten Source-/Drain-Bereich verbunden ist.
  • [A13] Halbleiterbauteil nach A12, further comprising: eine Isolationsschicht, die die Oberfläche abdeckt, wobei der erste Anschluss, der zweite Anschluss, der dritte Anschluss und der vierte Anschluss auf der Isolationsschicht ausgebildet sind.
  • [A14] Halbleiterbauteil nach A13, further comprising: eine erste Verschaltung, die in der Isolationsschicht ausgebildet und elektrisch mit der Graben-Gate-Struktur und dem ersten Anschluss verbunden ist; eine zweite Verschaltung, die in der Isolationsschicht ausgebildet und elektrisch mit dem Kanalbereich und dem zweiten Anschluss verbunden ist; eine dritte Verschaltung, die in der Isolationsschicht ausgebildet und elektrisch mit dem ersten Source/Drain-Bereich und dem dritten Anschluss verbunden ist; und eine vierte Verschaltung, die in der Isolationsschicht ausgebildet und mit dem zweiten Source/Drain-Bereich und dem vierten Anschluss elektrisch verbunden ist.
  • [A15] Halbleiterbauteil nach A13 oder A14, wobei der Halbleiterchip eine Seitenoberfläche aufweist, und die Isolationsschicht eine Isolations-Seitenoberfläche aufweist, die sich an die Seitenoberfläche anschließt.
  • [A16] Halbleiterbauteil nach einem der A1 bis A15, wobei die Driftschicht durch eine Epitaxieschicht gebildet ist.
  • [A17] Halbleiterbauteil nach einem der A1 bis A16, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich jeweils aus einem Verunreinigungsbereich vom ersten Leitfähigkeitstyp bestehen.
  • [A18] Halbleiterbauteil nach einem der A1 bis A16, sowohl der erste Source/Drain-Bereich als auch der zweite Source/Drain-Bereich aus einem Metallmaterial besteht.
  • [A19] Halbleiterbauteil nach einem der A1 bis A18, wobei der Halbleiterchip aus Silizium oder Siliziumkarbid hergestellt ist.
  • [A20] Halbleiterbauteil nach einem der A1 bis A19, wobei das Halbleiterbauteil als ein Package in Chipgröße hergestellt ist.
  • Diese Anmeldung entspricht der japanischen Patentanmeldung Nr. 2019-180862 , die am 30. September 2019 beim japanischen Patentamt eingereicht wurde und deren gesamte Offenbarung hier durch Bezugnahme aufgenommen ist. Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung im Detail beschrieben wurden, handelt es sich dabei lediglich um konkrete Beispiele zur Verdeutlichung des technischen Inhalts der vorliegenden Erfindung, und die vorliegende Erfindung sollte nicht auf diese konkreten Beispiele beschränkt verstanden werden, und der Umfang der vorliegenden Erfindung wird ausschließlich durch die beigefügten Ansprüche begrenzt.
  • Bezugszeichenliste
    • 1
    Halbleiterbauteil
    6
    Basisanschluss
    7
    Gate-Anschluss
    8
    erster Source-/Drain-Anschluss
    9
    zweiter Source-/Drain-Anschluss
    11
    Bauteil-Hauptkörper
    15
    Halbleiterchip
    16
    Isolationsschicht
    17
    erste Hauptoberfläche
    19A
    erste Seitenoberfläche
    19B
    zweite Seitenoberfläche
    19C
    dritte Seitenoberfläche
    19D
    vierte Seitenoberfläche
    20
    Isolations-Hauptoberfläche
    21A
    erste Isolations-Seitenoberfläche
    21B
    zweite Isolations-Seitenoberfläche
    21C
    dritte Isolations-Seitenoberfläche
    21D
    vierte Isolations-Seitenoberfläche
    24
    Driftschicht
    31
    Graben-Gate-Struktur
    35
    Seitenwand
    36
    Bodenwand
    40
    Kanalbereich
    41
    erster Source/Drain-Bereich
    42
    zweiter Source-/Drain-Bereich
    43
    erster pn-Übergangs-Abschnitt
    44
    zweiter pn-Übergangs-Abschnitt
    101
    Halbleiterbauteil
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2019180862 [0143]

Claims (20)

  1. Halbleiterbauteil, das Folgendes aufweist: einen Halbleiterchip mit einer Hauptoberfläche; eine erste leitfähige Driftschicht, die in einem Oberflächenschichtabschnitt der Hauptoberfläche ausgebildet ist; eine Graben-Gate-Struktur, die in der Hauptoberfläche so ausgebildet ist, dass sie in Kontakt mit der Driftschicht steht; einen Kanalbereich von einem zweiten Leitfähigkeitstyp, der in der Driftschicht so ausgebildet ist, dass er eine Seitenwand der Graben-Gate-Struktur abdeckt; und einen ersten und einen zweiten Source/Drain-Bereich, die in Intervallen in einem Bereich entlang der Seitenwand der Graben-Gate-Struktur in der Driftschicht so ausgebildet sind, dass sie über den Kanalbereich einander gegenüberliegen.
  2. Halbleiterbauteil nach Anspruch 1, wobei der Kanalbereich ferner eine Bodenwand der Graben-Gate-Struktur abdeckt.
  3. Halbleiterbauteil nach Anspruch 1 oder 2, ferner aufweisend: einen ersten pn-Übergangs-Abschnitt, der in einem Bereich zwischen dem Kanalbereich und dem ersten Source-/Drain-Bereich ausgebildet ist; und einen zweiten pn-Übergangs-Abschnitt, der in einem Bereich zwischen dem Kanalbereich und dem zweiten Source/Drain-Bereich ausgebildet ist und über den Kanalbereich mit dem ersten pn-Übergangs-Abschnitt in Sperrrichtung verbunden ist.
  4. Halbleiterbauteil nach einem der Ansprüche 1 bis 3, wobei die ersten und zweiten Source/Drain-Bereiche in Intervallen von dem Kanalbereich ausgebildet sind.
  5. Halbleiterbauteil nach einem der Ansprüche 1 bis 4, wobei die ersten und zweiten Source/Drain-Bereiche in Intervallen von der Graben-Gate-Struktur gebildet sind.
  6. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, wobei der Kanalbereich die Graben-Gate-Struktur kreuzt.
  7. Halbleiterbauteil nach einem der Ansprüche 1 bis 6, wobei die Graben-Gate-Struktur sich in einer Draufsicht bandförmig erstreckt, eine Vielzahl der Kanalbereiche in Intervallen entlang der Graben-Gate-Struktur ausgebildet sind, und eine Vielzahl der ersten Source/Drain-Bereiche und eine Vielzahl der zweiten Source/Drain-Bereiche abwechselnd entlang der Graben-Gate-Struktur ausgebildet sind, so dass sie einen der Kanalbereiche sandwichartig einschließen.
  8. Halbleiterbauteil nach einem der Ansprüche 1 bis 7, wobei eine Vielzahl der Graben-Gate-Strukturen in Intervallen ausgebildet sind, und der Kanalbereich, der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich in einem Bereich zwischen der Vielzahl von Graben-Gate-Strukturen ausgebildet sind.
  9. Halbleiterbauteil nach einem der Ansprüche 1 bis 8, wobei die Graben-Gate-Struktur in einer Draufsicht ringförmig ausgebildet ist, und der Kanalbereich, der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich in einem Bereich ausgebildet sind, der von der Graben-Gate-Struktur umgeben ist.
  10. Halbleiterbauteil nach einem der Ansprüche 1 bis 9, wobei eine erste Spannung an den ersten Source/Drain-Bereich angelegt wird, und eine zweite Spannung, die sich von der ersten Spannung unterscheidet, an den zweiten Source/Drain-Bereich angelegt wird.
  11. Halbleiterbauteil nach einem der Ansprüche 1 bis 10, wobei eine Referenzspannung an den Kanalbereich angelegt wird.
  12. Halbleiterbauteil nach einem der Ansprüche 1 bis 11, ferner aufweisend: einen ersten Anschluss, der auf der Hauptoberfläche ausgebildet und elektrisch mit der Graben-Gate-Struktur verbunden ist; einen zweiten Anschluss, der auf der Hauptoberfläche ausgebildet ist und elektrisch mit dem Kanalbereich verbunden ist; einen dritten Anschluss, der auf der Hauptoberfläche ausgebildet ist und elektrisch mit dem ersten Source/Drain-Bereich verbunden ist; und einen vierten Anschluss, der auf der Hauptoberfläche ausgebildet und elektrisch mit dem zweiten Source-/Drain-Bereich verbunden ist.
  13. Halbleiterbauteil nach Anspruch 12, ferner aufweisend: eine Isolationsschicht, die die Oberfläche abdeckt, wobei der erste Anschluss, der zweite Anschluss, der dritte Anschluss und der vierte Anschluss auf der Isolationsschicht ausgebildet sind.
  14. Halbleiterbauteil nach Anspruch 13, ferner aufweisend: eine erste Verschaltung, die in der Isolationsschicht ausgebildet und elektrisch mit der Graben-Gate-Struktur und dem ersten Anschluss verbunden ist; eine zweite Verschaltung, die in der Isolationsschicht ausgebildet und elektrisch mit dem Kanalbereich und dem zweiten Anschluss verbunden ist; eine dritte Verschaltung, die in der Isolationsschicht ausgebildet und elektrisch mit dem ersten Source/Drain-Bereich und dem dritten Anschluss verbunden ist; und eine vierte Verschaltung, die in der Isolationsschicht ausgebildet und mit dem zweiten Source/Drain-Bereich und dem vierten Anschluss elektrisch verbunden ist.
  15. Halbleiterbauteil nach Anspruch 13 oder 14, wobei der Halbleiterchip eine Seitenoberfläche aufweist, und die Isolationsschicht eine Isolations-Seitenoberfläche aufweist, die sich an die Seitenoberfläche anschließt.
  16. Halbleiterbauteil nach einem der Ansprüche 1 bis 15, wobei die Driftschicht durch eine Epitaxieschicht gebildet ist.
  17. Halbleiterbauteil nach einem der Ansprüche 1 bis 16, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich jeweils aus einem Verunreinigungsbereich vom ersten Leitfähigkeitstyp bestehen.
  18. Halbleiterbauteil nach einem der Ansprüche 1 bis 16, wobei sowohl der erste Source/Drain-Bereich als auch der zweite Source/Drain-Bereich aus einem Metallmaterial besteht.
  19. Halbleiterbauteil nach einem der Ansprüche 1 bis 18, wobei der Halbleiterchip aus Silizium oder Siliziumkarbid hergestellt ist.
  20. The Halbleiterbauteil nach einem der Ansprüche 1 bis 19, wobei das Halbleiterbauteil als ein Package in Chipgröße hergestellt ist.
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