EP3437138A1 - Vertikaler sic-mosfet - Google Patents

Vertikaler sic-mosfet

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Publication number
EP3437138A1
EP3437138A1 EP17703935.1A EP17703935A EP3437138A1 EP 3437138 A1 EP3437138 A1 EP 3437138A1 EP 17703935 A EP17703935 A EP 17703935A EP 3437138 A1 EP3437138 A1 EP 3437138A1
Authority
EP
European Patent Office
Prior art keywords
mosfet
doping
intermediate layer
regions
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP17703935.1A
Other languages
English (en)
French (fr)
Inventor
Thomas Jacke
Wolfgang Feiler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP3437138A1 publication Critical patent/EP3437138A1/de
Pending legal-status Critical Current

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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode

Definitions

  • the present invention relates to a vertical SiC-MOSFET, that is, a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor, German metal oxide-semiconductor field effect transistor), which is made of silicon carbide-based and whose elements are arranged predominantly vertically one above the other. In particular, the direction of current flow is also substantially vertically aligned.
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor, German metal oxide-semiconductor field effect transistor
  • Semiconductor devices in particular power devices such as PowerMOSFETs, have various criteria to be optimized. For example, a high short-circuit strength, ie the survival of a short-circuit situation in the form of a load-free operation without damage is desirable. Similarly, generally low values for Rdson, that is, the drain-to-source resistance in the on-state, are advantageous in reducing power dissipation.
  • Rdson that is, the drain-to-source resistance in the on-state
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • V g denotes the applied gate voltage
  • V t h the applied gate voltage
  • the short-circuit strength is typically energy-limited, for example by melting the aluminum metallization after impressing the
  • R * d SO n directly depends on R * d SO n.
  • a reduction of the R * dson therefore automatically leads to a reduction of the short-circuit strength, that is, R * dson and short-circuit strength can not be optimized independently of each other.
  • Si-based 1200V semiconductors such as IGBTs (Insulated Gate Bipolar Transistor, German: bipolar transistor with insulated gate electrode). This value is not achieved by current SiC MOSFET concepts and is made even more difficult to realize by the cost-driven trend towards lower Rdson values.
  • the gate oxide has a lower band offset on SiC (silicon carbide) Conduction band on as comparable Si devices, so that degradation due to tunneling currents even at lower gate field strengths occurs.
  • SiC silicon carbide
  • SiC MOSFETs is a reasonable field strength in the gate oxide at about 3 MV / cm. Compliance with this limit is particularly critical in lock-up mode and requires design measures to limit the gate field strength, especially for trench devices, see, for example, Kevin Matocha, "Challenges in SiC power MOSFET design", Solid-State Electronics 52 (2008) 1631-1635 ; "High Performance SiC Trench Devices with Ultra-Low Ron”, T. Nakamura et al., 2011 IEEE International Electron Devices Meeting p.26.51-26.53.
  • Possibilities are known in the art for limiting at least the gate field strength.
  • the field strength at the gate oxide can be reduced by introducing a double trench with deep p-type implantation.
  • the lower-lying p regions shield the actual trench MOSFET structure electrostatically, see, for example, Nakamura et al.
  • the field strengths at the gate oxide can likewise be reduced to approximately 4 MV / cm by introducing p-doped regions, so-called “p-bubbles" below the gate oxide, see, for example, "High-Voltage Accumulation Layer
  • a corresponding doping profile can be represented without double trench, if the p-regions are very deeply implanted.
  • a vertical SiC-MOSFET is provided, with a source terminal, a drain terminal and a gate area and with one between the source terminal and the drain terminal
  • the intermediate layer in the epitaxial layer, it is understood in particular that the intermediate layer is surrounded on both sides by the epitaxial layer. It can thus be said that the epitaxial layer penetrates through the intermediate layer into an upper region, which as a rule lies on the side of the intermediate layer facing the source connection, and into a lower region, which as a rule lies on the side of the intermediate layer facing the drain connection. is split. In a special case, further regions or layers may be arranged between the intermediate layer and the upper and / or the lower region of the epitaxial layer. But it is also possible that the intermediate layer directly and in a special case over the entire surface respectively at the top and / or at the bottom of the
  • Epitaxial layer adjoins.
  • the upper and lower regions of the epitaxial layer may have the same or different doping concentrations.
  • the SiC-MOSFET according to the invention has the advantage that the current through the component can be effectively limited in the event of a short circuit. This makes it possible to produce components with particularly high short-circuit ruggedness, which were previously not available for SiC technology.
  • the concept according to the invention is integrated vertically, the additional structures do not result in any additional space requirement on the chip.
  • the invention is thus surface-neutral with respect to conventional components with respect to Rd SO n * A.
  • the inventive design offers the advantage that the field strength in the gate oxide is limited to a level below 3 MV to high
  • Short channel effects in the form of an increase in the saturation current with increasing drain voltage which is also advantageous for the short circuit resistance.
  • the intermediate layer it is also possible for the intermediate layer to have both regions of first doping and regions of second doping.
  • the areas of both first and second doping may span the entire
  • the regions of second doping are not completely eliminated when a voltage is less than or equal to a blocking voltage of the SiC-MOSFET.
  • This can be achieved by a high doping, for example of at least 5 * 10 17 / cm 3 . It is advantageous if the doping changes as abruptly as possible laterally from one region to the other region. In other words, if possible, there are no or only very small transition regions with less intense doping or mixed doping. Since the regions of doping of the second type in the blocking case by clearing these areas provide significant counter charge for receiving the blocking voltage, the channel length of the MOSFET can be reduced. This results in a favorable reduction of the Rdson. It is advantageously possible that the intermediate layer completely below the
  • Gate region is arranged. It then results in a relatively simple constructive structure. Including that the intermediate layer below the
  • Gate area is arranged, is in particular understood that the
  • Intermediate layer is arranged vertically between the gate region and the drain region. Elements of the gate region, for example a gate trench, do not then intersect or interrupt the interlayer.
  • junction field effect transistor also English junction FET or JFET
  • jfet EP * (
  • ljf e t is the thickness of the interlayer
  • IEPI is the thickness of the epitaxial layer
  • N DEPI is the doping concentration of the epitaxial layer
  • ND is the doping concentration of the areas of first doping of the interlayer
  • NA is the doping concentration of the areas of second doping of the interlayer
  • djfet is the areal extent of the areas first Doping of the intermediate layer and dpjfet the horizontal extension of the regions of the second doping of the intermediate layer.
  • the reduced sheet charge density according to the invention in the body is
  • qbait is the sheet charge density in the body of a conventional MOSFET, as would be required in the design without a JFET region
  • qjFET is the maximum effective effective charge of the JFET region interlayer in the partially evanescerated field distribution
  • Delta3D is an adaptation term for 3D effects as well as a safety margin for a sufficient blocking strength, so that no punch through body takes place to the source.
  • a development of the invention provides that the transition layer to the intermediate layer vertically in the direction of the source terminal and / or in the direction of the drain terminal with a stronger than in the epitaxial layer
  • Epitaxial layer of stronger doping of the first kind adjacent adjoins the upper region of the epitaxial layer. Again, current restrictions at the pn junctions are avoided.
  • Epitaxial layer has a higher doping of the first kind, in particular a factor of 2 to 4 higher doping of the first kind, as one between the
  • transition layers with a stronger, ie a higher concentration, doping of the first kind, which adjoin the epitaxial layer can also be referred to as spread layers.
  • the design rule is observed that the total dose of the introduced dopants compared to the simple
  • Epitaxial layer is kept constant. In other words, as the concentration increases at a location elsewhere, a lower doping concentration may be chosen to compensate.
  • a development of the invention provides that the first areas
  • Epitaxial layer adjoins. Compared to the previously described
  • Embodiment here are not used complete spread layers, but only to the areas of second doping of the intermediate layer adjacent transition areas or spread areas. This results in a further optimization of the on-resistance of the MOSFET.
  • design can be implemented using a multiple implant of different depths in combination with a mask spacer.
  • junction field effect transistor and a channel of the MOSFET are arranged vertically one above the other
  • the periodicity (cell pitch) of the junction field effect transistor can correspond to half the cell pitch of the TrenchMOS cell.
  • the functional junction field effect transistor is electrically connected in series with the MOSFET.
  • MOSFET is here the classic, functional MOSFET within the device, so usually the above the intermediate layer arranged region of the device understood.
  • This enables the integration of a short-circuit proofed MOSFET JFET cascade into a single device.
  • An advantage of this configuration is that the JFET is fed back across the voltage drop of the MOS region
  • Doping the MOS region and the pinch voltage can be set within certain limits.
  • Interlayer may also have a different periodicity and / or another
  • Elements of the MOS structure which are arranged on a certain width of the chip, differ in number and distance from the elements of the intermediate layer.
  • a typical extent of the regions of the first doping of the intermediate layer is in the region of 500 nm.
  • the lateral extent of the regions of second doping of the intermediate layer is slightly larger than that of the regions of first doping, for example by a factor of 1, 2 or 1.5.
  • the number of regions of first and second doping per unit cell of the MOS structure, that is, for example per gate trench, then results from the ratio between the distance between these MOS structures and the periodicity of the intermediate layer.
  • the MOS structure can be on the chip (supervision or layout) as
  • Line structure or two-dimensional grid structure may be present.
  • three-dimensional structures such as square gratings, honeycombs or
  • Hexagonal grid be present. These can in principle be combined with any analog periodic JFET grid structure.
  • FIG. 1 shows an equivalent circuit diagram of an embodiment of the invention
  • FIG. 2 shows a cross section through an exemplary embodiment of a MOSFET according to the invention
  • FIG. 3 shows a detailed illustration of the intermediate layer from FIG. 2,
  • FIG. 4 shows a diagram in which possible doping concentrations are plotted
  • FIG. 5 shows a further diagram in which possible doping concentrations are plotted
  • FIG. 6 shows a cross section through an embodiment in which a path for a line integral is shown schematically
  • FIG. 7 shows a cross section through an embodiment with transition layers
  • FIG. 8 shows a development of the embodiment shown in FIG. 7,
  • FIG. 9 shows a further embodiment of the invention
  • FIG. 10 shows an alternative possibility for designing the intermediate layer
  • Figure 1 3 embodiments, which differ in the embodiment of
  • FIG. 13 shows a horizontal section through the exemplary embodiment from FIG. 11,
  • FIG. H shows a representation analogous to FIG. 12,
  • Figure 15 shows two further embodiments of the MOSFET according to the invention
  • Figure 16 is a typical embodiment of the invention
  • 17 shows the applicability of the concept to different transistor concepts
  • FIG. 1 shows an equivalent circuit diagram of an embodiment of the invention.
  • On display are the typical elements of a MOSFET 1, namely the
  • the conductive connection 12 between the source terminal 2 and the JFET gate 14 is a
  • a junction field effect transistor is formed which effectively limits high currents through the device 1.
  • Figure 2 shows a cross section through an embodiment of a
  • the device may consist of a plurality of unit cells. Also, some elements of MOSFET 20 are not fully illustrated.
  • n-doped substrate 21 On a typically heavily doped substrate 21 is an n-doped
  • Epitaxial layer 22 applied, in turn, an intermediate layer 24 is embedded.
  • the epitaxial layer is divided into an upper region 22.1 and a lower region 22.2.
  • a metallization 26 represents the drain connection.
  • the intermediate layer 24 is initially illustrated in FIG. 2 without further details.
  • a metallization 28 as a source contact 2
  • a metallization 30 as a gate contact.
  • n-doped source region 34 and the gate region 36 arranged in a trench are shown.
  • the gate region 36 is formed by an insulating layer 38 from the source region 32 and from the
  • Epitaxial layer 22 separated. If a voltage is applied between the source contact 2 and the gate contact 4, an electric current flows in the figure from top to bottom, ie vertically, through the MOSFET 20, when a voltage above the threshold voltage of the MOSFET 20 is applied to the gate contact 32 and at the drain 26 a positive with respect to the source contact 28
  • FIG. 3 shows a detailed illustration of the intermediate layer 24 from FIG. 2.
  • the upper and lower parts of the epitaxial layer adjoining the intermediate layer 24 are in each case in the upper and in the lower region of the FIGURE
  • Embodiments can also be made with reversed doping.
  • Important design parameters for the functionality of the device 20 are the dimensions of the p-doped regions 40 and the n-doped regions 42 as well as the thickness lj fe t of the intermediate layer 22.
  • the intermediate layer 22 as such forms the so-called JFET region as a whole.
  • the width of the p-doped regions 40 is denoted by dpj f et and the width of the n-doped regions 42 by dj f et.
  • the source terminal 17 is in the upper portion of the epitaxial layer 22 in the figure, whereas the drain terminal 18 of the junction field effect transistor 16 in the lower
  • the gate 19 of the Junction field effect transistor is connected to the p-doped regions 40.
  • these p-doped regions 40 are the gate of the
  • FIG. 4 shows a diagram in which possible doping concentrations for the n-doped regions 42 are dependent on the width of the n-doped regions
  • Curve 101 is for the minimum size for djfet for each
  • Figure 5 shows a diagram analogous to Figure 4 with the difference that of a doping concentration of 5 * 10 17 / cm 3 for the p-doped regions
  • n-side space charge zones become the same size as djfet, that is, between the p-doped regions 40 disappear the quasi-neutral areas of the n-majority carriers of the n-doped areas 42.
  • UMOS expediently has values of at least 1V, typically between 5V and 20V. A reasonable upper limit may be 20% of the reverse voltage. It applies
  • the line integral Int1 extends from the source region 34 through the epitaxial layer 22 to the n-doped region 42.
  • the limit for djfet corresponds to the lowest one as djfet_min
  • Figure 7 shows a cross section through an embodiment
  • the transition layers 50.1, 50.2 each have an n-doping of higher concentration than the epitaxial layer 22.1 or 22.2. Such a configuration prevents large space charge zones or current restrictions from occurring form the vertical pn junctions to the p-doped regions 40.
  • pijfet as the lateral dimension of the JFET structure.
  • FIG. 8 shows a development of the exemplary embodiment shown in FIG. 6, which is characterized by a third transitional layer 50
  • Source region 34 and the epitaxial layer 22 is arranged. It also becomes clear that the dopants of the three transition layers ns P i, ns P 2 and ns P 3 can be different.
  • FIG. 9 shows a variant in which the transition layers do not cover the entire cross-section of the MOSFET, but only extend in regions in the addressed layers. They are therefore considered
  • Transition areas or spread areas 52.1, 52.2, 52.3 are designated. Of the
  • Transition region 52.1 is again above the intermediate layer 24 in the region between the intermediate layer 24 and the epitaxial layer 22.
  • Transition region 52.2 is located below the intermediate layer 24 between the intermediate layer 24 and the epitaxial layer 22.
  • the transition regions 52.1, 52.2 each span the n-doped region 42 between two p-doped regions 40.1, 40.2. Moreover, on both sides of the n-doped region of the intermediate layer 24, they cover a small part of the
  • regions 40.1, 40.2 are approximately as large as half the width of the n-doped region in the intermediate layer.
  • the third transition region 52.3 is arranged in the region in which the gate region 36, p-body 64 and epitaxial layer 22 adjoin one another. It has a relatively small extent. It becomes clear that NA and N D, ie ppjfet and rijfet, N DEPI, as well as the doping between the MOSFET body and the JFET region, need not be constant, but may have a location dependency.
  • FIG. 10 shows a further possibility for designing the intermediate layer 24.
  • the goal is to avoid current constrictions.
  • this is achieved by slightly “retracting" the p-doped regions 40 in the vicinity of the epitaxial layer 22.
  • Interlayer 24 here as from three separate layers 24.1, 24.2, 24.3 understood, which are basically identical, but differ in the lateral extent.
  • the middle layer 24.2 is in
  • the width of the n-doped region 42.2 is the middle layer
  • the overall result is a roughly hourglass-shaped or double-funnel-shaped cross section for the n-doped region 40.
  • Figure 1 1 shows three embodiments, which are in the embodiment of
  • Epitaxial layer 22.1 above the intermediate layer 24 differ.
  • An exemplary embodiment is shown in the left-hand area of the figure, in which a p-doped region 62.1 extending to the intermediate layer 24 is introduced below the gate trench 39 in the epitaxial layer 22.
  • the area between gate trench 39 and intermediate layer 24 is mostly filled with p-doped material.
  • the region of the intermediate layer 24 which lies below the gate trench 39 is also made of p-doped material. It is thus in comparison to the previously described embodiments below the
  • another p-doped region 62.2 is arranged below the p-body region 64. Also this area is in
  • Figure 12 shows a longitudinal and a cross section through an embodiment analogous to the embodiment shown in Figures 2 and 3.
  • the vertical dashed line indicates the sectional plane of the section shown in the right portion of FIG. It can be seen that the p-doped regions 40 are conductively connected to the source pad 2. Farther It can be seen that the gate electrode 36 arranged in the gate trench 39 was partially interrupted for the contacting. Technically, the
  • transverse webs 60 Realize connection with p-doped transverse webs 60 between the p-doped regions. These transverse webs 60 are shown in FIG.
  • a contact via deep contact implant In the case of two JFET channels per parallel MOS cell, no transverse webs are required for the electrical connection of the p areas.
  • the contacts are not limited to running parallel to the trench JFET structures but can also be made selectively at contact points between JFET grid (p regions of the JFET region) and the contact designs. Likewise, contacting the p regions outside the active MOS cells is conceivable.
  • FIG. 13 shows a horizontal section along the horizontal dashed line from FIG. 12. The section thus runs through the intermediate layer 24 and parallel to it. As dashed lines lying on the plane above the gate areas 36 are shown. After the vertical
  • Trenches 39 can be seen here, it can be seen that the individual p-doped regions 40 are interconnected by the n-doped
  • Areas 42 of the intermediate layer 24 are interrupted.
  • FIG. 14 shows a representation analogous to FIG. 13.
  • the gate regions 36 again shown as dashed lines, it becomes clear that the
  • Gate trenches 39 and the n-doped regions 42 of the intermediate layer 24 an angle of for example 20 °, 45 ° or even 90 ° exist.
  • the n-doped regions 42 of the intermediate layer 24 can also run parallel to the gate regions 39. Likewise, different periodicities are possible.
  • FIG. 15 shows two embodiments of the MOSFET 20 according to the invention, which are characterized only by the structure of the intermediate layer 24 and in turn by the spacing and number of the n-doped regions 42 and the p-doped regions Regions 40 of the intermediate layer 24 differ.
  • an example is shown which has only one n-doped region 42 in the intermediate layer 24 per MOS cell.
  • the embodiment shown in the right part of the figure has five n-doped regions 42 per unit cell, one of which is located centrally below the gate trench 39 and, since only one half cell is shown, only half is shown.
  • the p-doped regions 40 lying between the n-doped regions 42 are made slightly wider than the n-doped regions 40.
  • Figure 16 shows a typical embodiment. All important dimensions are illustrated once more in the figure. There are the already known from the other figures reference numerals.
  • Figure 17 shows the applicability of the concept to various
  • Transistor concepts The left part of the figure shows the already known integration into a trench MOSFET.
  • a DMOS English: double-diffused metal-oxide semiconductor field effect transistor
  • a VMOS from English: v-groved MOS field-effect transistor
  • FIG. 18 shows output characteristics (107) of a conventional MOSFET in comparison to two MOSFETs (108), (109) according to the invention.
  • MOSFET According to the MOSFET according to the invention is to detect a large increase in current at low drain voltages (ie good on-resistance). For higher drain voltages, a sharp transition to an almost horizontal characteristic occurs. When the drain voltage reaches the pinch voltage of the
  • junction field effect transistor it comes to the transition.
  • voltages above the transition voltage can be set to different values, as can be seen from the comparison of the two MOSFET characteristics of the invention.
  • Dopants be replaced by p-type dopants and vice versa.

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Abstract

Es wird ein vertikaler SiC-MOSFET (20) mit einem Sourceanschluss (2), einem Drainanschluss (4) und einem Gatebereich (36) sowie mit einer zwischen dem Sourceanschluss (2) und dem Drainanschluss (4) angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht (22), wobei in die Epitaxieschicht (22) eine sich horizontal erstreckende Zwischenschicht (24) eingebettet ist, die Bereiche (40) mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, bereitgestellt. Der vertikale SiC-MOSFET (20) zeichnet sich dadurch aus, dass zumindest die Bereiche mit Dotierung zweiter Art (40) elektrisch leitend mit dem Sourceanschluss (2) verbunden sind. Der Gatebereich (36) kann in einem Gatetrench (39) angeordnet sein.

Description

Beschreibung
Titel
Vertikaler SiC-MOSFET
Die vorliegende Erfindung betrifft einen vertikalen SiC-MOSFET, also einen MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor, deutsch Metall- Oxid-Halbleiter-Feldeffekttransistor), der auf Siliziumcarbid-Basis hergestellt ist und dessen Elemente vorwiegend vertikal übereinander angeordnet sind. Insbesondere ist die Richtung des Stromflusses ebenfalls im Wesentlichen vertikal ausgerichtet.
Stand der Technik
Halbleiterbauelemente, insbesondere Leistungsbauelemente wie zum Beispiel PowerMOSFETs, weisen diverse zu optimierende Kriterien auf. So ist beispielsweise eine hohe Kurzschlussfestigkeit, also das Überstehen einer Kurzschlusssituation in Form eines lastfreien Betriebs ohne Beschädigung wünschenswert. Ebenso sind allgemein niedrige Werte für Rdson, also den Widerstand zwischen Drain und Source im durchgeschalteten Zustand vorteilhaft, um die Verlustleistung zu reduzieren. Klassischerweise sind bei konventionellen MOSFETs beide Werte direkt miteinander korreliert:
Für einen typischen konventionellen MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor, dt. Metall-Oxid-Halbleiter-Feldeffekttransistor), der hier stellvertretend für einen LeistungsMOSFET beziehungsweise PowerMOSFET betrachtet wird,
gelten die elementaren MOSFET-Gleichungen, nach dem der Sättigungsstrom dson
ist. Hierbei bezeichnet Vg die anliegende Gatespannung, Vth die
Einsatzschwellspannung des MOS-Kanals und
Kanalwiderstand des MOSFETs im linearen Bereich. Für die Konstante f
ergibt sich für den MOSFET nach dem Stand der Technik der Wert KF=1 (für at gemessen am Beginn des Linearbetrieb-Plateaus).
Die Kurzschlussfestigkeit ist typischerweise Energie-Iimitiert, beispielsweise durch Aufschmelzen der Alu-Metallisierung nach Einprägung der
Kurzschlussenergie Esc,max, sodass die erreichbare Kurzschlusszeit tSCwt bei anliegender Spannung Uds wegen
1 scwt — ~j 77 ^dson
'dsat ' uds
direkt vom R*dSOn abhängt. Bei konventionellen MOSFETs führt eine Reduktion des R*dson daher automatisch zu einer Reduktion der Kurzschlussfestigkeit, das heißt, R*dson und Kurzschlussfestigkeit können nicht unabhängig voneinander optimiert werden.
In Traktionsanwendungen ist eine garantierte Kurzschlussfestigkeit von
Stand der Technik für Si-basierte 1200V Halbleiter wie IGBTs (Insulated-Gate Bipolar Transistor, deutsch: Bipolartransistor mit isolierter Gate- Elektrode). Dieser Wert wird von aktuellen SiC-MOSFET-Konzepten nicht erreicht und wird durch den kostengetriebenen Trend zu niedrigeren Rdson-Werten noch schwieriger zu realisieren,
siehe zum Beispiel
„Short Circuit Robustness of 1200 V SiC Junction Transistors and power MOSFETs", Siddarth Sundaresan et al (GeneSiCSemiconductor) ICSCRM 2015; „Repetitive Short-Circuit tests on SiC VMOS devices", Maxime Berthou et al (Laboratoire Ampere, France), ICSCRM 2015; "Concept with grounded Bottom layer from Mitsubishi"
"Impact of Grounding the Bottom Oxide Protection Layer on the Short-Circuit Ruggedness of 4H-SiC TrenchMOSFETs", R Tanaka et al (Mitsubishi Electr. Corp) ISPSD2014;
"Temperature-Dependent Short-Circuit Capability of Silicon Carbide Power MOSFETs" Z. Wang et al. (Univ. of Tennessee) IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 31 , NO. 2, FEBRUARY 2016
Ein weiteres Problem können zu hohe Felder im Gateoxid sein. Grundsätzlich weist das Gateoxid auf SiC (Siliziumcarbid) einen geringeren Bandoffset im Leitungsband auf als vergleichbare Si-Bauelemente, sodass Degradation infolge von Tunnelströmen schon bei niedrigeren Gatefeldstärken auftritt. Für
SiC-MOSFETs liegt eine sinnvolle Feldstärke im Gateoxid bei etwa 3 MV/cm. Die Einhaltung dieses Grenzwerts ist insbesondere im Sperrbetrieb kritisch und macht vor allem bei Trench-Devices Designmaßnahmen zur Begrenzung der Gatefeldstärke erforderlich, siehe zum Beispiel Kevin Matocha,„Challenges in SiC power MOSFET design", Solid-State Electronics 52 (2008)1631— 1635;"High Performance SiC Trench Devices with Ultra-low Ron", T Nakamura et al., 2011 IEEE International Electron Devices Meeting p. 26.51 -26.53.
Aus dem Stand der Technik sind Möglichkeiten bekannt, um zumindest die Gatefeldstärke zu begrenzen. So lässt sich zum Beispiel die Feldstärke am Gate- Oxid durch Einführung eines Doppeltrenches mit tiefer p-lmplantation reduzieren. Dabei schirmen die tiefer liegenden p-Gebiete die eigentliche Trench-MOSFET- Struktur elektrostatisch ab, siehe zum Beispiel Nakamura et al..
Die Feldstärken am Gateoxid können ebenfalls durch Einführung von p-dotierten Bereichen, so genannten„p-Bubbles" unterhalb des Gateoxids auf ca. 4 MV/cm reduziert werden, siehe zum Beispiel„High-Voltage Accumulation-Layer
UMOSFET's in 4H-SiC", J. Tan et al., IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998.
Alternativ können die beiden oben genannten Maßnahmen (double trench, p- bubble) kombiniert werden, siehe Shinsuke Harada et al.,„Determination of optimum structure of 4H-SiC Trench MOSFET", Proceedings of the 2012
24thlnternational Symposium on Power Semiconductor Devices and ICs, pp. 253ff.Als weitere Variante ist ein entsprechendes Dotierprofil ohne Doppeltrench darstellbar, wenn die p-Gebiete sehr tief implantiert werden.
Aus der DE10201400613A1 ist ein vertikaler Trench-MOSFET bekannt, der innerhalb der Epitaxieschicht eine Kompensationsschicht mit entgegengesetzter Dotierung aufweist, die es ermöglicht, die maximal auftretenden Feldstärken zu begrenzen.
Offenbarung der Erfindung Erfindungsgemäß wird ein Vertikaler SiC-MOSFET zur Verfügung gestellt, mit einem Sourceanschluss, einem Drainanschluss und einem Gatebereich sowie mit einer zwischen dem Sourceanschluss und dem Drainanschluss
angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht, wobei in die Epitaxieschicht eine sich horizontal erstreckende
Zwischenschichteingebettet ist, die Bereiche mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, wobei zumindest die Bereiche mit Dotierung zweiter Art elektrisch leitend mit dem Sourceanschluss verbunden sind. Es befindet sich also unterhalb der konventionellen MOS-Struktur eine weitere Ebene, die zumindest Bereiche mit zur Dotierung der Epitaxieschicht entgegengesetzter Dotierung aufweist.
Darunter, dass die Zwischenschicht in die Epitaxieschicht eingebettet ist, wird insbesondere verstanden, dass die Zwischenschicht auf beiden Seiten von der Epitaxieschicht umgeben wird. Man kann also sagen, dass die Epitaxieschicht durch die Zwischenschicht in einen oberen Bereich, der im Regelfall auf der zum Sourceanschluss hin weisenden Seite der Zwischenschicht liegt, und in einen unteren Bereich, der im Regelfall auf der zum Drainanschluss hin weisenden Seite der Zwischenschicht liegt, aufgeteilt wird. In einem Spezialfall können zwischen der Zwischenschicht und dem oberen und/oder dem unteren Bereich der Epitaxieschicht weitere Bereiche oder Schichten angeordnet sein. Es ist aber auch ebenso möglich, dass die Zwischenschicht direkt und in einem Spezialfall vollflächig jeweils an den oberen und/oder an den unteren Bereich der
Epitaxieschicht angrenzt. Der obere und der untere Bereich der Epitaxieschicht können gleiche oder unterschiedliche Dotierungskonzentrationen aufweisen.
Vorteile der Erfindung
Der erfindungsgemäße SiC-MOSFET hat den Vorteil, dass der Strom durch das Bauteil im Kurzschlussfall effektiv begrenzt werden kann. Es können so Bauteile mit besonders hohen Kurzschlussrobustheiten hergestellt werden, wie sie bisher für SiC-Technik nicht erhältlich waren.
Dadurch, dass das erfindungsgemäße Konzept vertikal integriert wird, entsteht durch die zusätzlichen Strukturen kein zusätzlicher Platzbedarf auf dem Chip. Die Erfindung ist somit gegenüber herkömmlichen Bauteilen flächenneutral hinsichtlich RdSOn*A.
Weiterhin bietet das erfindungsgemäße Design den Vorteil, dass die Feldstärke im Gateoxid auf einen Level unterhalb von 3 MV begrenzt wird, um hohe
Anforderungen an die Lebensdauer des Bauteils zu erfüllen. So kann sowohl der Strom im Kurzschlussfall begrenzt als auch im Sperrfall bei anliegender
Spannung effektiv das Gateoxid abgeschirmt werden.
Durch Abschirmung des MOS-Kanals vom Drainfeld ergeben sich dem gemäß Zuverlässigkeitsvorteile und es wird außerdem eine Reduktion der
Kurzkanaleffekte in Form eines Anstiegs des Sättigungsstroms mit steigender Drainspannung ermöglicht, was ebenfalls vorteilhaft für die Kurzschlussfestigkeit ist.
Auch ist es möglich, dass die Zwischenschicht sowohl Bereiche erster Dotierung als auch Bereiche zweiter Dotierung aufweist. Durch Auswahl von
Dimensionierung und Dotierungskonzentration der unterschiedlichen Bereiche lassen sich dann die Eigenschaften des MOSFET gezielt einstellen. Die Bereiche sowohl erster als auch zweiter Dotierung können sich über die gesamte
Schichtdicke erstrecken.
Vorteilhafterweise ist vorgesehen, dass die Bereiche zweiter Dotierung nicht vollständig ausgeräumt werden, wenn eine Spannung kleiner oder gleich einer Sperrspannung des SiC-MOSFET anliegt. Dies kann durch eine hohe Dotierung, beispielsweise von zumindest 5*1017/cm3 erreicht werden. Es ist dabei vorteilhaft, wenn sich die Dotierung lateral von einem Bereich zum anderen Bereich möglichst abrupt ändert. Mit anderen Worten sind nach Möglichkeit keine oder nur sehr kleine Übergangsbereiche mit einer weniger starken Dotierung oder einer Mischdotierung vorhanden. Da die Bereiche mit Dotierung zweiter Art im Sperrfall durch Ausräumen dieser Bereiche erhebliche Gegenladung für die Aufnahme der Sperrspannung bereitstellen, kann die Kanallänge des MOSFET reduziert werden. Dies hat eine vorteilhafte Verringerung des Rdson zur Folge. Es ist mit Vorteil möglich, dass die Zwischenschicht vollständig unterhalb des
Gatebereichs angeordnet ist. Es ergibt sich dann ein relativ einfacher konstruktiver Aufbau. Darunter, dass die Zwischenschicht unterhalb des
Gatebereichs angeordnet ist, wird insbesondere verstanden, dass die
Zwischenschicht vertikal zwischen dem Gatebereich und dem Drainbereich angeordnet ist. Elemente des Gatebereiches, beispielsweise ein Gatetrench, schneiden dann also nicht die Zwischenschicht oder unterbrechen diese.
Gemäß einer bevorzugten Ausführungsform der Erfindung ist vorgesehen, dass die Zwischenschicht zusammen mit der Epitaxieschicht funktional einen
Sperrschichtfeldeffekttransistor bildet. Im statischen Sperrfall mit
ausgeschaltetem Gate werden mit zunehmender Drainspannung die Gebiete erster Dotierung ausgeräumt, das heißt, in Regionen mit Dotierungen erster Art in der Zwischenschicht sind keine quasineutralen Gebiete mehr vorhanden, sodass eine weitere Erhöhung der Drainspannung im wesentlichen durch den JFET aufgenommen werden kann. Durch den Sperrschichtfeldeffekttransistor (auch engl. Junction-FET oder JFET) kann dann der durch den MOSFET
fließende Strom im Kurzschlussfall effektiv begrenzt werden.
Darunter, dass Bereiche nicht vollständig ausgeräumt werden, wird insbesondere verstanden, dass auch nach Anlegen der Sperrspannung noch quasineutrale
Gebiete im betreffenden Bereich vorhanden sind.
Weiterhin ergibt sich somit ein weiterer Designparameter, da der MOS-Bereich im oberen Teil des MOSFET nun für eine wesentlich geringere Sperrspannung ausgelegt werden kann, da die Zwischenschicht beziehungsweise der JFET den wesentlichen Teil der Sperrspannung aufnimmt. Es wird im Sperrfall
ausgeräumte Gegenladung bereitgestellt, sodass an der eigentlichen MOS- Struktur nur ein wesentlich geringeres E-Feld vorliegt und deshalb im Body weniger Gegenladung erforderlich ist. Dies erlaubt die Reduzierung der
Kanallänge gegenüber dem Stand der Technik.
Dies wird dadurch erreicht, dass die Dicke und Dotierung (NA=ppjfet) der Bereiche mit Dotierung zweiter Artso gewählt werden, dass die Spannung der Driftzone mindestens durch die Ladung der Bereiche mit Dotierung zweiter Art abgebaut werden kann. Hieraus ergibt sich folgende Designregel (für konstante Dotierungen):
l » l * (.dPjfet + djfet)
jfet EP, * ( | ΛΜ | # dp _fet _ ND d .fet Dabei ist ljfet die Dicke der Zwischenschicht, IEPI die Dicke der Epitaxieschicht, N DEPI die Dotierungskonzentration der Epitaxieschicht, ND die Dotierungskonzentration der Bereiche erster Dotierung der Zwischenschicht, NA die Dotierungskonzentration der Bereiche zweiter Dotierung der Zwischenschicht, djfet die hoizontale Ausdehnung der Bereiche erster Dotierung der Zwischenschicht und dpjfet die horizontale Ausdehnung der Bereiche zweiter Dotierung der Zwischenschicht.. Eine spezielle, sinnvolle Wahl von Dotierungsverhältnissen ist zum Beispiel ND=njfet> NEPI, NA=ppjfet> ND.
Bei nicht abschnittsweise konstanten Dotierungen in der Zwischenschicht und der EPI- Schicht sind anstelle der Produkte aus NA, ND und den Abmessungen die
entsprechenden Volumenintegrale zu nehmen.
Aufgrund der JFET-Funktionalität kann die Sheet-Ladungsdichte im Body gemäß der Beziehung qbneu = qbait - C|JFET + Delta3D reduziert werden. Dabei istqbneu die erfindungsgemäße reduzierte Sheet-Ladungsdichte im Body,
qbait die Sheetladungsdichte im Body eines herkömmlichen MOSFET, wie sie bei Design ohne JFET-Region erforderlich wäre, qjFET ist die bei maximaler Spannung wirksame Effektivladung der als JFET-Region fungierenden Zwischenschicht im teilweise ausgeräumten Zustand entsprechend der Feldverteilung im Sperrfall, und Delta3D ist ein Anpassungsterm für 3D-Effekte sowie ein Sicherheitszuschlag für eine ausreichende Sperrfestigkeit, sodass kein punch through durch Body zur Source stattfindet.
Eine Weiterbildung der Erfindung sieht vor, dass an die Zwischenschicht vertikal in Richtung des Sourceanschlusses und/oder in Richtung des Drainanschlusses eine Übergangsschicht mit einer im Vergleich zur Epitaxieschicht stärkeren
Dotierung erster Art angrenzt. Es wird so verhindert, dass die vertikalen pn- Übergänge zu Bereichen zweiter Dotierung der Zwischenschicht zu großen
vertikalen Raumladungszonen beziehungsweise Stromeinengungen oberhalb und unterhalb der Zwischenschicht führen.
Weiterhin ist es von Vorteil, wenn an die Epitaxieschicht vertikal in Richtung des Sourceanschlusses eine Übergangsschicht mit einer im Vergleich zur
Epitaxieschicht stärkeren Dotierung erster Art angrenzt. In anderen Worten grenzt also die Übergangsschicht an den oberen Bereich der Epitaxieschicht. Auch hier werden Stromeinengungen an den pn-Übergängen vermieden.
Aus dem gleichen Grund ist es günstig, wenn ein zwischen dem
Sourceanschluss und der Zwischenschicht angeordneter oberer Teil der
Epitaxieschicht eine höhere Dotierung erster Art, insbesondere eine um den Faktor 2 bis 4 höhere Dotierung erster Art, aufweist als ein zwischen der
Zwischenschicht und dem Drainanschluss angeordneter unterer Teil der
Epitaxieschicht.
Die beschriebenen Übergangsschichten mit einer stärkeren, also einer höher konzentrierten Dotierung erster Art, die an die Epitaxieschicht angrenzen, können auch als Spreadschichten bezeichnet werden. Vorteilhafterweise wird bei der Ausgestaltung der Spreadschichten die Designregel eingehalten, dass die Gesamtdosis der eingebrachten Dotierungen im Vergleich zur einfachen
Epitaxieschicht konstant gehalten wird. Mit anderen Worten kann bei einer Erhöhung der Konzentration an einer Stelle an einer anderen Stelle eine niedrigere Dotierungskonzentration gewählt werden, um einen Ausgleich zu schaffen.
Eine Weiterbildung der Erfindung sieht vor, dass an die Bereiche erster
Dotierung der Zwischenschicht vertikal in Richtung des Sourceanschlusses und/oder in Richtung des Drainanschlusses Übergangsbereiche mit einer im Vergleich zur Epitaxieschicht stärkeren Dotierung erster Art angrenzen, wobei an die Bereiche zweiter Dotierung der Zwischenschicht zumindest teilweise die
Epitaxieschicht angrenzt. Im Vergleich zur zuvor beschriebenen
Ausführungsform werden hier keine vollständigen Spreadschichten, sondern lediglich an die Bereiche zweiter Dotierung der Zwischenschicht angrenzenden Übergangsbereiche oder Spreadbereiche verwendet. Es ergibt sich hieraus eine weitere Optimierung des Durchlasswiderstands des MOSFET. Das beschriebene
Design kann praktisch beispielsweise über ein Mehrfachimplant unterschiedlicher Tiefen in Kombination mit einem Maskenspacer realisiert werden.
Eine spezielle Ausgestaltung der Erfindung sieht vor, dass die Bereiche erster Dotierung der Zwischenschicht ein doppeltrichterförmiges oder ein
sanduhrförmiges Profil aufweisen. Mit anderen Worten verjüngt sich die horizontale Ausdehnung der Bereiche erster Dotierung der Zwischenschicht jeweils von oben und von unten zur Mitte der Zwischenschicht hin. Auch mit dieser Maßnahme lässt sich die Durchbruchspannung erhöhen. Alle
beschriebenen Maßnahmen sind sofern geometrisch möglich selbstverständlich miteinander kombinierbar.
Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass ein Kanal des
Sperrschichtfeldeffekttransistors und ein Kanal des MOSFET vertikal übereinander angeordnet sind Die Periodizität (Zellpitch) des Sperrschichtfeldeffekttransistors kann dabei dem halben Zellpitch der TrenchMOS-Zelle entsprechen.
Auf diese Art lassen sich die Beiträge des Sperrschichtfeldeffekttransistors zum
Widerstand RDSOP minimieren. Ausgehend von einer optimalen Position ist die
Funktion des Bauelements dabei relativ wenig sensibel gegen eine laterale
Verschiebung (Dejustage) der JFET-Region gegenüber der MOS-Region
beziehungsweise einer Änderung der Größe von dpjFET.
Mit Vorteil ist vorgesehen, dass der funktionale Sperrschichtfeldeffekttransistor elektrisch in Reihe mit dem MOSFET geschaltet ist. Unter dem MOSFET wird hier der klassische, funktionale MOSFET innerhalb des Bauteils, also im Regelfall der oberhalb der Zwischenschicht angeordnete Bereich des Bauelements, verstanden. Hierdurch wird die Integration einer auf Kurzschlussfestigkeit ausgelegten MOSFET-JFET- Kaskade in einem einzigen Bauteil ermöglicht. Ein Vorteil dieser Konfiguration ist, dass der JFET über den Spannungsabfall der MOS-Region gegengekoppelt mit dem
MOSFET ist und damit den Strom nach oben begrenzt: Steigt der Drainstrom soweit an, dass der Spannungsabfall über der MOS-Region in die Größenordnung des Betrages der Pinch-Spannung des JFET kommt, so trägt der JFET zur
Strombegrenzung maßgeblich bei. Der Drainstrom wird dann durch das Erreichen der Schwellbedingung (Pinch-Spannung) des JFETs begrenzt. Eine
Kanallängenmodulation und damit ein weiter ansteigender Sättigungsstrom des MOSFET bei hohen Drainspannungen werden somit vermieden. Das Erreichen der Schwellbedingung kann durch den Spannungsabfall über beziehungsweise die
Dotierung der MOS-Region sowie die Pinch-Spannung in gewissen Grenzen eingestellt werden. Die JFET-Kanäle innerhalb der JFET-Region beziehungsweise innerhalb der
Zwischenschicht können auch eine andere Periodizität und/oder eine andere
Orientierung als die MOS-Zelle aufweisen. In anderen Worten können sich die
Elemente der MOS-Struktur, die auf einer bestimmten Breite des Chips angeordnet sind, in Anzahl und Abstand von den Elementen der Zwischenschicht unterscheiden.
Es kann auch ein beliebiger Winkel zwischen der Ausrichtung der Elemente der MOS- Ebene, also beispielsweise der Gateelektroden, und der Ausrichtung der Elemente der Zwischenebene vorhanden sein. Weiterhin sind andere JFET-Gateformen wie beispielsweise eine Wabenstruktur, eine
Quadratstruktur oder ähnliches möglich. Eine typische Ausdehnung der Bereiche erster Dotierung der Zwischenschicht liegt im Bereich von 500 nm. Vorteilhafterweise ist die laterale Ausdehnung der Bereiche zweiter Dotierung der Zwischenschicht etwas größer als die der Bereiche erster Dotierung, beispielsweise um den Faktor 1 ,2 oder 1 ,5. Die Anzahl der Bereiche erster und zweiter Dotierung pro Einheitszelle der MOS-Struktur, also beispielsweise pro Gate-Trench, ergibt sich dann aus dem Verhältnis zwischen Abstand dieser MOS-Strukturen und der Periodizität der Zwischenschicht.
Die MOS-Struktur kann auf dem Chip (Aufsicht beziehungsweise Layout) als
Linienstruktur oder zweidimensionale Gitterstruktur vorhanden sein. Innerhalb der Ebene der JFET-Schicht beziehungsweise der Zwischenebene können hier auch dreidimensionale Strukturen wie Quadratgitter, Waben oder
Hexagonalgitter vorhanden sein. Diese können prinzipiell mit einer beliebigen analogen periodischen JFET-Gitterstruktur kombiniert werden.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben und in der Beschreibung beschrieben.
Zeichnungen Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 ein Ersatzschaltbild einer Ausführungsform der Erfindung, Figur 2 einen Querschnitt durch ein Ausführungsbeispiel eines erfindungsgemäßen MOSFET,
Figur 3 eine detaillierte Darstellung der Zwischenschicht aus Figur 2,
Figur 4 ein Diagramm, in dem mögliche Dotierungskonzentrationen aufgetragen sind,
Figur 5 ein weiteres Diagramm, in dem mögliche Dotierungskonzentrationen aufgetragen sind,
Figur 6 einen Querschnitt durch eine Ausführungsform, in den ein Pfad für ein Linienintegral schematisch eingezeichnet ist, Figur 7 einen Querschnitt durch eine Ausführungsform mit Übergangsschichten,
Figur 8 eine Weiterbildung des in Figur 7 gezeigten Ausführungsbeispiels,
Figur 9 ein weiteres Ausführungsbeispiel der Erfindung,
Figur 10 eine alternative Möglichkeit zur Ausgestaltung der Zwischenschicht,
Figur 1 1 drei Ausführungsformen, die sich in der Ausgestaltung der
Epitaxieschicht oberhalb der Zwischenschicht unterscheiden,
Figur 12 einen Längs- und einen Querschnitt durch ein Ausführungsbeispiel analog zu dem in den Figuren 2 und 3 gezeigten Ausführungsbeispiel,
Figur 13 einen horizontalen Schnitt durch das Ausführungsbeispiel aus Figur 11 ,
Figur H eine Darstellung analog zu Figur 12,
Figur 15 zwei weitere Ausführungsformen des erfindungsgemäßen MOSFET, Figur 16 ein typisches Ausführungsbeispiel der Erfindung, und Figur 17 die Anwendbarkeit des Konzepts auf verschiedene Transistorkonzepte, und
Figur 18 Ausgangskennlinien von Ausführungsbeispielen. Ausführungsformen der Erfindung
Figur 1 zeigt ein Ersatzschaltbild einer Ausführungsform der Erfindung. Zu sehen sind dabei die typischen Elemente eines MOSFET 1 , nämlich der
Sourceanschluss 2, der Drainanschluss 4 sowie der Gateanschluss 6. Darüber hinaus sind zwei Widerstände eingezeichnet, nämlich der Widerstand des MOS- Bereichs 8 und der Widerstand der Driftregion 10. Durch die leitende Verbindung 12 zwischen dem Sourceanschluss 2 und dem JFET-Gate 14 wird ein
Sperrschichtfeldeffekttransistor gebildet, der hohe Ströme durch das Bauelement 1 wirkungsvoll begrenzt.
Wenn die über der MOS-Region 6und 8 abfallende Spannung größer oder gleich dem Betrag der Pinch-Spannung des Sperrschichtfeldeffekttransistors wird, nimmt dieser die weitere Drainspannungszunahme auf. Eine
Kanallängenmodulation und damit ein weiter ansteigender Sättigungsstrom des MOSFET bei hohen Drainspannungen werden somit vermieden. Die genaue Funktionsweise des Sperrschichtfeldeffekttransistors oder JFETs wird im
Folgenden noch anhand der weiteren Figuren erläutert.
Figur 2 zeigt einen Querschnitt durch ein Ausführungsbeispiel eines
erfindungsgemäßen MOSFET 20. Gezeigt ist dabei nur ein Ausschnitt des Bauelements, typischerweise kann das Bauelement aus einer Vielzahl von Einheitszellen bestehen. Ebenfalls sind einige Elemente des MOSFET 20 nicht vollständig dargestellt.
Auf einem typischerweise hochdotierten Substrat 21 ist eine n-dotierte
Epitaxieschicht 22 aufgebracht, in der wiederum eine Zwischenschicht 24 eingebettet ist. Praktisch ist die Epitaxieschicht in einen oberen Bereich 22.1 und einen unteren Bereich 22.2 aufgeteilt. Nach unten hin stellt eine Metallisierung 26 den Drainanschluss dar. Die Zwischenschicht 24 ist in Figur 2 zunächst ohne weitere Details dargestellt. Im oberen Bereich der Figur sind die typischen Elemente eines Trench-MOSFET 20 dargestellt: Es ist eine Metallisierung 28 als Sourcekontakt 2 und eine Metallisierung 30 als Gatekontakt zu erkennen.
Weiterhin sind der n-dotierte Sourcebereich 34 sowie der in einem Trench, also einer Grabenstruktur, angeordnete Gatebereich 36 dargestellt. Der Gatebereich 36 wird durch eine isolierende Schicht 38 vom Sourcebereich 32 und von der
Epitaxieschicht 22 getrennt. Wird zwischen dem Sourcekontakt 2 und dem Gatekontakt 4 eine Spannung angelegt, so fließt ein elektrischer Strom in der Figur von oben nach unten, also vertikal, durch den MOSFET 20, wenn am Gatekontakt 32 eine Spannung oberhalb der Thresholdspannung des MOSFET 20 anliegt und am Drain 26 eine gegenüber dem Sourcekontakt 28 positive
Spannung anliegt.
Figur 3 zeigt eine detaillierte Darstellung der Zwischenschicht 24 aus Figur 2. Im oberen und im unteren Bereich der Figur sind darüber hinaus jeweils die oberen und unteren Teile der an die Zwischenschicht 24 angrenzenden Epitaxieschicht
22.1 , 22.2 zu sehen. Es wird deutlich, dass die Zwischenschicht 24 in
horizontaler beziehungsweise lateraler Richtung eine spezielle Struktur aufweist. So sind in der Zwischenschicht p-dotierte Bereiche 40.1 , 40.2 und 40.3 sowie n- dotierte Bereiche 42.1 und 42.2 vorhanden. Es sei an dieser Stelle noch einmal darauf hingewiesen, dass, wie bei MOSFETs üblich, die dargestellten
Ausführungsbeispiele auch mit jeweils umgekehrter Dotierung hergestellt werden können.
Wichtige Designparameter für die Funktionalität des Bauelements 20 sind die Abmessungen der p-dotierten Bereiche 40 sowie der n-dotierten Bereiche 42 ebenso wie die Dicke ljfet der Zwischenschicht 22. Die Zwischenschicht 22 als solche bildet insgesamt die sogenannte JFET-Region. Die Breite der p-dotierten Bereiche 40 wird dabei mit dpjfet und die Breite der n-dotierten Bereiche 42 mit djfet bezeichnet. Schematisch eingezeichnet ist wiederum die leitende Verbindung 12, die die elektrische Verbindung zwischen den p-dotierten Bereichen 40 und dem Sourceanschluss 2 herstellt. Ebenfalls schematisch und lediglich zur Verdeutlichung des Funktionsprinzips ist das Schaltsymbol 16 des
Sperrschichtfeldeffekttransistors eingezeichnet, dessen Sourceanschluss 17 im in der Figur oberen Bereich der Epitaxieschicht 22 liegt, wohingegen der Drainanschluss 18 des Sperrschichtfeldeffekttransistors 16 sich im unteren
Bereich der Epitaxieschicht 22 befindet. Der Gateanschluss 19 des Sperrschichtfeldeffekttransistors ist mit den p-dotierten Bereichen 40 verbunden. Somit stellen diese p-dotierten Bereiche 40 das Gate des
Sperrschichtfeldeffekttransistors16 dar.
Ein weiterer wichtiger Designparameter sind die Dotierungen der Bereiche 40 und 42. Figur 4 zeigt ein Diagramm, in dem mögliche Dotierungskonzentrationen für die n-dotierten Bereiche 42 in Abhängigkeit von der Breite der n-dotierten
Bereiche 42 für verschiedene JFET-Pinch-SpannungenUgJFETth , das heißt, über eine entsprechende Wahl der Parameter kann die Pinch-Spannung des JFET eingestellt werden. Alle dargestellten Werte sind dabei für eine
Dotierungskonzentration der p-dotierten Gebiete von 5*1018/cm3 berechnet worden. Kurve 101 gilt für die minimale Größe für djfet für die jeweilige
Dotierungskonzentration. Kurve 102 gilt für eine JFET-Pinch-Spannung Ugthr = 5V, Kurve 103 gilt für eine JFET-Pinch-Spannung Ugthr = 10V, Kurve 104 gilt für eine JFET-Pinch-Spannung Ugthr = 20V und Kurve 105 gilt für eine JFET-Pinch- Spannung Ugthr = 50V.
Figur 5 zeigt ein Diagramm analog zu Figur 4 mit dem Unterschied, dass von einer Dotierungskonzentration von 5*1017/cm3 für die p-dotierten Bereiche
ausgegangen wird.
Die der JFET-Region, die zwischen dem Kontakt 17und 19
(siehe zum Beispiel Figur 2 und 3) anliegt, ist dadurch gekennzeichnet, dass die n- seitigen Raumladungszonen gleich groß wie djfet werden, das heißt, zwischen den p- dotierten Bereichen 40 verschwinden die quasineutralen Gebiete der n- Majoritätsladungsträger der n-dotierten Bereiche 42. Die Tiefe tjfet und die n-Dotierung innerhalb des MOS-Bereichs sind zur Berücksichtigung des Kurzschlussverhaltens so gewählt, dass für den angestrebten Sättigungsstrom sat bei anliegender Spannung Uds=Ucc, was typischerweise 50% der nominalen Sperrfestigkeit der Bauelemente entspricht, für n-Majoritätsladungsträger ein Potenzialabfall „UMOS" bis zur n-Öffnung der JFET-Region 24 erreicht wird, die den JFET in den strombegrenzenden Zustand versetzt. In anderen Worten vergrößert sich durch die Vorspannung die
Raumladungszonen der die n-Schicht 42 umschließenden pn-Verbindungen soweit, dass sie größer oder gleich djfet ist. UMOS hat zweckmäßigerweise Werte von mindestens 1V, typischerweise zwischen 5 V und 20 V. Eine sinnvolle Obergrenze kann 20% der Sperrspannung betragen. Es gilt
UMOS = UgJFETTHR U N D UMOS = J,nti(tjfet) E dl wobei der Pfad für das Linienintegral in der Figur 6 als Int1 eingezeichnet ist. Das Linienintegral Int1 verläuft vom Sourcebereich 34 durch die Epitaxieschicht 22 zum n-dotierten Bereich 42.
Die laterale Ausdehnung und Dotierung der n-Gebiete 40 und der p-Gebiete 42 innerhalb der JFET-Region sind so gewählt, dass bei Uds=0V die n-Öffnung djfet größer als die doppelte n-seitige Raumladungszone der pn-Verbindung zwischen NA und ND ist, sodass im spannungslosen Zustand innerhalb des n-Gebiets der JFET-Region n- Majoritätsladungsträger für den Stromtransport übrig bleiben.
Für den Fall des eindimensionalen abrupten pn-Übergangs ergibt sich hiernach folgende idealtypische Designregel:
2 er ε0 ND
djfet > 2 * ~qe~T Ubi NA * (NA + ND)
Der Grenzwert für djfet entspricht jeweils der untersten als djfet_min
eingezeichneten Kurve in Figur 4 und Figur 5. Für reale, räumliche Geometrien und Dotierverteilungen sind die entsprechenden Zusammenhänge analytisch nicht darstellbar, aber gleichermaßen vorhanden und numerisch lösbar. Ubi bezeichnet dabei die„eingebaute" Spannung, die bereits ohne äußere angelegte Spannung aufgrund der Dotierungen im Valenz- und Leitungsband über dem pn- Übergang abfällt. NA ist die p-Dotierungskonzentration und ND die n- Dotierungskonzentration.
Figur 7 zeigt einen Querschnitt durch eine Ausführungsform mit
Übergangsschichten 50.1 , 50.2, die jeweils oberhalb und unterhalb der
Zwischenschicht 24 angeordnet sind. Die Übergangsschichten 50.1 , 50.2 weisen jeweils eine n-Dotierung höherer Konzentration als die Epitaxieschicht 22.1 beziehungsweise 22.2 auf. Durch eine solche Ausgestaltung wird verhindert, dass sich große Raumladungszonen beziehungsweise Stromeinengungen an den vertikalen pn-Übergängen zu den p-dotierten Bereichen 40 bilden.
Eingezeichnet ist weiterhin pijfet als laterale Abmessung der JFET-Struktur.
Figur 8 zeigt eine Weiterbildung des in Figur 6 gezeigten Ausführungsbeispiels, die sich durch eine dritte Übergangsschicht 50.3 auszeichnet, die zwischen dem
Sourcebereich 34 und der Epitaxieschicht 22 angeordnet ist. Es wird ebenfalls deutlich, dass die Dotierungen der drei Übergangsschichten nsPi , nsP2 und nsP3 unterschiedlich sein können. In Figur 9 ist eine Variante gezeigt, in der die Übergangsschichten nicht den gesamten Querschnitt des MOSFET abdecken, sondern sich nur bereichsweise in den angesprochenen Schichten erstrecken. Sie werden daher als
Übergangsbereiche oder Spreadbereiche 52.1 , 52.2, 52.3 bezeichnet. Der
Übergangsbereich 52.1 befindet sich wiederum oberhalb der Zwischenschicht 24 im Bereich zwischen der Zwischenschicht 24 und der Epitaxieschicht 22. Der
Übergangsbereich 52.2 befindet sich unterhalb der Zwischenschicht 24 zwischen der Zwischenschicht 24 und der Epitaxieschicht 22. Die Übergangsbereiche 52.1 , 52.2 überspannen dabei jeweils den n-dotierten Bereich 42 zwischen zwei p- dotierten Bereichen 40.1 , 40.2. Darüber hinaus decken sie auf beiden Seiten des n-dotierten Bereichs der Zwischenschicht 24 einen kleinen Teil des
angrenzenden p-dotierten Bereichs 40.1 , 40.2 ab. Die Ausdehnung der
Übergangsbereiche 52.1 , 52.2 über die„Lücke" zwischen den p-dotierten
Bereichen 40.1 , 40.2 hinaus ist dabei etwa so groß wie die halbe Breite des n- dotierten Bereichs in der Zwischenschicht.
Der dritte Übergangsbereich 52.3 ist im Bereich, in welchem der Gatebereich 36, p- body 64 und Epitaxieschicht 22 aneinandergrenzen, angeordnet. Er weist eine relativ kleine Ausdehnung auf. Es wird deutlich, dass NA und N D, also ppjfet und rijfet, N DEPI sowie die Dotierung zwischen dem MOSFET-Body und der JFET-Region nicht konstant sein müssen, sondern eine Ortsabhängigkeit aufweisen können.
Figur 10 zeigt eine weitere Möglichkeit zur Ausgestaltung der Zwischenschicht 24. Auch hierbei ist es das Ziel, Stromeinengungen zu vermeiden. Im gezeigten Ausführungsbeispiel wird dies dadurch erreicht, dass die p-dotierten Bereiche 40 in der Nähe der Epitaxieschicht 22 etwas„zurückgezogen" werden. Man kann die
Zwischenschicht 24 hier als aus drei separaten Schichten 24.1 , 24.2, 24.3 aufgebaut verstehen, welche prinzipiell identisch aufgebaut sind, sich aber in der lateralen Ausdehnung unterscheiden. Die mittlere Schicht 24.2 ist im
Wesentlichen wie in den bereits beschriebenen Ausführungsbeispielen aufgebaut. Sie kann die dickste der drei Schichten 24.1 , 24.2, 24.3 sein.
Insbesondere ist die Breite des n-dotierten Bereichs 42.2 der mittleren Schicht
24.2 gleich der Breite der n-dotierten Bereiche 40 in den bereits beschriebenen Ausführungsbeispielen. Die obere Schicht 24.1 und die untere Schicht 24.3 des n-dotierten Bereichs 42 haben jedoch eine größere Ausdehnung. Es ergibt sich insgesamt ein grob sanduhrförmiger oder doppeltrichterförmiger Querschnitt für den n-dotierten Bereich 40.
Figur 1 1 zeigt drei Ausführungsformen, die sich in der Ausgestaltung der
Epitaxieschicht 22.1 oberhalb der Zwischenschicht 24 unterscheiden. Im linken Bereich der Figur ist ein Ausführungsbeispiel gezeigt, in dem unterhalb des Gate- Trenches 39 in der Epitaxieschicht 22 ein bis zur Zwischenschicht 24 reichender p-dotierter Bereich 62.1 eingebracht ist. In anderen Worten ist der Bereich zwischen Gate-Trench 39 und Zwischenschicht 24 zum größten Teil mit p- dotiertem Material gefüllt. Der Bereich der Zwischenschicht 24, der unterhalb des Gate-Trenches 39 liegt, besteht ebenfalls aus p-dotiertem Material. Es ist somit im Vergleich zu den bisher beschriebenen Ausführungsformen unterhalb des
Gate-Trenches 39 n-dotiertes Material durch p-dotiertes Material ersetzt worden.
Im mittleren Bereich der Figur 11 ist unterhalb des p-body-Bereichs 64 ein weiterer p-dotierter Bereich 62.2 angeordnet. Auch dieser Bereich ist im
Wesentlichen deckungsgleich über einem p-dotierten Bereich 40 der
Zwischenschicht 24 angeordnet. Im rechten Bereich der Figur 1 1 ist ein
Ausführungsbeispiel gezeigt, das beide Versionen miteinander kombiniert, also sowohl den p-dotierten Bereich 62.1 als auch den p-dotierten Bereich 62.2 aufweist. Alle in Figur 11 gezeigten Ausführungsformen haben den Vorteil, dass p-Ladungen zur Verfügung gestellt werden, die nicht im Kanalbereich liegen.
Figur 12 zeigt einen Längs- und einen Querschnitt durch ein Ausführungsbeispiel analog zu dem in den Figuren 2 und 3 gezeigten Ausführungsbeispiel. Die vertikal verlaufende gestrichelte Linie kennzeichnet die Schnittebene des im rechten Bereich von Figur 12 dargestellten Schnitts. Es ist zu erkennen, dass die p-dotierten Gebiete 40 leitend mit dem Sourcepad 2 verbunden sind. Weiterhin ist zu erkennen, dass die im Gate-Trench 39 angeordnete Gateelektrode 36 teilweise für die Kontaktierung unterbrochen wurde. Technisch lässt sich die
Kontaktierung beispielsweise mittels eines Kontaktimplants im Trench 39 in
Verbindung mit p-dotierten Querstegen 60 zwischen den p-dotierten Bereichen realisieren. Diese Querstege 60 sind in Figur 13 gezeigt.
Ebenfalls möglich ist eine Kontaktierung über tiefen Kontaktimplant. Bei zwei JFET- Kanälen pro parallel verlaufender MOS-Zelle sind dann keine Querstege zur elektrischen Verbindung der p-Gebiete notwendig. Die Kontaktierungen beschränken sich dabei nicht auf parallel zum Trench laufende JFET-Strukturen sondern können auch punktuell an Kontaktpunkten zwischen JFET-Gitter (p-Gebiete der JFET-Region) und den Kontaktausführungen erfolgen. Ebenfalls ist eine Kontaktierung der p-Gebiete außerhalb der aktiven MOS-Zellen denkbar.
Figur 13 zeigt einen horizontalen Schnitt entlang der horizontalen gestrichelten Linie aus Figur 12. Der Schnitt verläuft somit durch die Zwischenschicht 24 und parallel zu dieser. Als gestrichelte Linien sind die an sich über der dargestellten Ebene liegenden Gatebereiche 36 eingezeichnet. Nachdem die vertikale
Kontaktierung der p-dotierten Gebiete 40 mittels der Unterbrechungen der
Trenches 39 bewerkstelligt wird, ist hier zu erkennen, dass die einzelnen p- dotierten Gebiete 40 miteinander verbunden werden, indem die n-dotierten
Bereiche 42 der Zwischenschicht 24 unterbrochen werden.
Figur 14 zeigt eine Darstellung analog zu Figur 13. Anhand der wiederum als gestrichelte Linien eingezeichneten Gatebereiche 36 wird deutlich, dass die
Zwischenebene 24 um einen beliebigen Winkel α zum Rest des MOSFET
gedreht werden kann. Mit anderen Worten kann zwischen beispielsweise den
Gate-Trenches 39 und den n-dotierten Bereichen 42 der Zwischenschicht 24 ein Winkel von beispielsweise 20°, 45° oder auch 90° bestehen. Selbstverständlich können die n-dotierten Bereiche 42 der Zwischenschicht 24 aber auch parallel zu den Gatebereichen 39 verlaufen. Ebenfalls sind unterschiedliche Periodizitäten möglich.
Figur 15 zeigt zwei Ausführungsformen des erfindungsgemäßen MOSFET 20, die sich lediglich durch die Struktur der Zwischenschicht 24 und hierbei wiederum durch Abstand und Anzahl der n-dotierten Bereiche 42 und der p-dotierten Bereiche 40 der Zwischenschicht 24 unterscheiden. Im linken Bereich der Figur ist ein Beispiel gezeigt, das pro MOS-Zelle lediglich einen n-dotierten Bereich 42 in der Zwischenschicht 24 aufweist. Das im rechten Teil der Figur dargestellte Ausführungsbeispiel hingegen weist pro Einheitszelle fünf n-dotierte Bereiche 42 auf, von denen einer zentral unter dem Gatetrench 39 liegt und, da nur eine Halbzelle gezeigt ist, nur zur Hälfte dargestellt ist. Die zwischen den n-dotierten Bereichen 42 liegenden p-dotierten Bereiche 40 sind etwas breiter als die n- dotierten Bereiche 40 ausgeführt.
Figur 16 zeigt ein typisches Ausführungsbeispiel. Alle wichtigen Dimensionen sind in der Figur noch einmal verdeutlicht. Es gelten die aus den anderen Figuren bereits bekannten Bezugszeichen.
Figur 17 zeigt die Anwendbarkeit des Konzepts auf verschiedene
Transistorkonzepte. Im linken Teil der Figur ist die bereits bekannte Integration in einen Trench-MOSFET zu sehen. Im mittleren Teil der Figur ist ein DMOS (englisch: double-diffused metal-oxide semiconductor field effect transistor) mit einer erfindungsgemäßen Zwischenschicht 24 zu sehen. Im rechten Teil der Figur ist ein VMOS (von englisch: v-groved MOS field-effect transistor) mit einer erfindungsgemäßen Zwischenschicht 24 dargestellt.
Figur 18 zeigt Ausgangskennlinien (107) von einem konventionellen MOSFET im Vergleich zu zwei erfindungsgemäßen MOSFETs (108), (109).
In einem konventionellen MOSFET ist eine ausgeprägte Zunahme des
Sättigungsstroms mit steigender Drainspannung zu erkennen. In den
erfindungsgemäßen MOSFET ist bei kleinen Drainspannungen eine starke Stromzunahme zu erkennen (das heißt guter Durchlasswiderstand). Für höhere Drainspannungen tritt ein scharfer Übergang in eine fast horizontale Kennlinie auf. Erreicht die Drainspannung die Pinch-Spannung des
Sperrschichtfeldeffekttransistors kommt es zum Übergang. Je nach Ausführung und Design kann der Sättigungsstrom bei hohen Drainspannungen, das heißt Spannungen oberhalb der Übergangsspannung, auf unterschiedliche Werte eingestellt werden, wie aus dem Vergleich der beiden erfindungsgemäßen MOSFET-Kennlinien zu entnehmen ist. Vorteilhafterweise wählt man die Lage der Pinch-Spannung des JFET so, dass sie deutlich oberhalb typischer
Durchlassspannungen in eingeschalteten Zustand des MOSFET liegt aber sinnvoller Weise 20% der Sperrspannung des MOSFET nicht überschreitet.
In allen beschriebenen Ausführungsbeispielen lassen sich selbstverständlich die Vorzeichen der Dotierungen vertauschen, ohne vom erfindungsgemäßen Konzept abzuweichen. In anderen Worten können alle beschriebenen n-
Dotierungen durch p-Dotierungen ausgetauscht werden und umgekehrt.

Claims

Ansprüche
1. Vertikaler SiC-MOSFET(20) mit einem Sourceanschluss (2), einem
Drainanschluss (4) und einem Gatebereich (36) sowie mit einer zwischen dem Sourceanschluss (2) und dem Drainanschluss (4) angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht (22), wobei in die Epitaxieschicht (22) eine sich horizontal erstreckende Zwischenschicht (24) eingebettet ist, die Bereiche (40) mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, dadurch gekennzeichnet, dass zumindest die Bereiche mit Dotierung zweiter Art (40) elektrisch leitend mit dem Sourceanschluss (2) verbunden sind.
2. Vertikaler SiC-MOSFET (20) nach Anspruch 1 , wobei die Zwischenschicht (22) sowohl Bereiche erster Dotierung (42) als auch Bereiche zweiter Dotierung aufweist (40).
3. Vertikaler SiC-MOSFET (20) nach Anspruch 1 oder 2, wobei die Bereiche zweiter Dotierung (40) nicht vollständig ausgeräumt werden, wenn eine Spannung kleiner oder gleich einer Sperrspannung des SiC-MOSFET (20) anliegt.
4. Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei die Zwischenschicht (24) vollständig unterhalb des Gatebereichs (36) angeordnet ist.
5. Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei die Zwischenschicht (24) zusammen mit der Epitaxieschicht (22) funktional einen Sperrschichtfeldeffekttransistor bildet. Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei die Pinch-Spannung des Sperrschichtfeldeffekttransistors im Bereich zwischen 1 V und 50% der Durchbruchspannung des SiC-MOSFET (20) liegt.
Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei an die Zwischenschicht (24) vertikal in Richtung des
Sourceanschlusses (2) und/oder in Richtung des Drainanschlusses (4) eine Übergangsschicht (50.1 , 50.2) mit einer im Vergleich zur Epitaxieschicht (22) stärkeren Dotierung erster Art angrenzt.
Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei an die Epitaxieschicht (22) vertikal in Richtung des
Sourceanschlusses (2) eine Übergangsschicht (50.3) mit einer im Vergleich zur Epitaxieschicht (22) stärkeren Dotierung erster Art angrenzt.
Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei ein zwischen dem Sourceanschluss (2) und der Zwischenschicht (24) angeordneter oberer Teil der Epitaxieschicht (22.1) eine höhere Dotierung erster Art, insbesondere eine um den Faktor 2 bis 4 höhere Dotierung erster Art als ein zwischen der Zwischenschicht (24) und dem Drainanschluss (4) angeordneter unterer Teil der Epitaxieschicht (22.2) aufweist.
10. Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei an die Bereiche erster Dotierung (42) der Zwischenschicht (24) vertikal in Richtung des Sourceanschlusses (2) und/oder in Richtung des Drainanschlusses (4) Übergangsbereiche (52) mit einer im Vergleich zur Epitaxieschicht (22) stärkeren Dotierung erster Art angrenzen, wobei an die Bereiche zweiter Dotierung (40) der Zwischenschicht (24) zumindest teilweise die Epitaxieschicht (22) angrenzt.
1 1. Vertikaler SiC-MOSFET (20) nach einem der vorstehenden Ansprüche, wobei die Bereiche erster Dotierung (42) der Zwischenschicht (24) ein doppeltrichterförmiges Profil oder ein sanduhrförmiges Profil aufweisen.
12. Vertikaler SiC-MOSFET (20) nach einem der Ansprüche 5 bis 11 , wobei ein Kanal (56) des Sperrschichtfeldeffekttransistors und ein Kanal (58) des MOSFET vertikal übereinander angeordnet sind.
13. Vertikaler SiC-MOSFET (20) nach einem der Ansprüche 5 bis 12, wobei der Sperrschichtfeldeffekttransistor elektrisch in Reihe mit dem MOSFET geschaltet ist.
14. Steuergerät für ein Fahrzeug, umfassend einen vertikalen SiC-MOSFET (20) nach einem der vorstehenden Ansprüche.
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