JP6168274B2 - 半導体装置 - Google Patents

Description

この発明は、外来から印加されるサージ電圧やスイッチング時に素子自体から発生するサージ電圧からパワー半導体素子を保護するサージ保護用のツェナーダイオードをパワー半導体素子と同一半導体基板に形成した半導体装置に関する。

（内燃機関用点火装置）
図２は、内燃機関用点火装置５００の要部構成図である。電圧源５９は一定電圧（例えば１４Ｖ）であり、その電圧源５９は、点火コイル５６の一次コイル５７に接続する。点火用ＩＣ２は、パワースイッチとして機能する出力段ＩＧＢＴ５４と保護用ツェナーダイオード５３とゲート抵抗６１、５５などを有する。一次コイル５７の別端子は点火用ＩＣ５２のＣ端子（ＩＧＢＴ５４のコレクタに接続する）に接続し、点火用ＩＣ２のＥ端子（ＩＧＢＴ５４のエミッタに接続する）はグランド（ＧＮＤ）に、Ｇ端子（ＩＧＢＴ５４のゲートに接続する）はＥＣＵ（Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ ｕｎｉｔ）５１に接続する。ＥＣＵ５１は、点火用ＩＣ５２のＩＧＢＴ５４のオン（短絡）とオフ（開放）を制御する信号を、点火用ＩＣ５２のＧ端子に伝える。例えば、Ｇ端子に５Ｖを印加すれば、点火用ＩＣ５２のＩＧＢＴ５４がオンし、Ｇ端子を０Ｖとすると、点火用ＩＣ５２のＩＧＢＴ５４がオフすることになる。ＥＣＵ５１がＧ端子にオン信号を印加すると、点火用ＩＣ５２のＩＧＢＴ５４はオンし、電圧源５９から点火コイル５６の一次コイル５７を介して、点火用ＩＣ５２のＣ端子にコレクタ電流Ｉｃが流れ始める。次に、ＥＣＵ５１からオフ信号がＧ端子に印加されると、点火用ＩＣ５２のＩＧＢＴ５４はオフし、コレクタ電流Ｉｃは急激に減少する。この急激なコレクタ電流Ｉｃの変化により、一次コイル５７の両端電圧は急激に大きくなる。同時に、二次コイル５８の両端電圧も数１０ｋＶ（例えば３０ｋＶ）まで増加し、その電圧が点火プラグ６０に印加される。点火プラグ６０は、印加電圧が所定の電圧（例えば３０ｋＶ程度）に達すると放電する。

また、ＩＧＢＴ５４のコレクタと接続するＣ端子に対して数１００Ｖ（例えば４００Ｖ）のサージ電圧が印加されると、点火用ＩＣ５２のＣ端子から保護用ツェナーダイオード５３を通してＩＧＢＴ５４のゲートに向けて初期サージ電流Ｉｓｏが流れる。この初期サージ電流Ｉｓｏによりゲート電圧が上昇してＩＧＢＴ５４がオンし、初期サージ電流Ｉｓｏに後続してサージ電流Ｉｓ１はＩＧＢＴ５４のＩｃ（コレクタ電流）となってグランドに流れる。このＩｃ（＝Ｉｓ１）が流れることで、Ｃ端子（ＩＧＢＴ５４のコレクタ）の電位は電圧源５９の電位まで低下しＩＧＢＴ５４をサージ電圧から保護する。
（保護用ツェナーダイオードの構造）
図３は、保護用ツェナーダイオード５３の要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図３では保護用ツェナーダイオード５３を構成する単位デバイス５３ａが一つの場合の例を示し、単位デバイス５３ａの構造はｐ^＋（７２）／ｎ⁻（７３）／ｎ^＋（７４）／ｎ⁻（７５）構造である。

図３に示すように、保護用ツェナーダイオード５３は半導体基板２４上に形成した絶縁膜３１を介して形成する。ｎ⁻領域７５をＣ端子に、ｐ^＋領域７２をＩＧＢＴ５４のゲートに接続することでサージ電圧に対して逆バイアスされるｎ⁻（７３）／ｐ^＋（７２）接合を有するツェナーダイオードとして振舞う。

前記したように、保護用ツェナーダイオード５３を半導体基板２４上に形成する絶縁膜３１を介して形成することで、ＩＧＢＴ５４の動作を損ねることが無い。また、保護用ツェナーダイオード５３を構成する単位デバイス５３ａは約７Ｖの耐圧を有し、この単位デバイス５３ａを積み重ねることで、保護用ツェナーダイオード５３の耐圧を所望の値にすることができる。尚、図中の符号で７３はｎ⁻領域、７４はｎ^＋領域である。ｎ⁻領域７３，７５は同時に形成される。

図４は、図３の単位デバイス５３ａを２つ直列接続した従来の保護用ツェナーダイオード５３の要部断面図である。単位デバイス５３ａを２つ直列接続した場合、Ｃ端子に印加されるサージ電圧に対して順バイアスになるｐ^＋（７２）／ｎ^ー（７５）接合の寄生ダイオード７６が形成される。この寄生ダイオード７６はサージ電流が流れたとき抵抗として働く。

また、この保護用ツェナーダイオード５３は、Ｃ端子にサージ電圧が印加された場合はｎ⁻（７３）／ｐ^＋（７２）接合が逆耐圧を保持し、Ｇ端子にサージ電圧が印加された場合ｎ⁻（７５）／ｐ^＋（７２）接合が逆耐圧を保持するため、双方向耐圧を有する。

また、Ｃ端子と接続するｎ⁻領域７５の表面層はオーミック接続させるために高濃度にする。また、単位デバイス５３ａを多数接続する場合は、最終端のｎ⁻領域７５の一つ前のｎ^＋領域７４を終端にして、このｎ^＋領域７４をＣ端子に接続する。

また、特許文献１において、ＩＧＢＴのゲートとエミッタの間にｐ／ｎ構造を繰り返して形成した保護用ダイオードが接続されている例が記載されている。
また、特許文献２において、スイッチング素子の高電位側とゲートの間に一方向耐圧の保護用ダイオード（ダイオードアレー）が接続している例が記載されている。この保護用ダイオードのｐ^＋領域、ｎ^＋領域はｎ⁻領域となる半導体基板内に形成され、ｐ^＋／ｎ⁻／ｎ^＋構造の単位デバイス同士は金属膜で接続している。

また、特許文献３において、ＩＧＢＴのゲートとエミッタの間にｎ^＋／ｎ⁻／ｐ／ｎ⁻／ｎ^＋／ｎ⁻／ｐ／ｎ⁻／ｎ^＋構造を有する保護用ダイオードが接続されていることが記載されている。尚、特許文献３では、ポリシリコン全面にボロンをイオン注入してｐ層を形成し、このｐ層にｎ⁻領域を形成している。そのため、ｐ層の不純物濃度は、ｎ型不純物による濃度の補償により、ｎ⁻領域の不純物濃度より低いと推定される。また、この特許文献３では、ｐ領域の両側に高濃度のｎ領域ではなく低濃度のｎ⁻領域が配置された構造である。

特開平１１−２８４１７５ 特開２００７−４９０１２ 特開２００２−４３５７４

しかし、図４において、高い耐電圧（例えば４００Ｖ）を得るために、単位デバイス５３ａを多数（６０個程度）積み重ねて保護用ツェナーダイオード５３を形成した場合、片側に低濃度（ｎ⁻）のｎ⁻／ｐ^＋接合（順バイアス接合）が多数直列接続され、大きな動作抵抗Ｒ_ｄとなる。動作抵抗Ｒ_ｄは、保護用ツェナーダイオードの立ち上がり電圧後の電圧−電流特性において、電圧増加分ΔＶを電流増加分ΔＩで割った値である。

図５は、Ｃ端子にサージ電圧が印加されたときの説明図であり、同図（ａ）は回路図、同図（ｂ）はゲート電圧波形図である。図中の符号のＩ_ｓｏは保護用ツェナーダイオードに流れる初期サージ電流である。サージ電圧がＣ端子に印加されると、保護用ツェナーダイオード５４の耐圧を超えた時点で保護用ツェナーダイオードに初期サージ電流Ｉ_ｓｏが流れる。この初期サージ電流Ｉ_ｓｏによりゲート容量Ｃ_ｇが充電され、ゲート電圧Ｖ_ｇが立ち上がる。
このゲート電圧Ｖｇの立ち上がりは、ＩＧＢＴ５４のゲート容量Ｃ_ｇ（ゲートとエミッタ間の容量）と保護用ツェナーダイオード５３の動作抵抗Ｒ_ｄ（図６参照）により決まり、その立ち上がり時定数τはＣ_ｇ×Ｒ_ｄで決まる。そのため、動作抵抗Ｒ_ｄが大きくなると、時定数τが大きくなり、ＩＧＢＴ５４のゲート電圧の立ち上がりが緩やかになる。その結果、サージ電圧が印加されてＩＧＢＴ５４がオンするまでの時間が長くなり、急峻なサージ電圧に対してＩＧＢＴ５４がオンする前にコレクタ電圧が過大になり、ＩＧＢＴ５４をサージ電圧から保護することが困難になる。尚、図６の横軸の電圧は保護用ツェナーダイオードの両端に印加される電圧Ｖであり、縦軸の電流Ｉはそのとき保護用ツェナーダイオードに流れる電流である。

また、ｐ^＋（７２）／ｎ⁻（７３）／ｎ^＋（７４）／ｎ⁻（７５）の単位デバイス５３ａで構成される従来の保護用ツェナーダイオード５３において、高い耐電圧を得るために単位デバイス５３ａを多数積み重ねると、その数に比例して保護用ツェナーダイオード５３の占有面積は増大する。

また、特許文献１において、ＩＧＢＴのコレクタとゲートの間に双方向ではなく一方向の保護用ダイオードを接続することについて示唆する記載はない。
また、特許文献２において、半導体基板上の絶縁膜上にポリシリコンを形成し、このポリシリコンで保護用ダイオードを形成することについての記載はない。

また、特許文献３に記載された保護用ダイオードは、スイッチング素子であるＭＯＳＦＥＴのゲート・ソース間に挿入され、その耐圧は数十Ｖである。この保護用ダイオードを高耐圧のＩＧＢＴのコレクタ・ゲート間に挿入する場合には、数１００Ｖ程以上の高い耐圧を必要とする。その結果、保護用ダイオードを構成する各層の段数が多くなり、保護用ダイオードの面積は増大する。

また、特許文献３に示すｎ^＋／ｎ⁻／ｐ／ｎ⁻／ｎ^＋／ｎ⁻／ｐ／ｎ⁻／ｎ^＋構造の場合は、ｐの両側にｎ⁻が配置されているので保護用ダイオードは双方向耐圧を有し、面積が大きくなる。

さらに、この構造の場合、ｎ⁻に広がる空乏層はｎ^＋領域でストップするため、ｎ⁻領域は狭くできる。しかし、ｐ領域に広がる空乏層はストップ層がないためにｐ領域は広くなり、保護用ダイオードの面積は大きくなる。特に、コレクタ・ゲート間にこの保護用ダイオードを接続する場合には高耐圧の保護用ダイオードが必要になり、幅の広いｐ層が多数必要になり、保護用ダイオードの面積が大きくなる。

この発明の目的は、前記の課題を解決して、スイッチング素子が形成された半導体基板上に絶縁膜を介して形成され、占有面積と動作抵抗が小さい保護用ツェナーダイオードを有する半導体装置を提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、ＭＯＳ型スイッチング素子と同一半導体基板上に絶縁膜を介して配置される保護用ダイオードを有する半導体装置であって、前記保護用ダイオードが、第１導電型の第１半導体領域と、該第１半導体領域の第一の端に接するように配置され該第１半導体領域より不純物濃度が高い第２導電型の第２半導体領域と、前記第1半導体領域の第二の端に接するように配置され前記第1半導体領域より高濃度の第１導電型の第３半導体領域とで構成される構造を有する単位デバイスを複数繰り返して配置され、前記第１半導体領域と前記第２半導体領域とで構成される第１ダイオードと、前記第２半導体領域と前記第３半導体領域とで構成される第２ダイオードが逆直列に接続され、前記第１ダイオードのｐｎ接合の耐圧に比べ前記第２ダイオードのｐｎ接合の耐圧が低く、前記第３半導体領域が、前記ＭＯＳ型スイッチング素子の高電位側に接続され、前記第２半導体領域が前記ＭＯＳ型スイッチング素子のゲートに接続される構成とする。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記単位デバイスが、ポリシリコンで形成されたツェナーダイオードであるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記第３半導体領域の幅が、前記第１半導体領域の幅より広く、且つ、前記第３半導体領域の幅が、対向する前記第２半導体領域同士が空乏層で繋がらない幅にするとよい。

また、特許請求の範囲の請求項４に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記第１導電型がｎ型であり、第２導電型がｐ型であるとよい。

また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、前記ＭＯＳ型スイッチング素子が、絶縁ゲート型バイポーラトランジスタもしくはパワーＭＯＳ型電界効果トランジスタであり、前記高電位側が前記絶縁ゲート型バイポーラトランジスタのコレクタもしくは前記パワーＭＯＳ型電界効果トランジスタのドレインであるよい。

この発明によれば、ｐ^＋／ｎ⁻／ｎ^＋構造の単位デバイスを複数繰り返すことで、占有面積と動作抵抗を小さくした保護用ツェナーダイオードを有する半導体装置を提供することができる。

この発明の一実施例に係る半導体装置１００の要部構成図であり、（ａ）は断面図、（ｂ）はＩＧＢＴ５４と保護用ツェナーダイオード３の回路接続図である。 内燃機関用点火装置５００の要部構成図である。 保護用ツェナーダイオード５３の要部構成図であり、（ａ）は要部平面図、（ｂ）は要部断面図である。 図３の単位デバイス５３ａを２つ直列接続した従来の保護用ツェナーダイオード５３の要部断面図である。 Ｃ端子にサージ電圧が印加されたときの説明図であり、（ａ）は回路図、（ｂ）はゲート電圧（規格化）波形図である。 保護用ツェナーダイオードに印加される両端の電圧Ｖと保護用ツェナーダイオードに流れる電流Ｉである。 保護用ツェナーダイオードの対向するｐ^＋領域３４同士がそのアバランシェ電圧で広がる空乏層によって繋がらない様子を示した図である。

実施の形態を以下の実施例で説明する。

図１は、この発明の一実施例に係る半導体装置１００の要部構成図であり、同図（ａ）は断面図、同図（ｂ）はＩＧＢＴ５４と保護用ツェナーダイオード３の回路接続図である。尚、同図（ｂ）において、保護用ツェナーダイオード３はダイオード３ａ，３ｂが一つ置きに逆直列に接続し、一つ置きの黒塗りのダイオード３ｂの耐圧が極めて低いｎ^＋／ｐ^＋接合のダイオードである。そのため、保護用ツェナーダイオード３の耐圧は双方向ではなく一方向となる。この半導体装置１００は、点火用ＩＣ２であり図２の点火用ＩＣ５２に相当する。また、点火用ＩＣ２は、ＩＧＢＴ５４と保護用ツェナーダイオード３および抵抗５５，６１などを備える。また、本発明の半導体装置１００を構成する保護用ツェナーダイオード３の回路上の配置は、図２の保護用ツェナーダイオード５３に相当する。

また、図１（ｂ）のＩＧＢＴ５４のコレクタ（図１（ａ）のｐ半導体基材２１）にＣ端子が接続し、ゲート（図１（ａ）のゲート電極２８）にＧ端子が接続し、エミッタ（図１（ａ）のｎエミッタ領域２６または図示しないエミッタ電極）にＥ端子が接続する。

図１において、ＭＯＳ型スイッチング素子であるＩＧＢＴ５４は、コレクタとなるｐ半導体基材２１上にｎ⁻層２２と、このｎ⁻層２２上にｎ^＋層２３をエピタキシャル成長で形成した半導体基板２４（エピタキシャル基板）に、ＩＧＢＴ５４のｐウェル領域２５、ｎエミッタ領域２６を配置し、さらにゲート酸化膜２７を介してゲート電極２８、図示しないエミッタ電極およびコレクタ電極を配置して形成する。ゲート電極２８と図示しないコレクタ電極は点火用ＩＣ２のＧ端子とＣ端子に接続し、図示しないエミッタ電極はＥ端子に接続する。

一方、保護用ツェナーダイオード３は、半導体基板２４上に絶縁膜３１を介して配置したポリシリコン３２にｐ型不純物とｎ型不純物を拡散して形成される。保護用ツェナーダイオード３の単位デバイス３３の構造はｐ^＋領域３４、ｎ⁻領域３５、ｎ^＋領域３６（ｐ^＋／ｎ⁻／ｎ^＋構造）を直列に多数（数十個）接続してｐ^＋／ｎ⁻／ｎ^＋／ｐ^＋／ｎ⁻／ｎ^＋／ｐ^＋／・・・／ｎ^＋構造で形成される。前記の保護用ツェナーダイオード３の一方の端部のｐ^＋領域３４はゲート電極２８に接続し、他方の端部のｎ^＋領域３６はＣ端子に接続する。

前記したように、保護用ツェナーダイオード３は絶縁膜３１を介して形成されるので、同一の半導体基板２４に形成されるＩＧＢＴ５４の動作に対する影響は極めて小さい。
本発明の構造と従来構造の主な違いは、従来の単位デバイス５３ａであるｐ^＋／ｎ⁻／ｎ^＋／ｎ⁻構造を本発明の単位デバイス３３であるｐ^＋／ｎ⁻／ｎ^＋構造に替えて、従来の単位デバイス５３ａの右の端部のｎ⁻領域７５を減らして、従来の単位デバイス５３ａのｎ^＋領域７４（本発明ではｎ^＋領域３４）に接する領域である低濃度のｎ⁻領域７５を高濃度のｐ^＋領域３４にした点である。このように、ｎ^＋領域３４に接してｐ^＋領域３４を配置することで、ｎ^＋／ｐ^＋接合が高濃度同士のステップ接合となり、ｎ^＋／ｐ^＋接合のアバランシェ電圧を十分低くすることができる。また、この接合に順方向の電流が流れた場には抵抗を十分小さくすることができる。

本発明の構造で、ｐ^＋，ｎ⁻，ｎ^＋の各領域３４，３５，３６を０．５μｍ〜２μｍ程度の厚さのポリシリコンに形成する際のイオン注入条件について説明する。ｎ⁻領域３５はＡｓ（砒素）をドーズ量６．０×１０^１３／ｃｍ^２程度、加速電圧１２０ｋｅＶ程度でイオン注入し拡散して形成する。勿論、Ａｓの代わりにＰ（リン）でもよい。ｐ^＋領域３４はＢ（ボロン）をドーズ量２．０×１０^１５／ｃｍ^２程度、加速電圧４５ｋｅＶ程度でイオン注入し拡散して形成する。ｎ^＋領域３６はＡｓをドーズ量５．０×１０^１５／ｃｍ^２程度、加速電圧１２０ｋｅＶ程度でイオン注入し拡散して形成する。

前記のｎ⁻領域３５の幅を例えば２μｍ程度とし、前記のｎ^＋領域３６の幅をｎ⁻領域３５の幅より例えば０．５μｍ程度以上広げることで、ｐ^＋／ｎ⁻接合に印加される電圧がアバランシェ電圧に到達しても、図７に示す対向するｐ^＋領域３４同士がそのアバランシェ電圧で広がる空乏層によって繋がらないようにできる。

半導体装置１００の実動作において、Ｃ端子のみからサージ電圧が印加される場合を想定すると、保護用ツェナーダイオード３の耐圧は双方向耐圧にする必要は無く、Ｃ端子からのサージ電圧に対する一方向耐圧を有していればよい。つまり、Ｇ端子からのサージ電圧に対して逆バイアスとなるｎ⁻／ｐ^＋接合は不要となる。そのため、ｐ^＋／ｎ⁻／ｎ^＋／ｎ⁻構造の従来単位デバイスから右側の端部にあるｎ⁻領域７２を削減し、且つ、ｎ⁻領域７２をｐ^＋領域３４とすることで、ｎ^＋／ｐ^＋接合の耐圧をｐ^＋／ｎ⁻接合の耐圧よりも１／１０以下とする。このように、一方向からのサージ電圧に対応できるｐ^＋／ｎ⁻／ｎ^＋構造の単位デバイス３３にしてもよい。

ここで「一方向の耐圧」について説明する。ｎ^＋／ｐ^＋接合ではｎ^＋領域３６、ｐ^＋領域３４のそれぞれの不純物濃度が極めて高いため、この接合での耐圧は極めて低くなる。一方、ｎ⁻／ｐ^＋接合ではｎ⁻領域３５の不純物濃度が低いため不純物濃度に見合った耐圧を保持することができる。そのため、ｐ^＋／ｎ⁻／ｎ^＋構造の単位デバイス３３は双方向の耐圧ではなく一方向の耐圧を有することになる。すなわち、図１（ｂ）において、点線の枠で囲まれた本発明の保護用ツェナーダイオード３は、一方向の耐圧（阻止能力）を有するダイオード３ａを直列につなげたものと、実質的に等価な作用をするものと考えてよい。

本発明の保護用ツェナーダイオード３は、従来のｐ^＋／ｎ⁻／ｎ^＋／ｎ⁻構造の保護用ツェナーダイオード５３（特許文献３ではｐ／ｎ⁻／ｎ^＋／ｎ⁻構造）に比べて単位デバイス毎にｎ⁻領域７２を一つ削除できるので占有面積を小さくできる。

また、Ｃ端子に印加されるサージ電圧によって流れるサージ電流に対して順バイアスとなる接合はｐ^＋／ｎ^＋接合であるので、従来構造のｐ^＋／ｎ⁻接合に比べて、ｎ^＋領域３６の不純物濃度が高い分、単位デバイス毎の抵抗を小さくできる。その結果、単位デバイス３３を多数直列接続して形成される保護用ツェナーダイオード３の動作抵抗Ｒ_ｄを小さくすることができる。この抵抗はオン電圧をサージ電流で割ったものであり、保護用ツェナーダイオード３の動作抵抗Ｒ_ｄの構成要素である。。

本発明の保護用ツェナーダイオード３はＲ_ｄが小さいため、時定数τ（＝Ｃ_ｇ×Ｒ_ｄ）が小さくなり、立ち上がりの急峻なサージ電圧に対してもＩＧＢＴをサージ電圧から保護することができる。

尚、前記の説明においては、ＭＯＳ型スイッチング素子はＩＧＢＴ５４を例に挙げたが、パワーＭＯＳＦＥＴの場合もある。

３ 保護用ツェナーダイオード
３ａ ダイオード
３ｂ ダイオード（耐圧低い）
２１ ｐ半導体基材
２２ ｎ⁻層
２３ ｎ^＋層
２４ 半導体基板
２５ ｐウェル領域
２６ ｎエミッタ領域
２７ ゲート酸化膜
２８ ゲート電極
３１ 絶縁膜
３２ ポリシリコン
３３ 単位デバイス
３４ ｐ^＋領域
３５ ｎ⁻領域
３６ ｎ^＋領域
５４ ＩＧＢＴ
１００ 半導体装置

Claims (5)

1. ＭＯＳ型スイッチング素子と同一半導体基板上に絶縁膜を介して配置される保護用ダイオードを有する半導体装置であって、
   前記保護用ダイオードが、第１導電型の第１半導体領域と、該第１半導体領域の第一の端に接するように配置され該第１半導体領域より不純物濃度が高い第２導電型の第２半導体領域と、前記第1半導体領域の第二の端に接するように配置され前記第1半導体領域より高濃度の第１導電型の第３半導体領域とで構成される構造を有する単位デバイスを複数繰り返して配置され、前記第１半導体領域と前記第２半導体領域とで構成される第１ダイオードと、前記第２半導体領域と前記第３半導体領域とで構成される第２ダイオードが逆直列に接続され、前記第１ダイオードのｐｎ接合の耐圧に比べ前記第２ダイオードのｐｎ接合の耐圧が低く、
   前記第３半導体領域が、前記ＭＯＳ型スイッチング素子の高電位側に接続され、前記第２半導体領域が前記ＭＯＳ型スイッチング素子のゲートに接続されることを特徴とする半導体装置。
2. 前記単位デバイスが、ポリシリコンで形成されたツェナーダイオードであることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体領域の幅が、前記第１半導体領域の幅より広く、且つ、前記第３半導体領域の幅が、対向する前記第２半導体領域同士が空乏層で繋がらない幅にすることを特徴とする請求項１に記載の半導体装置。
4. 前記第１導電型がｎ型であり、第２導電型がｐ型であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ＭＯＳ型スイッチング素子が、絶縁ゲート型バイポーラトランジスタもしくはパワーＭＯＳ型電界効果トランジスタであり、前記高電位側が前記絶縁ゲート型バイポーラトランジスタのコレクタもしくは前記パワーＭＯＳ型電界効果トランジスタのドレインであることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。