JP2007036243A - シリサイド化されたゲートの形成方法 - Google Patents

シリサイド化されたゲートの形成方法 Download PDF

Info

Publication number
JP2007036243A
JP2007036243A JP2006200738A JP2006200738A JP2007036243A JP 2007036243 A JP2007036243 A JP 2007036243A JP 2006200738 A JP2006200738 A JP 2006200738A JP 2006200738 A JP2006200738 A JP 2006200738A JP 2007036243 A JP2007036243 A JP 2007036243A
Authority
JP
Japan
Prior art keywords
film
gate
forming
structure according
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006200738A
Other languages
English (en)
Inventor
Hyoun-Soo Kim
賢洙 金
Sang Woo Lee
相遇 李
Shoko In
鍾皓 尹
Sekiyu Tei
碩祐 鄭
Onshi Tei
恩志 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/354,748 external-priority patent/US7560331B2/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2007036243A publication Critical patent/JP2007036243A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】シリサイド化されたゲートの形成方法を提供する。
【解決手段】ゲートは、ゲートの上部を通じたシリサイド化を制限しつつ、その側面を通じてシリサイド化される。ブロッキング膜は、ゲート膜上に形成され、ゲート膜の側壁は露出される。ゲートの側壁上に金属膜が形成され、熱処理されてゲート膜をシリサイド化する。ブロッキング膜上に形成されたシリサイド膜をエッチングマスクとして使用するエッチング工程を通じてゲートの側壁は露出される。
【選択図】図15

Description

本発明は、半導体素子の製造方法に係り、より具体的には、シリサイド化されたゲート構造物を形成する方法に関する。
図1は、従来の金属−酸化物−半導体(MOS)トランジスタの断面図である。トランジスタは、単一結晶の半導電性物質、最も一般的には、シリコンから形成される基板100上に製造される。ゲート構造物102は、絶縁膜104、ゲート電極106、マスク膜(または、キャッピング膜)108及び側壁スペーサ110を備える。絶縁膜104は、一般的に基板100上に薄いシリコン酸化膜を成長させることによって形成される。その後、ゲート電極106は、酸化膜上に導電性物質膜を蒸着することで形成される。導電性物質は、金属またはドープされたポリシリコンでありうる。マスク膜108及び側壁スペーサ110は、シリコン酸化物及びシリコン窒化物のような絶縁性物質で形成される。
その後、ソース及びドレイン領域(アクティブ領域とも称される)112は、ゲート構造物の反対側面の基板内に形成される。ソース及びドレイン領域112は、基板100内に侵入する高エネルギー不純物イオンと基板とを衝突させるイオン注入により形成できる。このような工程中、ゲート構造物102はマスクとして役割を行い、イオンがゲート構造物下の基板内に注入されることを防止する。その後、トランジスタは、ゲート電極及びアクティブ領域とコンタクトを形成するように配列され、一般的にアルミニウムから形成された金属導電体を通じて他の回路素子に連結される。
ソース及びドレイン間のゲート構造物直下の基板100領域はチャンネル領域として知られており、正常状態では導電性が乏しい。ゲートに電圧が印加されれば、チャンネル領域の電気導電性が向上し、ソース及びドレイン間に電流が流れてスイッチングまたは増幅のような有効な機能が行われうる。
典型的な集積回路(IC)チップは、ウェーハとして知られた大型単一結晶の一部である基板上に製造された数多くのMOSトランジスタを含むことができる。数十のチップが単一ウェーハ上に製造されうるが、製造工程が完了した後、個別のICチップにカッティングされる。ICチップの密度及び複雑性が増加し続けることによって、単一チップ上にさらに多くのトランジスタを積載するためにソース、ドレイン及びゲートのようなトランジスタの形態の大きさが減少せねばならない。特徴寸法を減少させる一つの技術的な試みは、それぞれのトランジスタのゲート、ソース及びドレインの十分な電気的連結を維持させることである。特徴寸法が減少するにつれて、金属導電体とシリコン形態との間のコンタクト領域が減少し、したがって、コンタクト抵抗が増加する。
さらに小さい表面領域を通じてさらに信頼性のあるコンタクトを提供するために、いずれかの金属を使用してコンタクトを形成できるが、これは、それらがシリコンと反応して導電性が高くて信頼できるコンタクトを提供するシリサイドを形成するためである。コンタクトが形成されるシリコン領域上に金属薄膜を形成することによってシリサイドコンタクトを典型的に形成し、その後、熱的に処理してシリコンと金属とが反応してシリサイドを形成する。例えば、ソースまたはドレインを含む、ある例で、残留するシリコンの半導電性特性を保存するために、単にシリコン形態の一部のみシリサイドに変換されねばならない。例えば、ゲート電極を含む他の例で、シリコンを完全にシリサイド化して最大の導電性を提供することは利点がありうる。
MOSトランジスタのゲートをシリサイド化する一つの従来技術は、ゲート上面を通じてゲート全体をシリサイド化しようとする。図1に示すように、このような技術でポリシリコンゲートを含むMOSトランジスタは、まず従来の方式で製造される。その後、図2を参照すれば、自己整列的シリサイド(サリサイド;salicide(self−aligned silicide))工程を通じてアクティブ領域の一部をシリサイド化して、ソース及びドレイン112に対するシリサイドコンタクト114を形成する。LDD(Lightly Doped Drain)領域116は、チャンネル領域の各側面上に形成されてゲートのエッジ付近で電界強度とそれによる逆効果を減少させる。
その後、シリコン酸化物またはシリコン窒化物の絶縁膜118を全体基板100上に形成する。その後、図2に示すように、化学機械的研磨(CMP)のような平坦化工程を通じて、マスク膜108及び側壁スペーサ110の一部と共に絶縁膜118の一部を除去してゲート膜106を露出させる。図3に示すように、チタン(Ti)、コバルト(Co)、またはニッケル(Ni)のような薄い金属膜120を全体ウェーハ上に形成した後、熱処理して金属をポリシリコンと反応させてシリサイド膜122を形成する。保護膜の表面上の反応しない金属はエッチング工程を通じて除去される。
たとえゲート膜の多くの部分がこの工程を通じてシリサイド化されるとしても、金属膜とポリシリコンゲート間の小さな接触領域によりゲート膜を完全にシリサイド化することは、困難または不可能である。さらに完全なシリサイド化を提供するためのさらに他の従来技術は、ゲート膜の上面と側面とを金属膜に露出させる。また、この技術も、従来の方式でポリシリコンゲートを持つMOSトランジスタを形成することによって始まる。その後、図4に示すように、ゲート膜106及びアクティブ領域は、サリサイド工程を通じて部分的にシリサイド化されてシリサイド膜124を形成する。
次いで、絶縁膜126を全体基板100上に形成する。図5に示すように、絶縁膜126と側壁スペーサ110とをエッチングしてゲート膜の上面だけでなく側壁の一部も露出させる。図6に示すように、さらに他の金属層128をゲート膜106の上部及び側壁上に形成し、その構造物を再び熱処理してゲート膜を完全にシリサイド化する。
たとえ図4ないし図6に図示された工程がゲート全体を完全にシリサイド化できるとしても、容認できない特性を持つゲートが作られる傾向がある。例えば、ゲート膜のコーナーがラウンド処理され、側壁が外側に膨らむ場合がある。これは、工程進行をさらに難しくし、不規則な素子形状を招き、隣接したゲート構造物間に寄生キャパシタンスを増加させることができる。また、この工程もシリサイド化工程により特にゲート酸化膜と合うゲート膜106の底にポリシリコンが消費されることによって、ゲート膜106内のボイドを形成できる。
米国特許第6,864,178号明細書
本発明が解決しようとする技術的課題は、完全にシリサイド化されたゲートを形成することによって、半導体素子の信頼性を向上させることができるゲート構造物の形成方法を提供しようとすることである。
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていない他の技術的課題は下の記載から当業者に明確に理解されうる。
前記技術的課題を達成するための本発明の一実施形態によるゲート構造物の形成方法は、半導体基板上にゲート膜を形成し、前記ゲート膜の上部を覆うブロッキング膜を形成し、前記ゲート膜の側壁を露出させ、前記ゲート膜の側壁を通じて前記ゲート膜をシリサイド化することを含む。
前記技術的課題を達成するための本発明の他の実施形態によるゲート構造物の形成方法は、トランジスタのチャンネル領域上にゲート膜を形成し、前記ゲート膜の側壁を通じて前記ゲート膜をシリサイド化し、前記ゲート膜の上部を通じたシリサイド化を制限することを含む。
前記技術的課題を達成するための本発明の一実施形態によるゲート構造物の形成方法は、半導体基板上にゲート膜を形成する工程と、前記ゲート膜をシリサイド化する工程と、前記ゲート膜の上部でシリサイド化を防止する工程と、を含む。
本発明によれば、ゲートの上部からのシリサイド化は抑制しつつ、完全にシリサイド化されたゲートを形成することによって、半導体素子の信頼性を向上させることができるゲート構造物を提供できる。
本発明の利点及び特徴、そしてこれを達成する方法は、添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に具現でき、本明細書で説明する実施例は、本発明の開示を完全にし、本発明が属する技術分野で当業者に発明の範ちゅうを完全に報せるために提供されるものであり、本発明は請求項及び発明の詳細な説明により定義されるだけである。一方、明細書全体に亘って同一な参照符号は同一な構成要素を示す。
本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態が図7ないし図16に図示される。
図7を参照すれば、トランジスタのゲート構造物20を半導体基板10上に形成する。ゲート構造物は、ゲート絶縁膜11、ポリシリコンゲート膜13、第1ブロッキング膜15、さらに他のポリシリコン膜17、マスク膜18及び側壁スペーサ19aを備える。第1ブロッキング膜15は、ゲート膜13の上部を通じたシリサイド化を遅延させるか、または防止できるものならばいかなるものでもよい。本実施形態で、第1ブロッキング膜15は、例えば、約300ないし1000Åの厚さに形成されたシリコン窒化膜(Si)でありうる。また、マスク膜18もシリコン窒化物で形成できる。
ゲート構造物20が形成されれば、ゲート絶縁膜11下のチャンネル領域をマスキングするゲート構造物20を利用して、イオン注入を通じて基板10内にソース及びドレイン領域21(アクティブ領域と称される)を形成する。また、LDD領域23は、チャンネル領域の各側面に形成される。その後、図8に示すように、サリサイド工程でソース及びドレイン領域21の表面に金属シリサイド膜25を形成する。
図9を参照すれば、基板10の全体トランジスタ領域上に層間絶縁膜30aを形成するが、例えば、側壁スペーサ19aと同じ物質であるシリコン酸化物(SiO)を使用できる。その後、図10に示すように、CMPのような工程を通じてマスク膜18、側壁スペーサ19aの上部と共に層間絶縁膜30aの上部を除去してポリシリコン膜17を露出させる。
図11を参照すれば、露出されたポリシリコン膜17、層間絶縁膜30aの残留した部分30b及び側壁スペーサの残留した部分19b上に金属膜40を形成する。適切な金属の例としては、コバルト(Co)、チタン(Ti)、ニッケル(Ni)、タングステン(W)、タンタル(Ta)、プラチナ(Pt)、ハフニウム(Hf)、モリブデニウム(Mo)などを含む。
その後、金属膜40とポリシリコン膜17とが反応を起こすように構造物全体を熱処理し、これにより金属シリサイドを形成する。望ましくは、図12に示すように、ポリシリコン膜17は、金属シリサイド膜50に完全に変換される。反応しない金属は、ウェットエッチングのような適切な工程で除去される。
その後、図13に示すように、残留した側壁スペーサ19bと共に残留した層間絶縁膜30bとを除去してゲート膜13の側壁を露出させる。本実施形態で、ゲート膜13は、その高さの1/2以上に露出される。層間絶縁膜30と側壁スペーサ19部分は、例えば、シリサイド膜50をマスク膜としてウェット及び/またはドライエッチングを通じて除去できる。残留した層間絶縁膜30及び側壁スペーサ19は、第2ブロッキング膜60を形成するが、本実施形態で、約50〜300Åの厚さであることが望ましい。
図14を参照すれば、シリサイドマスク膜50は、エッチングのような適切な工程で除去される。
図15を参照すれば、ゲート膜13の露出された側壁部分だけでなく、第1ブロッキング膜15と第2ブロッキング膜60のような他の露出された表面にも金属膜70を形成する。金属膜は、例えばNi、Co、Mo、Ti、Hf、Ta、W、Ptのような高融点金属またはこれらの組合物で形成できるが、最も望ましくは、NiまたはNiを含む組合物である。金属膜は気化、スパッタリング蒸着、化学的気相蒸着(CVD)、原子層蒸着(ALD)のような適当な蒸着技術で形成できる。
その後、さらに他の熱処理工程を行って金属膜70とポリシリコンゲート膜13とを反応させ、これにより側壁を通じて金属膜13をシリサイド化する。第1ブロッキング膜15は、ゲート膜13の上部からのシリサイド形成を防止し、第2ブロッキング膜60は、ソース及びドレイン領域上へのシリサイド形成を防止する。図16に示すように、反応しない金属は、ウェットエッチングのような適当な工程を通じて再び除去され、これにより、シリサイド化されたゲート膜80が残る。
シリサイド工程についての方向性制御の側面を知らせることによって、本明細書に開示された発明の思想は、ゲート膜を通じて進むにつれて、シリコン−シリサイド界面の挙動の改善された制御を提供できる。したがって、前述した実施形態では、ラウンド処理されたコーナーと表面、ボイドのような従来技術の不利な結果の一部または全部を回避しつつも完全にシリサイド化されたゲート膜を形成できる。
前述した実施形態は、本明細書に開示された発明の思想によって配列及び細部で変形できる。例えば、ゲート物質はポリシリコンに限定されず、多様なスペーサ、絶縁膜、誘電膜などは特定物質に限定されない。同様に、ゲートの上部を通じてシリサイド化を抑制するか、ブロッキングするための他の技術も本明細書に開示された発明の思想によって可能である。したがって、その変更及び変形は特許請求の範囲内に属すると考えられる。
以上、添付図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解せねばならない。
本発明のゲート構造物の形成方法が適用される素子は、高集積回路半導体素子、プロセッサー、MEM’s(Micro Electro Mechanical)素子、光電子素子、ディスプレイ素子などの微細電子素子である。ただし、前述したゲート構造物の形成方法が適用される素子は例示的なものにすぎない。
従来のMOSトランジスタを示す図面である。 ゲートの上面を通じたMOSトランジスタゲートをシリサイド化するための従来技術を示す図面である。 ゲートの上面を通じたMOSトランジスタゲートをシリサイド化するための従来技術を示す図面である。 ゲートの上面及び側壁を通じてMOSトランジスタのゲートをシリサイド化するための従来技術を示す図面である。 ゲートの上面及び側壁を通じてMOSトランジスタのゲートをシリサイド化するための従来技術を示す図面である。 ゲートの上面及び側壁を通じてMOSトランジスタのゲートをシリサイド化するための従来技術を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。 本明細書に開示された発明思想によってシリサイド化されたゲートを形成する方法の一実施形態を示す図面である。
符号の説明
10 半導体基板
11 ゲート絶縁膜
13 ポリシリコンゲート膜
15 第1ブロッキング膜
17 ポリシリコン膜
18 マスク膜
19a、19 側壁スペーサ
21 ソース及びドレイン領域
23 LDD領域
25 金属シリサイド膜
30a、30b、30 層間絶縁膜
40、70 金属膜
50 シリサイドマスク膜
60 第2ブロッキング膜
80 シリサイド化されたゲート膜

Claims (25)

  1. 半導体基板上にゲート膜を形成し、
    前記ゲート膜の上部を覆うブロッキング膜を形成し、
    前記ゲート膜の側壁を露出させ、
    前記ゲート膜の側壁を通じて前記ゲート膜をシリサイド化することを含むゲート構造物の形成方法。
  2. 前記ブロッキング膜は、シリコン窒化物を含む請求項1に記載のゲート構造物の形成方法。
  3. 前記ブロッキング膜は、300ないし1000Åの厚さに形成される請求項2に記載のゲート構造物の形成方法。
  4. 前記ゲート膜の側壁を露出させる段階は、前記ゲート膜の高さの少なくとも1/2を露出させることを含む請求項1に記載のゲート構造物の形成方法。
  5. 前記側壁を露出させる段階は、前記ブロッキング膜上にシリサイド膜を形成し、前記シリサイド膜をエッチングマスクとして使用することを含む請求項1に記載のゲート構造物の形成方法。
  6. 前記ブロッキング膜上にシリサイド膜を形成する段階は、前記ブロッキング膜上にポリシリコン膜を形成し、前記ポリシリコン膜をシリサイド化することを含む請求項5に記載のゲート構造物の形成方法。
  7. 前記ブロッキング膜は、シリコン窒化物を含む請求項6に記載のゲート構造物の形成方法。
  8. 前記ゲート構造物の各側面の前記半導体基板内にアクティブ領域を形成し、前記アクティブ領域上に第2ブロッキング膜を形成することをさらに含む請求項1に記載のゲート構造物の形成方法。
  9. 前記第2ブロッキング膜を形成する段階は、前記ゲート膜の側壁にスペーサを形成し、前記アクティブ領域上に層間絶縁膜を形成し、前記スペーサ及び前記層間絶縁膜の一部をエッチングすることを含む請求項8に記載のゲート構造物の形成方法。
  10. 前記ゲート膜の側壁を通じて前記ゲート膜をシリサイド化する段階は、前記ブロッキング膜及び前記ゲート膜の露出された側壁上に金属膜を形成し、前記ゲート膜及び前記金属膜を熱処理することを含む請求項1に記載のゲート構造物の形成方法。
  11. 前記金属膜は、ニッケルを含む請求項10に記載のゲート構造物の形成方法。
  12. トランジスタのチャンネル領域上にゲート膜を形成し、
    前記ゲート膜の側壁を通じて前記ゲート膜をシリサイド化し、
    前記ゲート膜の上部を通じたシリサイド化を制限することを含むゲート構造物の形成方法。
  13. 前記ゲート膜は、金属単一膜により完全にシリサイド化される請求項12に記載のゲート構造物の形成方法。
  14. 前記ゲート膜の上部を通じたシリサイド化を制限する段階は、前記ゲート膜上にブロッキング膜を形成することを含む請求項12に記載のゲート構造物の形成方法。
  15. 前記ブロッキング膜は、シリコン窒化物を含む請求項14に記載のゲート構造物の形成方法。
  16. 前記ブロッキング膜は、300ないし1000Åの厚さに形成される請求項15に記載のゲート構造物の形成方法。
  17. 前記ブロッキング膜上にシリサイド膜を形成することをさらに含む請求項14に記載のゲート構造物の形成方法。
  18. エッチングマスクとして前記シリサイド膜を利用して、前記ゲート膜の側壁を露出させることをさらに含む請求項17に記載のゲート構造物の形成方法。
  19. 前記ブロッキング膜上にシリサイド膜を形成する段階は、前記ブロッキング膜上にポリシリコン膜を形成し、前記ポリシリコン膜をシリサイド化することを含む請求項17に記載のゲート構造物の形成方法。
  20. 半導体基板上にゲート膜を形成する工程と、
    前記ゲート膜をシリサイド化する工程と、
    前記ゲート膜の上部におけるシリサイド化を防止する工程と、を含むゲート構造物の形成方法。
  21. 前記ゲート膜をシリサイド化する工程は、前記ゲート膜の側壁を通じて前記ゲート膜をシリサイド化する工程を含む請求項20に記載のゲート構造物の形成方法。
  22. 前記ゲート膜の上部におけるシリサイド化を防止する工程は、金属膜が前記ゲート膜の上部と接触することをブロッキングする工程を含む請求項20に記載のゲート構造物の形成方法。
  23. 前記金属膜が前記ゲート膜の上部と接触することをブロッキングする工程は、前記ゲート膜上にブロッキング膜を形成することを含む請求項20に記載のゲート構造物の形成方法。
  24. 前記ブロッキング膜上にシリサイド膜を形成することをさらに含む請求項23に記載のゲート構造物の形成方法。
  25. 前記スペーサの側壁を露出させる工程をさらに含む請求項24に記載のゲート構造物の形成方法。
JP2006200738A 2005-07-28 2006-07-24 シリサイド化されたゲートの形成方法 Pending JP2007036243A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050068994 2005-07-28
US11/354,748 US7560331B2 (en) 2005-07-28 2006-02-14 Method for forming a silicided gate

Publications (1)

Publication Number Publication Date
JP2007036243A true JP2007036243A (ja) 2007-02-08

Family

ID=37795032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006200738A Pending JP2007036243A (ja) 2005-07-28 2006-07-24 シリサイド化されたゲートの形成方法

Country Status (1)

Country Link
JP (1) JP2007036243A (ja)

Similar Documents

Publication Publication Date Title
US7211515B2 (en) Methods of forming silicide layers on source/drain regions of MOS transistors
US7122410B2 (en) Polysilicon line having a metal silicide region enabling linewidth scaling including forming a second metal silicide region on the substrate
JP3609242B2 (ja) トランジスタ電極上にシリサイド層が形成されているic構造、mosトランジスタおよびその製造方法
KR100755675B1 (ko) 실리사이드화된 게이트의 형성 방법
JP5372617B2 (ja) 半導体装置の製造方法
JP2007165558A (ja) 半導体装置およびその製造方法
US7468303B2 (en) Semiconductor device and manufacturing method thereof
JPH11284179A (ja) 半導体装置およびその製造方法
US6667204B2 (en) Semiconductor device and method of forming the same
US20070069312A1 (en) Semiconductor device and method for fabricating the same
JP5358286B2 (ja) 半導体装置
US7169678B2 (en) Method of forming a semiconductor device using a silicide etching mask
JP2005150375A (ja) 半導体装置およびその製造方法
JP2007036243A (ja) シリサイド化されたゲートの形成方法
JP3574644B2 (ja) 半導体装置の製造方法
US6221725B1 (en) Method of fabricating silicide layer on gate electrode
US7700451B2 (en) Method of manufacturing a transistor
JPH11297987A (ja) 半導体装置およびその製造方法
JPH11177084A (ja) 半導体装置およびその製造方法
US6683352B2 (en) Semiconductor device structure
JP2003188386A (ja) 半導体装置およびその製造方法
US6770552B2 (en) Method of forming a semiconductor device having T-shaped gate structure
JP2005079290A (ja) 半導体装置およびその製造方法
KR100628214B1 (ko) 반도체 소자의 제조방법
JP2010272597A (ja) 半導体装置およびその製造方法