CN103681804B - 半导体器件、其制造方法及具有该器件的组件与系统 - Google Patents

半导体器件、其制造方法及具有该器件的组件与系统 Download PDF

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Abstract

本发明公开一种半导体器件、其制造方法及具有该器件的组件与系统，半导体器件包括：接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部；第一栅电极，其埋入于沟槽中且具有台阶式上表面；以及第二栅电极，其形成于第一栅电极上而与接面区域重叠。

Description

半导体器件、其制造方法及具有该器件的组件与系统
技术领域
本发明涉及一种埋入式栅极类型半导体器件、其制造方法、以及具有该器件的组件与系统，且更具体地说，涉及与改善栅极诱发性漏极泄漏（GIDL）并减小栅极电阻从而改善器件特性及可靠性有关的技术。
背景技术
在许多器件中存储器可采用的尺寸减小或保持相同的同时，对诸如动态随机存取存储器（DRAM）等较高容量存储器的需求持续增加。因此，近期的努力已聚焦于通过改变单元（cell，又称为晶胞）布局来减小单元面积，从而将更多存储器单元集成于一个晶片上。
由于这些努力，已开发出埋入式栅极结构。在埋入式栅极结构中，由于导电材料（栅电极）与有源区的N型接面之间的GIDL或导电材料与存储节点触点之间的GIDL而导致漏电流增大，且因此使诸如半导体器件的刷新周期（tREF）等刷新特性降低。
为了防止漏电流因GIDL而增大，可以将埋入式栅极的导电材料（栅电极）过度蚀刻以使存储节点触点与栅极导电材料（栅电极）之间的重叠面积最小。
然而，虽然对埋入式栅极的导电材料（栅电极）进行过度蚀刻可以减小漏电流，但这也会因埋入式栅极的电阻增加而造成半导体器件的速度及电流驱动能力降低且写入恢复时间（TWR）劣化。
发明内容
本发明可以改善GIDL且通过减小埋入式栅极中的电阻来防止器件特性及可靠性降低。根据实施例的一个方面，提供一种半导体器件。所述半导体器件可以包括：半导体基板，其具有沟槽，所述沟槽具有第一侧壁及第二侧壁；接面区域，其设置于所述沟槽的第一侧壁的上部及第二侧壁的上部；第一栅电极，其具有埋入于所述沟槽中的台阶式上表面；以及第二栅电极，其设置于所述第一栅电极上而与所述接面区域重叠。
所述半导体器件还可以包括阻挡层，所述阻挡层置于所述第一栅电极与所述第二栅电极之间。所述阻挡层包含金属及氮。
所述第一栅电极具有对称台阶式结构，所述第一栅电极的侧部的上表面低于所述第一栅电极的位于所述侧部之间的中部的上表面。
所述第一栅电极的上表面包括两个台阶，使得中部突出于两个侧部上方，所述两个侧部与所述接面区域实质上不重叠，所述中部与所述接面区域重叠。
所述第一栅电极的上表面具有单台阶，使得所述第一栅电极的与存储节点触点邻近的上表面的高度比所述第一栅电极的与位线触点邻近的上表面低。
所述接面区域包括位线触点接面区域及存储节点触点接面区域，所述第一栅电极具有与所述位线触点接面区域重叠的第一上表面以及设置于所述存储节点触点接面区域下方的第二上表面。所述第一栅电极包括金属，且所述第二栅电极包括多晶硅。所述第一栅电极包括阻挡金属与钨（W）的叠层结构。
根据实施例的另一方面，提供一种制造半导体器件的方法。所述方法可以包括：蚀刻半导体基板的栅极区以形成沟槽；在所述沟槽中形成第一栅电极；将所述第一栅电极的至少一个侧部蚀刻至第一深度；在所述第一栅电极上形成第二栅电极；以及在所述第二栅电极的第一侧形成第一接面区域，且在所述第二栅电极的第二侧形成第二接面区域。
将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：对称地蚀刻所述第一栅电极，以使得所述第一栅电极的与所述第一接面区域及所述第二接面区域邻近的第一侧部及第二侧部的上表面的高度比介于所述第一侧部与所述第二侧部之间的中部的上表面低。
将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：蚀刻所述第一栅电极，以使得与所述第一接面区域及所述第二接面区域邻近的侧部的上表面位于所述第一接面区域及所述第二接面区域下方，且所述第一栅电极的位于所述第一侧部与所述第二侧部之间的中部的上表面具有足以与所述第一接面区域和所述第二接面区域重叠的高度。
将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：不对称地蚀刻所述第一栅电极，以使得所述第一栅电极的与存储节点触点邻近的部分的上表面低于所述第一栅电极的与位线触点邻近的部分的上表面。
将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：蚀刻所述第一栅电极，以使得所述第一栅电极的与存储节点触点邻近的部分的上表面设置于所述第一接面区域下方，所述第一栅电极的一部分的上表面与所述第二接面区域重叠，且所述第二接面区域为位线触点接面区域。所述方法还可以包括：在形成所述第一栅电极的步骤之前在所述沟槽中形成栅极绝缘层。
形成所述第一栅电极的步骤包括：在所述沟槽中在所述栅极绝缘层上形成阻挡金属层且在所述阻挡金属层上形成第一栅极材料，以形成所述第一栅电极。
将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：当蚀刻所述第一栅电极的至少一个侧部时，蚀刻所述阻挡金属层的至少一个侧部。所述方法还可以包括：在形成所述第二栅电极的步骤之前在所述第一栅电极上形成阻挡层。
形成所述阻挡层的步骤包括将氮离子注入至所述第一栅电极的上部中。形成所述阻挡层的步骤包括形成含氮的金属层。所述第一栅电极包括金属，且所述第二栅电极包括多晶硅。
根据实施例的另一方面，提供一种半导体器件。所述半导体器件可以包括：单元阵列，其包括多个单元，所述单元连接至字线及位线；读出放大器，其连接至所述位线且构造成读出存储于所述单元中的数据；行译码器，其连接至所述单元的埋入式栅极且构造成产生用于启动所述单元的信号；以及列译码器，其构造成产生用于操作与所述行译码器所选择的单元相连的读出放大器的驱动信号，其中每个所述单元均包括：第一接面区域及第二接面区域，其形成于半导体基板中的沟槽的第一侧壁及第二侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其设置于所述第一栅电极上且包括与所述第一接面区域重叠的下部。
根据实施例的另一方面，提供一种半导体组件，其包括安装于板上的多个半导体器件。每个半导体器件均可以包括：第一接面区域及第二接面区域，其位于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。
根据实施例的另一方面，提供一种半导体系统，包括：半导体组件，其包括安装于板上的多个半导体器件；以及控制器，其构造成控制所述半导体组件的操作，其中每个所述半导体器件均包括：第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。
根据实施例的另一方面，提供一种计算机系统，包括：半导体系统，其具有至少一个半导体组件；以及处理器，其构造成对存储于所述半导体系统中的数据进行处理，其中所述半导体组件包括安装于板上的多个半导体器件，所述多个半导体器件中的每一者均包括：第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。
根据实施例的另一方面，提供一种数据处理系统，所述数据处理系统包括安装于板上的至少一个半导体器件。所述半导体器件可以包括：第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部中；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。
根据实施例的另一方面，提供一种电子系统，所述电子系统包括至少一个数据处理系统。所述数据处理系统可以包括安装于板上的至少一个半导体器件。所述半导体器件可以包括：接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部上；第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及第二栅电极，其形成于所述第一栅电极上且包括与所述第一接面区域重叠的下部。
以下在标题为“具体实施方式”的部分中描述这些和其它特征、方面和实施例。
附图说明
从下面结合附图作出的详细描述中可以更清楚地理解本发明主题的以上及其它方面、特征和优点，其中，
图1为示出根据本发明的实施例的6F2结构的平面图；
图2为示出根据本发明的实施例的沿着图1的线A-A'截取的半导体器件的截面图；
图3A至图3G为示出制造根据本发明的第一实施例的半导体器件的方法的截面图；
图4为示出根据本发明的第二实施例的沿着图1的线A-A'截取的半导体器件的截面图；
图5A至图5G为示出制造根据本发明的第二实施例的半导体器件的方法的截面图；
图6为示出根据本发明的实施例的使半导体器件的结构扩展至外围电路区域的构造的视图；
图7为示出根据本发明的实施例的半导体组件的构造的视图；
图8为示出根据本发明的实施例的半导体系统的构造的视图；
图9为示出根据本发明的实施例的计算机系统的结构的视图；
图10为示出根据本发明的实施例的数据处理系统的构造的视图；以及
图11为示出根据本发明的实施例的电子系统的构造的视图。
具体实施方式
下面将参考附图对本发明的优选实施例进行更加详细地说明。
下面，将参考作为实施例（和中间结构）示意图的截面图描述各实施例。因此，可以预见到例如因为制造技术和/或公差而导致示意图中的形状有所变化。因此，实施例不应该被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应该理解到，当某一层被称为“位于另一层或基板上”时，该层可以直接位于其它层或基板上，或者也可以存在中间层。
在本发明的实施例中，第一栅电极由钨形成且第二栅电极由多晶硅形成，使得接面（junction，又称为结）区域与金属栅电极之间的连接最小化，从而改善了GIDL。另外，可以减小栅极电阻以改善器件特性及可靠性。本发明的实施例可应用于使用半导体技术的电子器件或系统。
下面，将参考图1至图11详细地描述本发明的实施例。
图1为示出根据本发明的实施例的6F2结构的平面图，图2为示出根据本发明的第一实施例的沿着图1的线A-A'截取的半导体器件的截面图。
参考图1和图2，在半导体基板101的预定区域中形成限定有源区102的器件隔离层104，且埋入式栅极16延伸穿过有源区102和器件隔离层104。在一个实施例中，埋入式栅极16可以包括导电材料，诸如，钛（Ti）、氮化钛（TiN）、钨（W）或氮化钨（WN）、及多晶硅。
有源区102构造为以斜（非垂直）角穿过而非十字横穿埋入式栅极16。在埋入式栅极16与有源区102之间形成有可为氧化物层的栅极绝缘层109。在一个实施例中，栅极绝缘层109可以由氧化硅（SiO2）形成或由介电常数比氧化硅（SiO2）的介电常数高的高k（high-k）材料形成。
如图2所示，在第一实施例中，埋入式栅极16埋入于半导体基板101中。埋入式栅极16具有如下结构：栅极绝缘层109及阻挡金属层111依次堆叠在沟槽中、第一栅电极115设置在沟槽下部的金属阻挡层111上、阻挡层117设置于第一栅电极115上，第二栅电极121设置于阻挡层117上。
第一栅电极115具有台阶式上表面，该上表面的中部突出至下方的侧部上方。第二栅电极121设置于第一栅电极上，包括设置在位于突出的中部与沟槽的侧壁之间的空间。在第一实施例中，第一栅电极115具有对称台阶式顶帽形结构其中第一栅电极115的两个侧部“A”的上表面设置于突出的中部的上表面下方，如图2所示。此外，在一个实施例中，两个侧部A的上表面与邻近的接面区域103实质上不重叠，且中部B的上表面与接面区域103重叠。第一栅电极115可以由诸如钨（W）等金属材料形成，第二栅电极121可以由N+多晶硅材料形成。
在一个实施例中，阻挡层117由含氮的金属层形成，且设置于第一栅电极115与第二栅电极121之间以减小第一栅电极115与第二栅电极121之间的接触电阻。在埋入式栅极16上形成氮化物层137，形成将氮化物层137用作侧壁的存储节点触点133，且在埋入式栅极16之间形成位线触点135。在位线触点135上形成位线112，且在位线112上形成氮化物层138。
如上文所描述，在第一实施例中，第二栅电极121具有包括下侧部的结构，上述下侧部设置于第一电极的中部B与沟槽的侧壁之间。第二栅电极121的下侧部可以与邻近的接面区域103重叠。可以在埋入式栅极结构上设置诸如存储节点、位线触点等的结构。接下来，将参考图3A至图3G说明制造根据图2的第一实施例的半导体器件的方法。
首先，如图3A所示，在半导体基板101上形成硬掩模层105，其中有源区102由器件隔离层（图中未示出）限定。接着，使用硬掩模层105作为掩模而在半导体基板101中形成沟槽107。在一个实施例中，沟槽107可以形成为具有的深度。
如图3B所示，在沟槽的表面上且沿着硬掩模层105的台阶依次沉积栅极绝缘层109和阻挡金属层111，且接着执行回蚀工序以移除栅极绝缘层109和阻挡金属层111的设置于硬掩模层105的上表面和侧部上的部分。在半导体器件的整个露出表面上沉积深度足以填充沟槽107的第一栅极材料113。
栅极绝缘层109保护半导体基板101的表面的硅，且可以通过使用化学气相沉积（CVD）方法或在炉中加热半导体基板的方法沉积诸如氧化硅（SiO2）、氧化物-氮化物-氧化物（ONO）、氧化铪（HfO2）或氧化锆（ZrO）或PZT材料等高K材料来形成栅极绝缘层109。或者，可以通过原子层沉积（ALD）方法将诸如锆（Zr）或铪（Hf）等高K材料沉积在沟槽107的内部表面上且接着使该高K材料天然地氧化来形成栅极绝缘层109。
阻挡金属层111可以形成于栅极绝缘层109与第一栅极材料113之间以增加栅极绝缘层109与第一栅极材料113之间的附着力。阻挡金属层111可以由诸如Ti层或TiN层等单材料层、或材料层的组合形成。
第一栅极材料113可以由钨（W）、钛（Ti）、铝（Al）、钽（Ta）、氮化钨（WNx）、氮化铝（AlNx）、氮化钛（TiNx）、硅化钨（WSix）、硅化钛（TiSix）或硅化钴（CoSix）形成，且由单层、或材料层的组合形成。
如图3C所示，将第一栅极材料113平坦化，接着执行回蚀工序以移除阻挡金属层111的一部分及第一栅极材料113的一部分。
因此，在沟槽107的下部中形成栅极绝缘层109、阻挡金属层111及第一栅电极115，且栅极绝缘层109保留在沟槽114的整个侧壁上。进一步蚀刻阻挡金属层111的位于第一栅电极115的上部侧壁上的部分以在第一栅电极115与阻挡金属层111之间形成空间（参见图3C中的C）。在一个实施例中，可以形成第一栅电极115及阻挡金属层111以使得第一栅电极115具有的高度，第一栅电极115上方的沟槽114具有的高度，且栅电极115与阻挡金属层111之间的空间可以具有的厚度。如图3D所示，将氮离子注入至沟槽114中的第一栅电极115的上部中。
如图3E所示，在第一栅电极115的台阶式上表面上及阻挡金属层111的露出部分上形成阻挡层117。在一个实施例中，阻挡金属层111的厚度大于阻挡层117的厚度，使得第一栅电极115的突起中部与沟槽114的侧壁之间的空间足够大以容纳阻挡层117及随后形成的第二栅电极121的一部分这两者。接下来，将第二栅极材料119以足以填充沟槽114的厚度沉积于包括阻挡层117及硬掩模层105在内的半导体器件的整个上表面上。在一个实施例中，第二栅极材料119可以由N+掺杂多晶硅材料形成。
如图3F所示，将第二栅极材料119平坦化，且接着回蚀第二栅极材料119以在阻挡层117上形成第二栅电极121。因此，第二栅电极121的下表面具有与第一栅电极115的台阶式上表面匹配的台阶式下表面。第二栅电极121形成于沟槽114的与接面区域邻近的两个侧壁部分上且位于阻挡层117上。
在包括第二栅电极121及硬掩模层105在内的半导体器件的整个表面上沉积密封层123。密封层123可以由氮化物层形成，且被平坦化。
随后，如从图3G中看出，移除硬掩模层105及密封层123，在埋入式栅极16之间的有源区中形成接面区域103，接着在埋入式栅极16上形成氮化物层137，形成将氮化物层137用作侧壁的存储节点触点133，且在半导体基板的位于埋入式栅极16之间的部分上形成位线触点135。在位线触点135上形成位线112，且在位线112上形成氮化物层138。
如上文所描述，在第一实施例中，在埋入式栅极16的下部中形成具有台阶式上表面的基于金属的第一栅电极115，且在第一栅电极115上形成可以由N+掺杂多晶硅形成的第二栅电极121，使得第二栅电极121设置于第一栅电极115的中部与沟槽114的邻近接面区域的侧壁之间。因此，可以在保持接面区域与埋入式栅极之间的重叠区域的同时，改善GIDL。
在一个实施例中，如图4和图5G所示，位线触点形成于埋入式栅极之间的沟道区上，且存储节点触点形成于栅极的与沟道区相对的一侧。图4为示出根据本发明的第二实施例的半导体器件的结构的截面图。
如图4所示，在根据第二实施例的半导体器件中，埋入式栅极16形成于半导体基板101中。埋入式栅极16具有如下结构：栅极绝缘层109及阻挡金属层111依次堆叠在沟槽中，第一栅电极125形成于阻挡金属层111上，阻挡层127形成于第一栅电极125上，且第二栅电极131形成于阻挡层127上。在埋入式栅极16上形成氮化物层137，形成将氮化物层137用作侧壁的存储节点触点133，且在埋入式栅极16之间形成位线触点135。在位线触点135上形成位线112，且在位线112上形成氮化物层138。
第一栅电极125具有带有单台阶的台阶式上表面。第一栅电极125具有不对称台阶式结构使得与存储节点触点133邻近的区域的上表面D的高度低于与位线触点135邻近的区域的上表面E的高度。第一栅电极125形成为使得与存储节点触点133邻近的区域的上表面D与接面区域103实质上不重叠，且与位线触点135邻近的区域的上表面E具有与接面区域103重叠的高度。在一个实施例中，第一栅电极125可以由诸如钨（W）等金属材料形成，且第二栅电极131可以由N+掺杂多晶硅材料形成。
实施例可以包括阻挡层127，阻挡层127为含氮的金属层且设置于第一栅电极125与第二栅电极131之间以减小第一栅电极125与第二栅电极131之间的接触电阻。
如上文所描述，在第二实施例中，第一栅电极125具有单台阶，且第二栅电极131具有沿着沟槽的与存储节点触点133邻近的侧壁向下延伸的下部。也就是说，第一栅电极125具有沿着沟槽的与位线触点135（与保持时间较不相关）邻近的侧壁向上延伸的上部，且第二栅电极131包括沿着沟槽的与存储节点触点133邻近的相对侧壁向下延伸的下部。
此后，将参考图5A至图5G描述制造根据第二实施例的半导体器件的方法。
为了形成根据第二实施例的半导体器件，如上文图3A及图3B所示，在半导体基板101中形成沟槽107，在沟槽107内形成栅极绝缘层109及阻挡金属层111，且沉积第一栅极材料113以填充该沟槽。
如图5A所示，将第一栅极材料113平坦化，且接着回蚀第一栅极材料113以移除阻挡金属层111的一部分及第一栅极材料113的一部分。因此，栅极绝缘层109、阻挡金属层111及第一栅极材料113保留于沟槽114的下部，且栅极绝缘层109保留于沟槽114的上部侧壁上。在一个实施例中，沟槽114下部的第一栅极材料113的厚度可以是
如图5B所示，在沟槽114中的第一栅极材料113的一侧形成光阻（photoresist，又称为光致抗蚀剂或光刻胶）层140。光阻层140可以延伸跨越整个随后要形成位线触点135的位线触点区域，且在第一栅极材料113的与位线触点区域邻近的部分上延伸。
如图5C所示，将光阻层140用作掩模来执行蚀刻工序以蚀刻第一栅极材料113的一部分及阻挡金属层111的一部分，以形成具有台阶的第一栅电极125。在一个实施例中，第一栅电极125的台阶的高度为约接着，将氮离子注入至具有台阶的第一栅电极125的上部中。
如图5D所示，利用氮离子注入法在台阶上形成阻挡层127。接下来，在包括台阶式阻挡层127及硬掩模层105在内的半导体的表面上沉积第二栅极材料119。如图5E所示，使第二栅极材料119平坦化，接着对第二栅极材料119进行回蚀以使得第二栅极材料的上表面在整个沟槽中是齐平的，由此形成第二栅电极131。第二栅电极131具有沿着埋入式栅极的与对应存储节点触点区域邻近的侧壁向下延伸的下部。
如图5F所示，在包括第二栅电极131及硬掩模层105在内的半导体器件的上表面上沉积密封层123。随后，如图5G中所示，移除硬掩模层105及密封层123，在埋入式栅极16之间的有源区中形成接面区域103，接着在埋入式栅极16上形成氮化物层137，形成将氮化物层137用作侧壁的存储节点触点133，且在半导体基板的位于埋入式栅极16之间的部分上形成位线触点135。
在一个实施例中，在沟道区中使用具有高功函数的金属栅电极（第一栅电极），且将相对于上述金属栅电极材料而言具有低功函数的N+掺杂多晶硅栅电极（第二栅电极）施加至与接面区域重叠的区域，从而可以在使接面区域与栅电极之间的重叠区域形成至足够深度的同时改善GIDL，并且使栅极电阻最小化以防止电流可驱动性降低。
另外，利用氮离子注入法在金属栅电极（第一栅电极）与N+掺杂多晶硅栅电极（第二栅电极）之间形成阻挡层，以减小金属栅电极与N+掺杂多晶硅栅电极之间的接触电阻。
图6为示出根据本发明的实施例的扩展至外围电路区域的半导体器件的结构的构造视图。为清楚起见，图6中的附图标记表示图1及图3中的相似部件。
半导体器件10包括单元阵列11、读出放大器12、行译码器13及列译码器14。
单元阵列11包括连接至位线15及字线（埋入式栅极）16的多个存储器单元（图中未示出）。每个存储器单元均具有如下的构造：栅极16埋入于有源区中。具体地说，覆盖绝缘层覆盖埋入式栅极16以将每个存储器单元中的埋入式栅极16隔离，并且包括：第一覆盖氮化物层，借助氮注入法控制其中氮对硅的比率；覆盖氧化物层，其使第一覆盖氮化物层的一部分氧化；以及第二覆盖氮化物层，其设置于覆盖氧化物层上，借助氮注入法控制第二覆盖氮化物层中氮对硅的比率。
读出放大器12连接至位线15，且构造成读出并放大存储于单元阵列11的存储器单元中的数据。
行译码器13连接至字线（埋入式栅极），且构造成产生用于选择性地启动单元阵列11的存储器单元的信号且将该信号施加至选定的特定字线（埋入式栅极）16。
列译码器14构造成产生用于使与行译码器13所选择的对应单元连接的读出放大器12操作的驱动信号，且将该驱动信号输出至读出放大器12。
图6的半导体器件可以用于计算存储器（例如，动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）、双倍数据速率（DDR）3同步DRAM（SDRAM）、DDR2 SDRAM、DDR SDRAM或单倍数据速率（SDR）SDRAM）、消费型存储器（consumer memory）（例如，DDR3 SDRAM、DDR2SDRAM、DDR SDRAM或SDR SDRAM）、图形存储器（例如，DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM或DDR5 SDRAM）、移动存储器等等。
图7为示出根据本发明的实施例的半导体组件的构造的视图。
半导体组件200包括：多个半导体器件220，其安装于组件板210上；命令链路（command link）230，其构造成允许半导体器件220从外部控制器（图中未示出）接收控制信号（地址信号（ADDR）、命令信号（CMD）及时钟信号（CLK））；以及数据链路（data link）240，其连接至半导体器件220且构造成自半导体器件发送输出数据/将输入数据发送至半导体器件。
在一个实施例中，每个半导体器件220均包括图6中所示出的半导体器件100。即，半导体器件220具有如下结构：栅极埋入于有源区中。另外，这些器件可以包括设置于埋入式栅极上以将埋入式栅极隔离的覆盖绝缘层。覆盖绝缘层可以包括：第一覆盖氮化物层，借助氮注入法控制其中氮对硅的比率；覆盖氧化物层，其使第一覆盖氮化物层的一部分氧化；以及第二覆盖氮化物层，其设置于覆盖氧化物层上，借助氮注入法控制第二覆盖氮化物层中氮对硅的比率。
命令链路230及数据链路240可以形成为与常规半导体组件中使用的命令链路及数据链路相同或相似。
图7示出安装于组件板210的前表面上的八个半导体器件220，但半导体器件220也可以安装于如图7中的组件板210的背面上。也就是说，半导体器件220可以安装于组件板210的一侧或两侧，且要安装的半导体器件220的数目不限于图7的所安装的半导体器件220的数目。另外，本发明的范围不特定地限制组件板210的材料及结构。
图8为示出根据本发明的实施例的半导体系统的构造的视图。
半导体系统300包括：至少一个半导体组件310，多个半导体器件312安装于半导体组件310上；以及控制器320，其构造成在半导体器件312与外部系统（图中未示出）之间提供双向接口且控制半导体组件310的操作。
控制器320可以形成为功能上与构造成对常规数据处理系统中的多个半导体组件的操作执行控制的控制器相同或相似。因此，将省略其详细描述。
在实施例中，图7中所示出的半导体组件200可用作半导体组件310。
图9为示出根据本发明的实施例的计算机系统的结构的视图。
计算机系统400包括半导体系统410及处理器（CPU）420。
半导体系统410存储用于控制计算机系统400的操作的数据。在一个实施例中，可以使用图8中所示的半导体系统300作为半导体系统410。半导体系统410包括至少一个半导体组件。半导体组件中所包括的半导体器件具有如下的结构：栅极埋入于有源区中。覆盖绝缘层设置于埋入式栅极上以将埋入式栅极隔离，且可以包括：第一覆盖氮化物层，借助氮注入法控制其中氮对硅的比率；覆盖氧化物层，其使第一覆盖氮化物层的一部分氧化；以及第二覆盖氮化物层，其设置于覆盖氧化物层上，借助氮注入法控制第二覆盖氮化物层中氮对硅的比率。
处理器420对存储于半导体系统410中的数据进行处理，且控制计算机系统400的操作。处理器420可以形成为使得处理器420的功能与常规计算机系统中使用的中央处理单元相同或相似。
计算机系统400可以包括用户接口器件，诸如，监视器432、键盘434、打印机436及鼠标438。
图10为示出根据本发明的实施例的数据处理系统的构造的视图。
数据处理系统500设置在电子系统（图中未示出）中，且执行电子系统的各种功能之中的特定功能。
数据处理系统500包括安装于板上的至少一个半导体器件510。
半导体器件510包括：单元阵列（图中未示出），其存储用于执行电子系统的特定功能的数据；以及处理器（图中未示出），其构造成对存储于单元阵列中的数据进行处理且控制电子系统以执行特定功能。也就是说，半导体器件510包括构造成存储一个单位芯片（晶粒或芯片）中的数据的单元以及构造成对被存储的数据进行处理且执行电子系统的特定功能的单元。单元阵列可以包括连接至位线及字线的多个存储器单元。存储器单元具有如下的结构：栅极埋入于有源区中，并且覆盖绝缘层设置于埋入式栅极上以将埋入式栅极隔离且包括：第一覆盖氮化物层，借助氮注入法控制其中氮对硅的比率；覆盖氧化物层，其使第一覆盖氮化物层的一部分氧化；以及第二覆盖氮化物层，其设置于覆盖氧化物层上，借助氮注入法控制第二覆盖氮化物层中氮对硅的比率。
数据处理系统500可以经由引线（lead）520连接至电子系统的其它元件（例如，CPU），且单向地或双向地自其它元件接收数据/将数据发送至其它部件。
图11为示出根据本发明的实施例的电子系统的构造的视图。
电子系统600包括至少一个数据处理系统610及用户接口620。
数据处理系统包括电子系统600的各种功能中的特定功能，且包括安装于板上的至少一个半导体器件。半导体器件包括：单元阵列（图中未示出），其构造成存储执行电子系统600的特定功能所需的数据；以及处理器（图中未示出），其构造成对存储于单元阵列中的数据进行处理且执行对应功能。单元阵列包括连接至位线及字线（埋入式栅极）的多个存储器单元。存储器单元具有如下的结构：栅极埋入于有源区中，并且覆盖绝缘层设置于埋入式栅极上以将埋入式栅极隔离且包括：第一覆盖氮化物层，借助氮注入法控制其中氮对硅的比率；覆盖氧化物层，其使第一覆盖氮化物层的一部分氧化；以及第二覆盖氮化物层，其设置于覆盖氧化物层上，借助氮注入法控制第二覆盖氮化物层中氮对硅的比率。
用户接口620提供用户与数据处理系统610之间的接口。用户接口620可以包括一体地安装至电子装置上的小键盘、触控屏幕、扬声器等等。
电子系统600包括设置于各种电子装置、信息装置及通信装置（诸如，计算机、家用电器、工厂自动化系统、升降机及移动电话）中的嵌入式系统。
已利用有源区倾斜地横穿字线（栅极）的6F2结构描述了上述实施例，但该结构仅为示例性的，且本发明的实施例不限于6F2结构。也就是说，本发明的实施例可应用于栅极埋入于有源区中的所有结构。
在本发明的实施例中，可以在保持接面区域与埋入式栅极之间的重叠区域的同时改善GIDL特性，且可以减小栅极电阻以使得器件特性及可靠性得以改善。
可以在金属栅电极与N+多晶硅栅电极之间形成阻挡层，以使得栅极之间的接触电阻最小化。
虽然上文已描述了某些实施例，但所描述实施例仅作为实例。因此，本文所描述的器件及方法不应基于所描述的实施例而受到限制。相反，本文所描述的系统及方法应仅考虑结合以上描述及附图的以下权利要求书而受到限制。
本申请要求2012年8月31日提交给韩国专利局的韩国申请No.10-2012-0096488的优先权，该韩国申请的全部内容通过引用并入本文。

Claims (26)

1.一种半导体器件，包括：
半导体基板，其具有沟槽，所述沟槽具有第一侧壁及第二侧壁；
接面区域，其设置于所述沟槽的第一侧壁的上部及第二侧壁的上部且位于所述半导体基板中；
第一栅电极，其具有埋入于所述沟槽中的台阶式上表面；以及
第二栅电极，其设置于所述第一栅电极上而覆盖所述第一栅电极的全部侧面和上部并且与所述接面区域重叠，
其中，所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
2.根据权利要求1所述的半导体器件，还包括第一阻挡层，所述第一阻挡层置于所述第一栅电极与所述第二栅电极之间。
3.根据权利要求2所述的半导体器件，其中，所述第一阻挡层包含金属及氮。
4.根据权利要求1所述的半导体器件，其中，所述第一栅电极具有对称台阶式结构，所述第一栅电极的侧部的上表面低于所述第一栅电极的位于所述侧部之间的中部的上表面。
5.根据权利要求1所述的半导体器件，其中，所述第一栅电极的上表面包括两个台阶，使得中部突出于两个侧部上方，所述两个侧部与所述接面区域实质上不重叠，所述中部与所述接面区域重叠。
6.根据权利要求1所述的半导体器件，其中，所述第一栅电极的上表面具有单台阶，使得所述第一栅电极的与存储节点触点邻近的上表面的高度比所述第一栅电极的与位线触点邻近的上表面低。
7.根据权利要求1所述的半导体器件，其中，所述接面区域包括位线触点接面区域及存储节点触点接面区域，所述第一栅电极具有与所述位线触点接面区域重叠的第一上表面以及设置于所述存储节点触点接面区域下方的第二上表面。
8.根据权利要求1所述的半导体器件，还包括置于所述第一栅电极与栅极绝缘层之间的第二阻挡层。
9.一种制造半导体器件的方法，所述方法包括：
蚀刻半导体基板的栅极区以形成沟槽；
在所述沟槽中形成第一栅电极；
将所述第一栅电极的至少一个侧部蚀刻至第一深度；
在所述第一栅电极上形成第二栅电极，其中，通过蚀刻所述第一栅电极的至少一个侧部的步骤而露出的所述第一栅电极的全部侧面和上部被所述第二栅电极覆盖；以及
在所述第二栅电极的第一侧形成第一接面区域，且在所述第二栅电极的第二侧形成第二接面区域。
10.根据权利要求9所述的方法，其中，将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：对称地蚀刻所述第一栅电极，以使得所述第一栅电极的与所述第一接面区域及所述第二接面区域邻近的第一侧部及第二侧部的上表面的高度比介于所述第一侧部与所述第二侧部之间的中部的上表面低。
11.根据权利要求9所述的方法，其中，将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：蚀刻所述第一栅电极，以使得与所述第一接面区域及所述第二接面区域邻近的侧部的上表面位于所述第一接面区域及所述第二接面区域下方，且所述第一栅电极的位于所述第一侧部与所述第二侧部之间的中部的上表面具有足以与所述第一接面区域和所述第二接面区域重叠的高度。
12.根据权利要求9所述的方法，其中，将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：不对称地蚀刻所述第一栅电极，以使得所述第一栅电极的与存储节点触点邻近的部分的上表面低于所述第一栅电极的与位线触点邻近的部分的上表面。
13.根据权利要求9所述的方法，其中，将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：蚀刻所述第一栅电极，以使得所述第一栅电极的与存储节点触点邻近的部分的上表面设置于所述第一接面区域下方，所述第一栅电极的一部分的上表面与所述第二接面区域重叠，且所述第二接面区域为位线触点接面区域。
14.根据权利要求9所述的方法，还包括：在形成所述第一栅电极的步骤之前在所述沟槽中形成栅极绝缘层。
15.根据权利要求14所述的方法，其中，形成所述第一栅电极的步骤包括：在所述沟槽中在所述栅极绝缘层上形成阻挡金属层且在所述阻挡金属层上形成第一栅极材料，以形成所述第一栅电极。
16.根据权利要求15所述的方法，其中，将所述第一栅电极的至少一个侧部蚀刻至第一深度的步骤包括：当蚀刻所述第一栅电极的至少一个侧部时，蚀刻所述阻挡金属层的至少一个侧部。
17.根据权利要求9所述的方法，还包括：在形成所述第二栅电极的步骤之前在所述第一栅电极上形成阻挡层。
18.根据权利要求17所述的方法，其中，形成所述阻挡层的步骤包括将氮离子注入至所述第一栅电极的上部中。
19.根据权利要求17所述的方法，其中，形成所述阻挡层的步骤包括形成含氮的金属层。
20.根据权利要求9所述的方法，其中，所述第一栅电极包括金属，且所述第二栅电极包括多晶硅。
21.一种半导体组件，包括：
单元阵列，其包括多个单元，所述单元连接至字线及位线；
读出放大器，其连接至所述位线且构造成读出存储于所述单元中的数据；
行译码器，其连接至所述单元的埋入式栅极且构造成产生用于启动所述单元的信号；以及
列译码器，其构造成产生用于操作与所述行译码器所选择的单元相连的读出放大器的驱动信号，
其中，每个所述单元均包括：
第一接面区域及第二接面区域，其形成于半导体基板中的沟槽的第一侧壁及第二侧壁的上部且位于所述半导体基板中；
第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及
第二栅电极，其设置于所述第一栅电极上以覆盖所述第一栅电极的全部侧面和上部且包括与所述第一接面区域和所述第二接面区域重叠的下部，
所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
22.一种半导体组件，包括安装于板上的多个半导体器件，其中，每个所述半导体器件均包括：
第一接面区域及第二接面区域，其位于在半导体基板中形成的沟槽的两个侧壁的上部且位于所述半导体基板中；
第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及
第二栅电极，其形成于所述第一栅电极上以覆盖所述第一栅电极的全部侧面和上部且包括与所述第一接面区域和所述第二接面区域重叠的下部，
其中，所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
23.一种半导体系统，包括：
半导体组件，其包括安装于板上的多个半导体器件；以及
控制器，其构造成控制所述半导体组件的操作，
其中，每个所述半导体器件均包括：
第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部且位于所述半导体基板中；
第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及
第二栅电极，其形成于所述第一栅电极上以覆盖所述第一栅电极的全部侧面和上部且包括与所述第一接面区域和所述第二接面区域重叠的下部，
其中，所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
24.一种计算机系统，包括：
半导体系统，其具有至少一个半导体组件；以及
处理器，其构造成对存储于所述半导体系统中的数据进行处理，
其中，所述半导体组件包括安装于板上的多个半导体器件，
所述多个半导体器件中的每一者均包括：
第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部且位于所述半导体基板中；
第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及
第二栅电极，其形成于所述第一栅电极上以覆盖所述第一栅电极的全部侧面和上部且包括与所述第一接面区域和所述第二接面区域重叠的下部，
所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
25.一种数据处理系统，包括安装于板上的至少一个半导体器件，其中，所述半导体器件包括：
第一接面区域及第二接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部且位于所述半导体基板中；
第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及
第二栅电极，其形成于所述第一栅电极上以覆盖所述第一栅电极的全部侧面和上部且包括与所述第一接面区域和所述第二接面区域重叠的下部，
所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
26.一种电子系统，包括至少一个数据处理系统，其中，所述数据处理系统包括安装于板上的至少一个半导体器件，所述半导体器件包括：
接面区域，其形成于在半导体基板中形成的沟槽的两个侧壁的上部且位于所述半导体基板中；
第一栅电极，其埋入于所述沟槽中且具有台阶式上表面；以及
第二栅电极，其形成于所述第一栅电极上以覆盖所述第一栅电极的全部侧面和上部且包括与所述接面区域重叠的下部，
所述第一栅电极包括金属，且所述第二栅电极包括多晶硅，
所述第一栅电极是单一体。
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