CN103107160B - 半导体器件、以及包含该半导体器件的组件和系统 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 144
- 239000010410 layer Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 19
- 239000000565 sealant Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 description 29
- 230000006870 function Effects 0.000 description 11
- 238000003860 storage Methods 0.000 description 10
- 238000013500 data storage Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000000994 depressogenic effect Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 210000000352 storage cell Anatomy 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Abstract
本发明公开一种包括埋入式栅极的半导体器件。在半导体器件中，位线触点与有源区的顶部表面和侧表面接触，从而增加了在位线触点和有源区之间的接触面积并且防止在位线触点中产生高电阻故障。
Description
技术领域
本发明涉及一种包含埋入式栅极的半导体器件，并且更具体地，涉及一种增加在位线触点和有源区之间的接触面积以改善位线触点的外部电阻的半导体器件。
背景技术
半导体器件设计成通过在硅晶片的预定区域上植入杂质、和/或沉积新材料而用于特定目。半导体存储器件可包含大量元件，例如，晶体管、电容器、电阻器、以及类似元件等，以实现给定的目的。各元件通过导电层相互连接，使得数据或信号在各元件之间通信。
随着半导体器件的制造技术日益发展，对通过提高半导体器件的集成度在一个晶片上形成更多芯片的方法进行了研究。为了提高半导体器件的集成度，半导体器件的设计规则所需的最小特征尺寸变得更小。
具有6F2尺寸晶胞(其中，F是最小特征尺寸)的半导体器件的有源区可以以有源区包括埋入式栅极结构并且埋入式栅极结构中的字线被埋入在半导体基板中的方式构造成椭圆形状，该有源区的长轴相对于位线的延伸方向倾斜预定角度。
在6F2尺寸的半导体器件中，位线触点可与埋入式栅极之间的有源区连接，并且位线可形成为与位线触点的上部连接。
然而，当由于半导体器件的高集成而使单位单元的尺寸减小时，位线触点的尺寸也减少，所以可能产生高电阻率。结果，可能难以从单元中正常地写入和读取数据。
因此，需要一种用于解决由位线触点尺寸的减少而产生的高电阻率的问题的方法。
发明内容
本发明的目的在于提供一种增加位线接触面积的半导体器件、以及具有该半导体器件的组件和装置。本发明能够解决本领域现有技术中所存在的缺陷/缺点的一个或多个问题。
本发明涉及一种包括埋入式栅极的半导体器件，该埋入式栅极通过改善位线触点结构而增加位线接触面积。
根据本发明的一个方面，提供一种半导体器件，所述半导体器件包括：第一栅极，其埋入在第一沟槽的下部中，所述第一沟槽限定在有源区中；第一密封层，其设置在所述第一沟槽的上部处并且位于所述第一栅极的上方；第二栅极，其埋入在第二沟槽的下部中，所述第二沟槽限定在所述有源区中；第二密封层，其设置在所述第二沟槽的上部处并且位于所述第二栅极的上方；以及触点插塞，其与所述第一栅极和所述第二栅极相连，所述触点插塞在所述第一沟槽和所述第二沟槽之间延伸以接触顶部表面，所述触点插塞部分地延伸到所述第一沟槽和所述第二沟槽中。
所述触点插塞与位于所述第一沟槽和所述第二沟槽之间的所述有源区的侧表面接触。
所述触点插塞可以形成为包围位于所述第一沟槽和所述第二沟槽之间的所述有源区的上部。
所述触点插塞可以与位于所述第一沟槽和所述第二沟槽之间的所述有源区的侧表面接触，其中所述侧表面可以包括所述第一沟槽的内部侧表面和所述第二沟槽的内部侧表面。所述侧表面可以与如下区域相对应，所述区域与位于所述第一沟槽的内部侧表面和所述第二沟槽的内部侧表面之间的位线重叠。
根据本发明的另一个方面，提供一种半导体器件，所述半导体器件包括：有源区，其设置在基板上；第一沟槽，其限定在所述有源区中；第一栅极，其埋入在所述第一沟槽的下部中；第一密封层，其设置在所述第一沟槽的上部处；以及触点插塞，其延伸到所述第一沟槽中，所述触点插塞与所述有源区的顶部表面和第一侧表面接触。所述第一侧表面可以为所述第一沟槽的内部侧表面。
所述半导体器件还包括：第二沟槽，其限定在所述有源区中；第二栅极，其埋入在所述第二沟槽的下部中；以及第二密封层，其设置在所述第二沟槽的上部处，其中，所述触点插塞延伸到所述第二沟槽中并且与所述有源区的第二侧表面接触。
根据本发明的另一个方面，提供一种用于形成半导体器件的方法，所述方法包括：形成限定有源区的器件隔离膜；在所述有源区上形成第一埋入式栅极和第二埋入式栅极；形成触点孔以使位于所述第一埋入式栅极和所述第二埋入式栅极之间的所述有源区突出；形成触点层以掩埋所述触点孔；在所述触点层上形成导电膜；以及通过蚀刻所述导电膜和所述触点层形成位线和位线触点。
形成所述第一埋入式栅极和所述第二埋入式栅极的步骤可以包括：通过蚀刻所述有源区形成第一沟槽和第二沟槽；在所述第一沟槽的下部和所述第二沟槽的下部处形成栅极导电膜；以及在所述栅极导电膜上形成密封层，以便掩埋所述第一沟槽和所述第二沟槽。
形成所述触点孔的步骤可以包括：在包括所述栅极导电膜和所述密封层的所述有源区上形成层间绝缘膜；使用位线触点掩模蚀刻所述层间绝缘膜、所述器件隔离膜、以及所述密封层，从而将位于所述第一埋入式栅极和所述第二埋入式栅极之间的所述有源区的顶部表面和侧表面露出。
形成所述位线和所述位线触点的步骤可以包括：使用位线掩模依序蚀刻所述导电膜和所述触点层。
形成所述位线触点的步骤可以包括：以所述触点层接触所述有源区的顶部表面以及所述第一沟槽的内部侧表面和所述第二沟槽的内部侧表面的方式蚀刻所述触点层。
根据本发明的另一个方面，提供一种半导体器件，所述半导体器件包括：单元阵列，其包括：埋入在有源区中的第一字线和第二字线，经由触点与在所述第一字线和所述第二字线之间的所述有源区连接的位线，以及与所述第一字线、所述第二字线和所述位线连接的存储单元；以及读出放大器，其与所述位线连接以读出在所述存储单元中存储的数据，其中，所述触点形成为与位于所述第一字线和所述第二字线之间的所述有源区的顶部表面和侧表面接触。
所述半导体器件还可以包括：行译码器，其构造成输出用于从所述单元阵列中选择下述单元的选择信号：待从所述单元读取数据或待将数据写入所述单元中；以及列译码器，其构造成输出驱动信号，所述驱动信号用于对连接到由所述选择信号所选择的单元的读出放大器进行操作。
根据本发明的另一个方面，提供一种半导体组件，其包括安装到基板的多个半导体器件，所述半导体组件包括：所述多个半导体器件中的一个半导体器件，所述一个半导体器件包括：第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的顶部表面和侧表面接触。
根据本发明的另一个方面，提供一种半导体系统，其包括半导体组件和控制器，所述半导体组件包括安装在基板上的多个半导体器件，所述控制器用于控制所述半导体组件的操作。所述半导体器件包括：第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的顶部表面和侧表面接触。
根据本发明的另一方面，提供一种计算机系统，其包括半导体系统和处理器，所述半导体系统包括至少一个半导体组件，所述处理器用于处理在所述半导体系统中存储的数据。所述半导体组件包括安装到基板上的多个半导体器件。所述半导体器件包括：第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的顶部表面和侧表面接触。
根据本发明的另一方面，提供一种数据处理系统，其包括安装到基板上的至少一个半导体器件，所述数据处理系统包括半导体器件。所述半导体器件包括：第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的顶部表面和侧表面接触。
根据本发明的另一个方面，提供一种电子系统，其包括至少一个数据处理系统，所述数据处理系统包括安装到基板上的至少一个半导体器件。所述半导体器件包括：第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的顶部表面和侧表面接触。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的单元阵列结构的平面图。
图2是沿图1中的线Y-Y'截取的横截面图(i)或者沿图1中的线X-X'截取的横截面视图(ii)及(iii)，示出了半导体器件的实施例。
图3A至图3D是示出用于制造图2所示的半导体器件的实施例的方法的横截面视图。
图4示出位线触点掩模。
图5是示出包括图1所示的单元阵列结构的半导体器件的实施例的框图。
图6示出根据本发明的一个实施例的半导体组件。
图7示出根据本发明的一个实施例的半导体系统。
图8示出根据本发明的一个实施例的计算机系统。
图9示出根据本发明的一个实施例的数据处理系统。
图10示出根据本发明的一个实施例的电子系统。
具体实施方式
下面详细地参照本发明的实施例，本发明的实例由附图示出。只要在可能的情况下，在整个附图中所采用的相同的附图标记表示为相同或类似的部分。
图1是示出根据本发明的一个实施例的半导体器件的单元阵列结构的平面图。图2示出沿图1中的线Y-Y'或线X-X'截取的半导体器件的横截面视图。图2(i)示出沿图1中的线Y-Y'截取的半导体器件的横截面视图，以及图2(ii)示出沿图1中的线X-X'截取的半导体器件的横截面视图。
在半导体基板100上形成有由器件隔离膜110所限定的有源区120。每个有源区120形成为跨越两个栅极130，并且由两个栅极130划分成三个区域。也就是说，有源区120被划分成在两个栅极130之间的位线触点区域以及位于两个栅极130外侧的存储节点触点区域。在此实施例中，栅极130以构造为埋入式栅极的形式的方式埋入在有源区120和器件隔离膜110中。在埋入式栅极130上形成有密封层(或覆盖层)132。在位线触点区域和存储节点触点区域的有源区120上形成有接面区域。
在位线触点区域的有源区上形成有位线触点136'(或位线触点插塞或触点插塞)，并且在位线触点136'上形成位线以跨越埋入式栅极130。位线140以具有预定宽度的线的形式进行构造，并在相对于有源区120的长轴的对角线方向约15°至20°之间倾斜地布置。也就是说，图1的实施例显示了6F2尺寸的布局。
特别是，如图2所示，根据本发明实施例的位线触点136'形成为包围有源区的上部。也就是说，位线触点136'以与有源区120的顶部表面120a和有源区120的侧表面120b接触的方式形成为包围有源区的上部。在此，术语“侧表面”是指位于不同于顶部表面120a的平面的表面，例如，由限定顶部表面120a的两个沟槽所限定的侧壁。
在本实施例中，位线触点136仅形成在与位线140重叠的区域中，从而可以充分保证形成在另一个相邻有源区上的位线触点136和存储节点触点(未显示)之间的间距。也就是说，位线触点136和有源区120之间的接触面积(区域)在尺寸上最大化，并且位线触点136形成为不避开位线140所形成的区域，从而与形成在相邻有源区上的存储节点触点(未显示)的干涉能够最小化。
在位线140上形成有硬掩模层150。正如从图2(iii)可以看出，假设硬掩模图案150'形成以具有较小的宽度，则位线触点136"不接触有源区120在X-X'方向上的侧表面，而是接触有源区120在Y-Y'方向上的侧表面。在此实施例中，虽然位线触点136"和有源区120之间的接触面积比较小，但是与形成在相邻有源区上的存储节点触点(未显示)的干涉能够被极大地降低。
图3A至图3D是示出用于制造图1和图2所示的半导体器件的实施例的方法的横截面视图。在图3A至图3D的每个图中，(i)是示出沿图1中的线Y-Y'截取的半导体器件的横截面视图，并且(ii)是示出沿图1中的线X-X'截取的半导体器件的横截面视图。
参照图3A，执行浅沟槽隔离(STI)工序，从而在半导体基板100上形成限定有源区120的器件隔离膜110。
例如，在半导体基板100上形成垫氮化物膜(未显示)之后，在垫氮化物膜上形成限定器件隔离区域的光阻图案(未显示)。随后，通过使用光阻图案作为蚀刻掩模来蚀刻垫氮化物膜和半导体基板100，从而形成器件隔离沟槽(未显示)。在此实施例中，为了促进沟槽形成，在半导体基板100和垫氮化物膜之间另外地形成垫氧化物膜。作为氧化物膜的壁氧化物层和衬里氮化物膜形成在器件隔离沟槽的内部侧表面处。
随后，形成绝缘膜(未显示)以掩埋器件隔离沟槽。绝缘膜可以由旋涂介电层(SOD)、高密度等离子(HDP)及它们的组合的任何一个来形成。随后，隔缘膜利用化学机械抛光(CMP)来平坦化，从而形成器件隔离膜110。
然后，使用限定栅极区域的掩模来蚀刻器件隔离膜110和有源区120。此蚀刻形成具有预定深度的凹陷部122。
参考图3B，在凹陷部122的内部侧表面上形成栅极绝缘膜124之后，在栅极绝缘膜124上形成埋入式栅极130，以掩埋凹陷部122的底部部分。
例如，在栅极绝缘膜124上沉积栅极导电膜，以掩埋凹陷部122。在某些实施例中，栅极导电膜可包括氮化钛膜(TiN)、氮化钽膜(TaN)和/或钨膜(W)等。例如，在具有高功函数的TiN膜(或TaN膜)在栅极绝缘膜124上一致地沉积薄的厚度之后，用于减少电阻的钨膜(W)可以被沟槽填充(gap-filled)以形成栅极导电膜。作为选择地，可以沉积TiN膜或TaN膜，或者依序沉积TiN膜、TaN膜和钨(W)膜，从而能够形成导电膜。
随后，在栅极导电膜上依序执行CMP工序和回蚀工序。栅极导电膜的顶部表面位于有源区120的顶部表面的下方，从而能够形成埋入式栅极130。
随后，在埋入式栅极130上形成密封层132。在此实施例中，密封层132可由氮化物膜形成。
参照图3C，在器件隔离膜110、有源区120以及密封层132上形成层间绝缘膜134。在此实施例中，层间绝缘膜134的正硅酸乙酯(TEOS)膜可以形成具有数百埃的厚度。
在层间绝缘膜134上形成如图4所示的位线触点掩模之后，使用位线触点掩模作为蚀刻掩模依序对层间绝缘膜134、器件隔离膜110以及密封层132进行蚀刻。在此方式中，形成位线触点孔135。
用于形成位线触点孔的每个区域可与图4的圆形区域相对应。在此情形下，位线触点孔135的圆形横截面(即，水平横截面)的直径可以比有源区120的短轴长度长。
此外，位线触点孔135的圆形横截面(即，水平横截面)的直径可以比形成在埋入式栅极130之间的有源区的长度长。因此，在埋入式栅极130之间的有源区的顶部在位线触点孔135的下部处突出预定高度。也就是说，位于埋入式栅极130之间的有源区的顶部表面和侧表面可被暴露出来。
随后，在形成导电膜(未显示)以掩埋位线触点孔135之后，导电膜被平坦化以露出层间绝缘膜134，从而形成触点层136。因此，触点层136可以形成为包围突起的有源区120。也就是说，触点层136形成为不仅接触埋入式栅极130之间的有源区120的顶部表面，而且接触有源区120的侧表面，从而能够增加位线触点136和有源区120之间的接触面积。在此情形下，导电膜可以由聚合物形成，和/或可以由阻挡金属和金属膜(例如W)的层状结构来形成。
参照图3D，在包括触点层136的层间绝缘膜134上形成位线导电膜(未显示)和硬掩模层(未显示)。在此情形下，位线导电膜可以由阻挡金属和金属层(W)的层状结构来形成。
随后，使用限定位线区域的位线掩模来蚀刻硬掩模层、位线导电膜以及触点层136，从而形成硬掩模图案150、位线140以及位线触点136'。换句话说，由位线掩模蚀刻触点层136，从而从触点层136上移除不与位线140重叠的特定区域。因此，位线触点136'在Y-Y'方向上的长度可以是触点层136在Y-Y'方向上的长度，但位线触点136'在X-X'方向上的长度可以是位线140的宽度。
位线触点136'形成为包围有源区120的上部。将位线触点136'和有源区120之间的接触面积增加并且没有避开位线140的区域，从而能够保证相邻有源区的位线触点136'和存储节点触点(未显示)之间具有足够的裕量。
在此情形下，如图2(iii)所示，假设位线140形成为具有较小的宽度，则位线触点136"可以以下述方式形成：接触有源区在Y-Y'方向上的侧表面而不接触有源区在X-X'方向上的侧表面。
此后，在形成层间绝缘膜(未显示)以覆盖位线触点136'、位线140以及硬掩模图案150之后，形成诸如存储节点触点(未显示)以及电容器等的数据存储单元(未显示)。可在相关技术中完成上述的后续工序，并且为了便于说明省略了诸如同样的详细说明。
在某些实施例中，数据存储单元可根据半导体器件的类别而变得多元化。例如，如果将上述位线触点结构应用到动态随机存取存储器(DRAM)，则数据存储单元可以为电容器。如果将上述位线触点结构应用到铁电随机存取存储器(FeRAM)，则铁电材料可以用来作为电容器材料。如果将上述位线触点结构应用到磁性随机存取存储器(MRAM)，则数据存储单元可以为磁性隧道结(MTJ)。如果将上述位线触点结构应用到相变随机存取存储器(PRAM)或电阻随机存取存储器(ReRAM)，则相变材料可以用作数据存储单元。
图5是示出包括图1所示的单元阵列结构的半导体器件的框图。
参照图5，半导体器件500可以包括存储单元阵列510、读出放大器(SA)520、行译码器530和列译码器540。
单元阵列510包含多个存储单元512，该多个存储单元512与字线(埋入式栅极)130和位线140连接并且以矩阵形式来布置。在此情形下，每个存储单元512和用于将存储单元512与位线140互连的位线触点可具有如图1和图2所示的存储单元和位线触点的相同的结构。
读出放大器520与位线140连接，以便读出放大器520能够读出和放大在单元阵列510的存储单元512中所存储的数据。
行译码器530产生用于选择待从其读取数据或待将数据写入其中的存储单元512的字线选择信号，并且行译码器530将字线选择信号输出到字线130。
列译码器540产生用于操作读出放大器520的驱动信号，该读出放大器52与利用行译码器530所选择的存储单元512连接，并且列译码器540将驱动信号输出到读出放大器520。
读出放大器520、行译码器530和列译码器540已被设计成用于常规的半导体器件中，并且为了便于说明省略了它们的详细说明。
半导体器件能够应用于计算存储器(例如，DRAM、SRAM、DDR3SDRAM、DDR2SDRAM、DDRSDRAM等)、消费者存储器(例如，DDR3SDRAM、DDR2SDRAM、DDR SDRAM、SDR SDRAM等)、图形存储器(例如，DDR3SDRAM、GDDR3SDMRA、GDDR4SDRAM、GDDR5SDRAM等)、可移动存储器(例如，可移动SDR、可移动DDR、可移动DDR2、MCP(多芯片封装)、PoP(堆叠封装)、PSRAM、LPDDR)、NAND闪存、磁性RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻RAM(ReRAM)、同步图形RAM(SGRAM)等等。
图6示出根据本发明的一个实施例的半导体组件。
参照图6，半导体组件600包括安装到组件基板610上的多个半导体元件620。指令链路630允许每个半导体元件620从外部控制器(未显示)接收控制信号(例如，地址信号(ADDR)、指令信号(CMD)以及时钟信号(CLK))。数据链路640与半导体元件620连接，从而发送输入/输出(I/O)数据。
在此实施例中，半导体元件620可示例性地实施为如图5所示的半导体器件500。根据安装在组件基板610上的每个半导体元件620，位线触点形成为包围如图1和图2所示的有源区的顶部和侧表面。可以与常规半导体组件的指令链路和数据链路相同或类似地形成指令链路630和数据链路640。
虽然如图6所示在组件基板610的前表面上安装有8个半导体芯片，但是应当注意的是，半导体器件可被安装到组件基板610的后表面上。也就是说，半导体元件620可以被安装到组件基板610的一个侧面上或者两个侧面上，并且所安装的半导体元件620的数量并不仅限于图6中的实例。
图7示出根据本发明的一个实施例的半导体系统。
参照图7，半导体系统700包括至少一个半导体组件710和控制器720，其中半导体组件710包含多个半导体元件712，控制器720用于在每个半导体组件710和外部系统(未显示)之间提供双向接口，以控制半导体组件710的操作。
控制器720在功能上可与用于控制在常规数据处理系统中所使用的多个半导体组件的控制器的功能相同或类似，因此在此为了便于说明省略了它们的详细说明。
在此情形中，半导体组件710可以是例如图6所示的半导体组件。
图8示出根据本发明的一个实施例的计算机系统。
参照图8，计算机系统800包括半导体系统810和诸如中央处理单元(CPU)的处理器820。
半导体系统810可存储用于控制计算机系统800的操作所必需的数据。在此情形中，半导体系统810可示例性地用作图7所示的半导体系统700。
处理器820由存储在半导体系统810中的处理数据来控制计算机系统800的操作。处理器820在功能上与常规计算机系统中所使用的CPU相同或类似。
计算机系统800可包括各种用户接口装置，例如、监视器832、键盘834、打印机836、鼠标838等。
图9示出根据本发明的一个实施例的数据处理系统。
参照图9，数据处理系统900被包含在电子系统(未显示)中，数据处理系统900执行电子系统的多个功能中的特定功能。
数据处理系统900可包括安装到基板上的至少一个半导体器件910。
半导体器件910包括单元阵列(未显示)和处理器(未显示)，其中单元阵列用于存储执行电子系统的特定功能所需的数据，处理器用于通过处理在单元阵列中所存储的数据来执行相应的功能。也就是说，半导体元器件910包括用于在一个单元元件(晶片或芯片)中存储数据的单元和用于通过处理所存储的数据来执行电子系统的特定功能的单元。
在此情形中，单元阵列可包含图5所示的单元阵列510。
数据处理系统900经由引线920与电子系统的其它构成元件(例如，CPU)连接，从而数据处理系统900能够在一个或两个构成元件中单向或双向地发送和接收数据以及控制信号。
图10示出根据本发明的一个实施例的电子系统。
参照图10，电子系统1000包括至少一个数据处理系统1010和用户接口1020。
数据处理系统1010执行电子系统1000的多个功能中的特定功能，并且包括安装到基板上的至少一个半导体器件。该半导体器件可包括单元阵列(未显示)和处理器(未显示)，其中单元阵列用于存储执行电子系统1000的特定功能所需的数据，处理器用于通过处理在单元阵列中所存储的数据来控制相应的功能。在此情形中，单元阵列可为图5所示的单元阵列510。
用户接口1020提供了在用户和电路组件1010之间的接口。用户接口1020可包括并入电子装置中的键盘、触摸屏、扬声器等。
电子系统1000包括各种嵌入式系统，该各种嵌入式系统包含在各种电子装置、信息装置以及通信装置中，例如，计算机、家电、工厂自动化系统、电梯、移动电话等。
正如从上述说明中显而易见的是，本发明实施例通过改进位线触点结构增加了位线接触面积，从而防止位线触点的高电阻故障。
本发明在不脱离本发明的精神和本质特征的情况下可以以除了说明书中所阐述的方式之外的特定方式来实施。因此，上述示例性实施例在所有方面中是被当作说明性的解释，而不是限制性的。本发明的范围由所附的权利要求书和其法律等同物来确定，而不是由上述说明来确定，并且处于所附权利要求的含义和等效范围的所有变化均旨在处于所限定的范围内。此外，对于本领域技术人员明显的是，在所附的权利要求书中没有被彼此明显引用的权利要求可以作为本发明示例性实施例的组合存在或者可以被包含在本发明提交后的后继修改作为新的权利要求。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光、图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。例如，本发明可以用于动态随机存取存储器(DRAM)器件或非易失性存储器器件。对本发明的内所作的其它添加、删减或修改是显而易见的，并且落入所附权利要求书的范围内。
本申请要求2011年11月15日提交的韩国专利申请No.10-2011-00119001的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (15)
1.一种半导体器件，包括：
第一栅极，其埋入在第一沟槽的下部中，所述第一沟槽限定在有源区中；
第一密封层，其设置在所述第一沟槽的上部处并且位于所述第一栅极的上方；
第二栅极，其埋入在第二沟槽的下部中，所述第二沟槽限定在所述有源区中；
第二密封层，其设置在所述第二沟槽的上部处并且位于所述第二栅极的上方；以及
触点插塞，其与所述第一栅极和所述第二栅极相连，所述触点插塞在所述第一沟槽和所述第二沟槽之间延伸以接触顶部表面，所述触点插塞部分地延伸到所述第一沟槽和所述第二沟槽中，
其中，所述触点插塞包围位于所述第一沟槽和所述第二沟槽之间的所述有源区的上部。
2.根据权利要求1所述的半导体器件，其中，
所述触点插塞与位于所述第一沟槽和所述第二沟槽之间的所述有源区的上部的全部侧表面接触。
3.根据权利要求2所述的半导体器件，其中，
所述侧表面与如下区域相对应，所述区域与位于所述第一沟槽的内部侧表面和所述第二沟槽的内部侧表面之间的位线重叠。
4.一种用于形成半导体器件的方法，包括：
形成限定有源区的器件隔离膜；
在所述有源区上形成第一埋入式栅极和第二埋入式栅极；
形成触点孔以使位于所述第一埋入式栅极和所述第二埋入式栅极之间的所述有源区的上部的顶部表面和全部侧表面露出；
形成触点层以掩埋所述触点孔；
在所述触点层上形成导电膜；以及
通过蚀刻所述导电膜和所述触点层形成位线和位线触点。
5.根据权利要求4所述的方法，其中，形成所述第一埋入式栅极和所述第二埋入式栅极的步骤包括：
通过蚀刻所述有源区形成第一沟槽和第二沟槽；
在所述第一沟槽的下部和所述第二沟槽的下部处形成栅极导电膜；以及
在所述栅极导电膜上形成密封层，以便掩埋所述第一沟槽和所述第二沟槽。
6.根据权利要求5所述的方法，其中，形成所述触点孔的步骤包括：
在包括所述栅极导电膜和所述密封层的所述有源区上形成层间绝缘膜；
使用位线触点掩模蚀刻所述层间绝缘膜、所述器件隔离膜、以及所述密封层，从而将位于所述第一埋入式栅极和所述第二埋入式栅极之间的所述有源区的顶部表面和侧表面露出。
7.根据权利要求4所述的方法，其中，形成所述位线和所述位线触点的步骤包括：
使用位线掩模依序蚀刻所述导电膜和所述触点层。
8.根据权利要求7所述的方法，其中，形成所述位线触点的步骤包括：
以所述触点层接触所述有源区的顶部表面以及第一沟槽的内部侧表面和第二沟槽的内部侧表面的方式蚀刻所述触点层。
9.一种半导体器件，包括：
单元阵列，其包括：埋入在有源区中的第一字线和第二字线；经由触点与位于所述第一字线和所述第二字线之间的所述有源区连接的位线；以及与所述第一字线、所述第二字线和所述位线连接的存储单元；以及
读出放大器，其与所述位线连接以读出在所述存储单元中存储的数据，
其中，所述触点形成为与位于所述第一字线和所述第二字线之间的所述有源区的上部的顶部表面和全部侧表面接触。
10.根据权利要求9所述的半导体器件，还包括：
行译码器，其构造成输出用于从所述单元阵列中选择下述单元的选择信号：待从所述单元读取数据或待将数据写入所述单元中；以及
列译码器，其构造成输出驱动信号，所述驱动信号用于对连接到由所述选择信号所选择的单元的读出放大器进行操作。
11.一种半导体组件，其包括安装到基板上的多个半导体器件，所述半导体组件包括：
所述多个半导体器件中的一个半导体器件，所述一个半导体器件包括：
第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；
第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及
触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的上部的顶部表面和全部侧表面接触。
12.一种半导体系统，其包括半导体组件和控制器，所述半导体组件包括安装在基板上的多个半导体器件，所述控制器用于控制所述半导体组件的操作，所述半导体组件包括：
所述多个半导体器件中的一个半导体器件，所述一个半导体器件包括：
第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；
第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及
触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的上部的顶部表面和全部侧表面接触。
13.一种计算机系统，其包括半导体系统和处理器，所述半导体系统包括至少一个半导体组件，所述处理器用于处理在所述半导体系统中存储的数据，所述计算机系统包括：
半导体组件，所述半导体组件包括安装到基板上的多个半导体器件；
其中，所述多个半导体器件中的一个半导体器件包括：
第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；
第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及
触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的上部的顶部表面和全部侧表面接触。
14.一种数据处理系统，其包括安装到基板上的至少一个半导体器件，所述数据处理系统包括：
所述半导体器件，所述半导体器件包括：
第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；
第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及
触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的上部的顶部表面和全部侧表面接触。
15.一种电子系统，其包括至少一个数据处理系统，所述电子系统包括：
所述数据处理系统，所述数据处理系统包括安装到基板上的至少一个半导体器件，
所述半导体器件包括：
第一栅极，其埋入在有源区中所包含的第一沟槽的下部中；
第二栅极，其埋入在所述有源区中所包含的第二沟槽的下部中；以及
触点，其由所述第一栅极和所述第二栅极共享，并且形成为与位于所述第一栅极和所述第二栅极之间的所述有源区的上部的顶部表面和全部侧表面接触。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2011-0119001 | 2011-11-15 | ||
| KR1020110119001A KR20130053278A (ko) | 2011-11-15 | 2011-11-15 | 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103107160A CN103107160A (zh) | 2013-05-15 |
| CN103107160B true CN103107160B (zh) | 2017-05-31 |
Family
ID=48279777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210020862.1A Active CN103107160B (zh) | 2011-11-15 | 2012-01-30 | 半导体器件、以及包含该半导体器件的组件和系统 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8581337B2 (zh) |
| JP (1) | JP6150479B2 (zh) |
| KR (1) | KR20130053278A (zh) |
| CN (1) | CN103107160B (zh) |
| TW (1) | TWI553810B (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102150965B1 (ko) * | 2013-01-24 | 2020-09-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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| US8871593B1 (en) * | 2013-07-15 | 2014-10-28 | Infineon Technologies Austria Ag | Semiconductor device with buried gate electrode and gate contacts |
| KR102257038B1 (ko) | 2014-06-23 | 2021-05-28 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW434880B (en) * | 1998-03-30 | 2001-05-16 | Toshiba Corp | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201320279A (zh) | 2013-05-16 |
| US20130119462A1 (en) | 2013-05-16 |
| TWI553810B (zh) | 2016-10-11 |
| US8581337B2 (en) | 2013-11-12 |
| JP2013106040A (ja) | 2013-05-30 |
| JP6150479B2 (ja) | 2017-06-21 |
| CN103107160A (zh) | 2013-05-15 |
| KR20130053278A (ko) | 2013-05-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |