KR20070096507A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 압축응력을 갖는 소스/드레인 영역이 형성된 피모스 트랜지스터와 인장응력을 갖는 소스/드레인 영역이 형성된 엔모스 트랜지스터를 형성하는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 각 지역에 게이트를 형성하는 단계; 상기 각 지역 게이트 양측의 기판 부분을 리세스하는 단계; 및 상기 피모스 트랜지스터 지역의 리세스된 기판 부분에 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 엔모스 트랜지스터 지역의 리세스된 기판 부분에 인장응력을 갖는 소스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 효과를 설명하기 위한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 소자분리막
13 : 게이트 14 : 스페이서
15 : 실리콘게르마늄 에피층 15a : 이온주입된 실리콘게르마늄 에피층
16 : 마스크패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 압축응력을 갖는 소스/드레인 영역이 형성된 피모스 트랜지스터와 인장응력을 갖는 소스/드레인 영역이 형성된 엔모스 트랜지스터 형성시 공정 단순화를 이룰 수 있는 반도체 소자의 제조방법에 관한 것이다.
피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터의 형성시 상기 피모스 트랜지스터 형성 지역의 소스/드레인 형성영역을 리세스(Recess)하고 상기 리세스된 기판 부분에 실리콘게르마늄 에피층을 성장시킴으로써 압축응력(Compressive Strain)을 갖는 소스/드레인 영역이 형성된 피모스 트랜지스터를 형성하며, 이를 통해, 피모스 트랜지스터에서의 홀 이동성(Hole Mobility)을 개선시키는 방법이 제안된 바 있다.
상기 방법은 엔모스 트랜지스터 형성 지역에서의 소스/드레인 영역에 실리콘질화막 캡핑레이어(Capinglayer)를 증착함으로써, 인장응력을 갖는 소스/드레인 영역이 형성된 엔모스 트랜지스터를 형성하며, 이를 통해, 상기 캡핑레이어의 두께에 따른 드레인 영역에서의 포화전류(IDSAT)를 개선시켜 엔모스 트랜지스터의 성능을 향상시킨다.
그러나, 상기 방법은 피모스 트랜지스터와 엔모스 트랜지스터의 형성을 따로 분리해서 진행해야만 하는 바, 트랜지스터 형성을 위한 공정 단계가 많을 뿐만 아니라, 양산시 많은 비용이 요구되므로 그 제작에 어려움이 따른다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 압축응력을 갖는 소스/드레인 영역이 형성된 피모스 트랜지스터와 인장응력 을 갖는 소스/드레인 영역이 형성된 엔모스 트랜지스터의 형성시 공정 단순화를 이룰 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 각 지역에 게이트를 형성하는 단계; 상기 각 지역 게이트 양측의 기판 부분을 리세스하는 단계; 및 상기 피모스 트랜지스터 지역의 리세스된 기판 부분에 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 엔모스 트랜지스터 지역의 리세스된 기판 부분에 인장응력을 갖는 소스/드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 피모스 트랜지스터 지역의 압축응력을 갖는 소스/드레인 영역은 실리콘게르마늄 에피층을 성장시켜 형성한다.
상기 엔모스 트랜지스터 지역의 인장응력을 갖는 소스/드레인 영역은 실리콘게르마늄 에피층을 성장시킨 후, 불순물을 이온주입하여 형성한다.
상기 실리콘게르마늄 에피층의 성장은 피모스 트랜지스터 지역의 압축응력을 갖는 소스/드레인 영역의 형성과 동시에 수행한다.
상기 엔모스 트랜지스터 지역의 인장응력을 갖는 소스/드레인 영역은 실리콘카본 에피층을 성장시켜 형성한다.
상기 엔모스 트랜지스터 지역의 소스/드레인 영역의 형성은 피모스 트랜지스터 지역의 소스/드레인 영역의 형성과 분리해서 수행한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 각 지역에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 부분을 리세스하는 단계; 상기 리세스된 기판 부분에 에피층을 성장시켜 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 피모스 및 엔모스 트랜지스터를 구성하는 단계; 상기 반도체 기판 상에 엔모스 트랜지스터를 선택적으로 노출시키는 마스크패턴을 형성하는 단계; 상기 엔모스 트랜지스터의 소스/드레인 영역이 인장응력을 갖도록 노출된 엔모스 트랜지스터의 소스/드레인 영역에 불순물을 이온주입하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.
여기서, 상기 에피층은 실리콘게르마늄으로 형성한다.
게다가, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 각 지역에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 부분을 리세스하는 단계; 상기 반도체 기판 상에 피모스 트랜지스터 형성 영역을 선택적으로 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 피모스 트랜지스터 형성 영역의 리세스된 기판 부분에 제1에피층을 성장시켜 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 피모스 트랜지스터를 구성하는 단계; 상기 제1마스크패턴을 제거하는 단계: 상기 반도체 기판 상에 엔모스 트랜지스터 형성 영역을 선택적으로 노출시키는 제2마스크패턴을 형성하는 단계; 상기 노출된 엔모스 트랜지스터 형성 영역의 리세스된 기판 부분에 제2에피층을 성장시켜 인장응력을 갖는 소스/드레인 영역을 형성함과 아울러 엔모스 트랜지스터를 구성하는 단계; 및 상기 제2마스크패턴 을 제거하는 단계;를 포함한다.
여기서, 상기 제1에피층은 실리콘게르마늄으로 형성하고, 상기 제2에피층은 실리콘카본으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 피모스 및 엔모스 트랜지스터 형성 지역을 한정하는 소자분리막(12)이 구비된 반도체 기판(11)의 각 지역에 게이트(13)를 형성한다. 이어서, 상기 게이트(13)의 양쪽 기판부분에 소스/드레인 영역을 형성하기 위한 리세스 식각(Recess Etch) 공정을 수행한다. 이때, 상기 리세스 식각공정은 피모스 및 엔모스 트랜지스터 형성 지역에 동시에 수행된다.
도 1b를 참조하면, 상기 각 게이트(13)의 양측부에 스페이서(14)를 형성하고, 상기 리세스된 기판 부분에 실리콘게르마늄 에피층(15)을 성장시킨다. 여기서, 상기 피모스 트랜지스터 형성 지역에 수행되는 실리콘게르마늄 에피층(15)의 성장으로 인해 압축응력을 갖는 소스/드레인 영역이 형성된다.
도 1c를 참조하면, 상기 실리콘게르마늄 에피층(15)을 포함한 기판(11) 결과물 상에 엔모스 트랜지스터 형성 지역을 선택적으로 노출시키는 마스크 패턴(16)을 형성한다. 이어서, 상기 마스크 패턴(16)에 의해 노출된 엔모스 트랜지스터 형성 지역에 불순물을 이온주입하여 이온주입된 실리콘게르마늄 에피층(15a)을 형성한다. 여기서, 상기 엔모스 트랜지스터 형성 지역에 수행되는 이온주입 공정을 통해 인장응력을 갖는 소스/드레인 영역이 형성된다.
도 1d를 참조하면, 상기 마스크 패턴을 제거하고, 이 결과로서, 압축응력의 소스/드레인 영역을 갖는 피모스 트랜지스터와 인장응력의 소스/드레인 영역을 갖는 엔모스 트랜지스터의 형성을 완성한다.
여기서, 본 발명은 리세스 식각공정과 실리콘게르마늄 에피층의 성장을 각 트랜지스터 형성 지역에 동시에 수행한 후, 엔모스 트랜지스터 형성 지역에만 선택적으로 불순물을 이온주입함으로써, 압축응력을 갖는 소스/드레인 영역이 형성된 피모스 트랜지스터와 인장응력을 갖는 소스/드레인 영역이 형성된 엔모스 트랜지스터를 비교적 단순하고 용이하게 동시에 형성할 수 있다.
특히, 도 3에 도시된 바와 같이, 본 발명은 피모스 트랜지스터에 압축응력을 갖는 소스/드레인 영역을 형성함으로써 종래에 비해 홀 이동성을 개선시킬 수 있으며, 또한, 본 발명은 엔모스 트랜지스터에 인장응력을 갖는 소스/드레인 영역을 형성함으로써 그 성능을 향상시킬 수 있다.
한편, 전술한 본 발명의 일실시예에서는 피모스 및 엔모스 트랜지스터 형성 지역의 리세스된 기판 부분에 실리콘게르마늄 에피층을 동시에 성장시킴으로써 공정 단순화를 이루었지만, 본 발명의 다른 실시예로서 피모스 및 엔모스 트랜지스터 형성 지역의 리세스된 기판 부분에 서로 다른 에피층을 성장시키는 방법으로도 공정 단순화를 이룰 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 피모스 및 엔모스 트랜지스터 형성 지역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21)의 각 지역에 게이트(23)를 형성한다. 이어서, 상기 게이트(23)의 양쪽 기판부분에 소스/드레인 영역을 형성하기 위한 리세스 식각공정을 수행한다. 이때, 상기 리세스 식각공정은 피모스 및 엔모스 트랜지스터 형성 지역에 동시에 수행된다.
도 2b를 참조하면, 상기 각 게이트(23)의 양측부에 스페이서(24)를 형성하고, 상기 피모스 트랜지스터 형성 지역을 선택적으로 노출시키는 제1마스크패턴(25)을 형성한다. 이어서, 상기 제1마스크패턴(25)에 의해 노출된 피모스 트랜지스터 형성 지역의 리세스된 기판 부분에 실리콘게르마늄 에피층(26)을 성장시킨다. 여기서, 상기 실리콘게르마늄 에피층(26)의 성장으로 인해 압축응력을 갖는 소스/드레인 영역이 형성된다.
도 2c를 참조하면, 상기 제1마스크패턴을 제거하고, 엔모스 트랜지스터 형성 지역을 선택적으로 노출시키는 제2마스크패턴(27)을 형성한다. 이어서, 상기 제2마스크패턴(27)에 의해 노출된 엔모스 트랜지스터 형성 지역의 리세스된 기판 부분에 실리콘카본 에피층(28)을 성장시킨다. 여기서, 상기 실리콘카본 에피층(28)의 성장으로 인해 인장응력을 갖는 소스/드레인 영역이 형성된다.
도 2d를 참조하면, 상기 제2마스크패턴을 제거하고, 이 결과로서, 압축응력의 소스/드레인 영역을 갖는 피모스 트랜지스터와 인장응력의 소스/드레인 영역을 갖는 엔모스 트랜지스터의 형성을 완성한다.
여기서, 본 발명은 상기 피모스 및 엔모스 트랜지스터 형성 지역에 동시에 리세스 식각공정을 수행한 후, 제1 및 제2 마스크패턴을 이용하여 식각된 각 지역에 서로 다른 에피층을 성장시킴으로써 압축응력을 갖는 소스/드레인 영역이 형성된 피모스 트랜지스터와 인장응력을 갖는 소스/드레인 영역이 형성된 엔모스 트랜지스터를 형성할 수 있으며, 이 또한 피모스 트랜지스터와 엔모스 트랜지스터를 비교적 단순하고 용이하게 동시에 형성하므로, 종래에 비해 공정 단순화를 이룰 수 있다.
한편, 전술한 본 발명의 다른 실시예에 또한 이전 실시예와 동일하게 피모스 트랜지스터에서의 홀 이동성을 개선시킬 수 있으며, 아울러, 엔모스 트랜지스터의 성능을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 피모스 및 엔모스 트랜지스터 형성 지역에 동시에 리세스 식각공정을 수행한 다음, 실리콘게르마늄 에피층을 성장시키고 마스크 패턴을 이용하여 엔모스 트랜지스터 형성 지역에만 선택적으로 불순물을 이온주입하는 방법, 또는, 피모스 트랜지스터 형성 지역에는 실리콘게르마늄 에피층을 형성 하고 엔모스 트랜지스터 형성 지역에는 실리콘카본 에피층을 형성하는 방법을 통해 공정 단순화를 이룰 수 있다.
또한, 상기 방법들을 통해 피모스 트랜지스터 형성 지역에는 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 엔모스 트랜지스터 형성 지역에는 인장응력을 갖는 소스/드레인 영역을 형성함으로써 피모스 트랜지스터의 홀 이동성을 개선시킬 수 있음은 물론 엔모스 트랜지스터의 성능을 향상시킬 수 있다.
Claims (10)
- 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계;상기 반도체 기판의 각 지역에 게이트를 형성하는 단계;상기 각 지역 게이트 양측의 기판 부분을 리세스하는 단계; 및상기 피모스 트랜지스터 지역의 리세스된 기판 부분에 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 엔모스 트랜지스터 지역의 리세스된 기판 부분에 인장응력을 갖는 소스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 피모스 트랜지스터 지역의 압축응력을 갖는 소스/드레인 영역은 실리콘게르마늄 에피층의 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 엔모스 트랜지스터 지역의 인장응력을 갖는 소스/드레인 영역은 실리콘게르마늄 에피층을 성장시킨 후, 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 실리콘게르마늄 에피층의 성장은 피모스 트랜지스터 지역의 압축응력을 갖는 소스/드레인 영역의 형성과 동시에 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 엔모스 트랜지스터 지역의 인장응력을 갖는 소스/드레인 영역은 실리콘카본 에피층을 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 엔모스 트랜지스터 지역의 소스/드레인 영역의 형성은 피모스 트랜지스터 지역의 소스/드레인 영역의 형성과 분리해서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계;상기 반도체 기판의 각 지역에 게이트를 형성하는 단계;상기 게이트 양측의 기판 부분을 리세스하는 단계;상기 리세스된 기판 부분에 에피층을 성장시켜 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 피모스 및 엔모스 트랜지스터를 구성하는 단계;상기 반도체 기판 상에 엔모스 트랜지스터를 선택적으로 노출시키는 마스크패턴을 형성하는 단계;상기 엔모스 트랜지스터의 소스/드레인 영역이 인장응력을 갖도록 노출된 엔모스 트랜지스터의 소스/드레인 영역에 불순물을 이온주입하는 단계; 및상기 마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 에피층은 실리콘게르마늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 피모스 및 엔모스 트랜지스터 형성 지역이 한정된 반도체 기판을 제공하는 단계;상기 반도체 기판의 각 지역에 게이트를 형성하는 단계;상기 게이트 양측의 기판 부분을 리세스하는 단계;상기 반도체 기판 상에 피모스 트랜지스터 형성 영역을 선택적으로 노출시키는 제1마스크패턴을 형성하는 단계;상기 노출된 피모스 트랜지스터 형성 영역의 리세스된 기판 부분에 제1에피층을 성장시켜 압축응력을 갖는 소스/드레인 영역을 형성함과 아울러 피모스 트랜 지스터를 구성하는 단계;상기 제1마스크패턴을 제거하는 단계:상기 반도체 기판 상에 엔모스 트랜지스터 형성 영역을 선택적으로 노출시키는 제2마스크패턴을 형성하는 단계;상기 노출된 엔모스 트랜지스터 형성 영역의 리세스된 기판 부분에 제2에피층을 성장시켜 인장응력을 갖는 소스/드레인 영역을 형성함과 아울러 엔모스 트랜지스터를 구성하는 단계; 및상기 제2마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 제1에피층은 실리콘게르마늄으로 형성하고, 상기 제2에피층은 실리콘카본으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
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