CN105097484A - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在干法刻蚀形成用于容置锗硅层的沟槽的步骤之后、形成锗硅层的步骤之前增加刻蚀后处理（PET）的步骤，可以去除在干法刻蚀形成沟槽的过程中产生的含硅大分子，因而可以提高半导体器件的良率。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅（SiGe）技术可以通过给沟道施加压应力来提高载流子迁移率。在锗硅技术中，一般可以采用Σ形（即，Sigma形）和U形的沟槽形成相应形状的锗硅层结构，而Σ形的锗硅层通常可以获得更强的压应力。

锗硅沉积是一个选择性生长过程（仅在Si衬底上生长）。为避免锗硅在NMOS上生长，需要在NMOS区域设置锗硅遮蔽层。通过调整锗硅生长的工艺参数（例如：HCL、B比率等），锗硅相关的缺陷（defects）可以得到很大的改善。然而，在锗硅工艺流程中有时候仍然存在许多的缺陷（defects）。这些非正常锗硅缺陷主要是由锗硅生长之前的步骤（pre-SiGegrowthsteps），例如干法刻蚀产生的含硅大分子、湿法刻蚀产生的硅颗粒、PMOS临时侧壁表面的硅化学键等，引起的。为避免TiN损失，在高k金属栅极技术中不能采用硫酸（H₂SO₄）进行剥离；因此，由于整个锗硅工艺流程中的湿法工艺不能有效去除大分子，锗硅遮蔽层干法刻蚀产生的含硅大分子难以被溶解。这些含硅大分子，不仅作为缺陷会影响∑型沟槽的形成（造成沟槽形状不正常或深度减小），而且能够作为成核的种子而在相应的位置造成锗硅的非正常沉积（形成非正常锗硅）。这些非正常锗硅沟槽以及位于硬掩膜或侧壁上的非正常锗硅将影响后续工艺，例如：源漏极离子注入、金属硅化物工艺、层间介电层的CMP、伪栅极的去除、接触孔的刻蚀等，造成制得的半导体器件的良率下降。

下面，结合现有技术中的一种半导体器件的制造方法，对上述技术问题予以具体说明。该半导体器件的制造方法，包括如下步骤：

步骤E1：提供半导体衬底100，在所述半导体衬底100上形成PMOS的伪栅极1001、伪栅极硬掩膜1002和偏移侧壁1003，如图1A所示。

在本步骤中，还可以形成NMOS的伪栅极1001、伪栅极硬掩膜1002和偏移侧壁1003，如图1A所示。并且，在半导体衬底100内还可以包括浅沟槽隔离以及阱区等。

步骤E2：在半导体衬底100上形成锗硅遮蔽层101，并形成覆盖所述锗硅遮蔽层101位于PMOS区以外的部分的光刻胶200，如图1B所示。

步骤E3：以所述锗硅遮蔽层101为掩膜对所述PMOS的源极和漏极区域进行干法刻蚀，在所述半导体衬底100上形成碗状沟槽103，如图1C所示。

在干法刻蚀过程中，锗硅遮蔽层101位于PMOS区的部分会被刻蚀掉一部分，在PMOS的伪栅极1001的两侧形成了临时侧墙102，如图1C所示。

经过本步骤，在硬掩膜1002、临时侧壁102上以及碗状沟槽103的内壁上，会形成含硅大分子300，如图1C所示。

步骤E4：去除光刻胶200，如图1D所示。

其中，去除光刻胶200的方法可以为灰化法或剥离法，其中剥离法不采用硫酸作为剥离液。

在去除光刻胶200的过程中，由于灰化工艺对含硅大分子的去除能力比较弱，剥离工艺由于采用不含硫酸的剥离液对对含硅大分子的去除能力也比较弱，因此含硅大分子300无法被完全去除；尤其地，碗状沟槽103内的含硅大分子非常不容易被去除，如图1D所示。

步骤E5：进行湿法刻蚀以在碗状沟槽103的基础上形成Σ形沟槽104，如图1E所示。

在进行湿法刻蚀时，刻蚀液通常采用TAMH，而TMAH也无法有效去除含硅大分子300，如图1E所示。

并且，由于位于碗状沟槽103内的含硅大分子的影响，可能出现Σ形沟槽104不正常（形状不正常或深度减小等）的情况，如图1E所示。

步骤E6：对Σ形沟槽104进行预清洗，并在Σ形沟槽104内沉积锗硅层105，如图1F所示。

经过步骤E6，很容易在位于硬掩膜1002以及临时侧壁102上的含硅大分子300上形成非正常沉积的锗硅1051；并且，由于在碗状沟槽103的内壁上存在含硅大分子300，很容易导致相应位置的锗硅层105的形状出现异常（即，出现异常的锗硅层1052），如图1F所示。

由此可见，在现有技术中的上述半导体器件的制造方法中，在干法刻蚀形成沟槽的过程中产生的含硅大分子，会造成锗硅在硬掩膜或侧壁上的非正常沉积以及导致锗硅层出现异常。而这将严重影响后续的源漏极离子注入、金属硅化物形成、层间介电层CMP、伪栅极的去除、接触孔的刻蚀等工艺，最终导致制得的半导体器件的良率下降。

因此，为解决现有技术中的上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成PMOS的伪栅极、伪栅极硬掩膜和偏移侧壁；

步骤S102：在所述半导体衬底上形成锗硅遮蔽层，并在所述锗硅遮蔽层上形成覆盖其位于PMOS区以外的部分的光刻胶层；

步骤S103：通过干法刻蚀在所述半导体衬底内形成位于所述PMOS的伪栅极两侧的碗状沟槽；

步骤S104：进行刻蚀后处理以去除所述干法刻蚀过程中所产生的大分子；

步骤S105：进行湿法刻蚀以在所述碗状沟槽的基础上形成Σ形沟槽；

步骤S106：在所述Σ形沟槽内形成锗硅层。

可选地，在所述步骤S103与所述步骤S104之间还包括步骤S1034：对所述锗硅遮蔽层进行灰化处理，并去除所述光刻胶层。

可选地，在所述步骤S104与所述步骤S105之间还包括步骤S1045：对所述锗硅遮蔽层进行灰化处理，并去除所述光刻胶层。

可选地，在所述步骤S104中，所述刻蚀后处理所采用的气体包括N₂、O₂和H₂中的一种或其中两种以上的组合。

可选地，在所述步骤S104中，所述刻蚀后处理所采用的气体包括CF₄、CHF₃、CH₂F₂、CH₃F、O₂、HCl、HBr、SO₂、He、CH₄中的一种或其中两种以上的组合。

可选地，在所述步骤S104中，所述刻蚀后处理的工艺条件为：功率为0～2000W，压力为0～200mtor，偏置射频电压为0～2000V，气体流速为0～500sccm。

可选地，在所述步骤S104中，所述刻蚀后处理对反应气体的设置方案包括：

通入N₂，气体流速为100～400sccm，气体通入时间为10～120秒；

或，通入O₂，气体流速为100～300sccm，气体通入时间为10～120s；

或，通入H₂，气体流速为50～200sccm，气体通入时间为10～120s；

或，通入N₂和O₂，总的气体流速为100～500sccm，其中N₂和O₂的原子比大于1:2小于20:1；

或，通入N₂和H₂，总的气体流速为100～500sccm，其中N₂和H₂的原子比大于1:2小于20:1；

或，通入N₂、O₂和H₂，其中，总的气体流速为100～500sccm，并且，H₂的摩尔百分比小于5%。

可选地，在所述步骤S105中，所述湿法刻蚀所采用的刻蚀液包括有机碱或无机碱。

可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056：对所述Σ形沟槽进行预清洗。

可选地，在所述步骤S1056中，所述预清洗所采用的清洗液包括氢氟酸。

可选地，在所述步骤S106中，在形成所述锗硅层的过程中所采用的原位锗硅选择性气体包括HCl和HBr中的至少一种。

可选地，在所述步骤S106之后还包括如下步骤：

步骤S107：形成主侧墙、源极和漏极、金属硅化物，进行应力临近技术处理；

步骤S108：形成层间介电层和金属栅极；

步骤S109：形成接触孔和金属层。

本发明的半导体器件的制造方法，通过在干法刻蚀形成用于容置锗硅层的沟槽的步骤之后、形成锗硅层的步骤之前增加刻蚀后处理（PET）的步骤，可以去除在干法刻蚀形成沟槽的过程中产生的含硅大分子，因而可以提高半导体器件的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1F为现有技术中的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖面图；

图2A-图2F为本发明实施例的半导体器件的制造方法的关键步骤形成的结构的示意性剖面图；

图3为本发明实施例的一种半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，参照图2A-图2E和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2F为本发明实施例的半导体器件的制造方法的关键步骤形成的结构的示意性剖面图；图3为本发明实施例的一种半导体器件的制造方法的流程图。

本发明实施例的半导体器件的制造方法，包括：

步骤A1：提供半导体衬底100，在所述半导体衬底100上形成PMOS的伪栅极1001、伪栅极硬掩膜1002和偏移侧壁1003，如图2A所示。

在本发明实施例中，还可以包括进行轻掺杂（LDD）处理的步骤，以防止短沟道效应。

作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底中形成有浅沟槽隔离（STI），所述浅沟槽隔离将半导体衬底分为NMOS部分和PMOS部分。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。当然，本发明实施例的半导体器件也可以仅包括PMOS器件而不包括NMOS器件，在此并不进行限定。

步骤A2：在半导体衬底100上形成锗硅遮蔽层101，并形成覆盖所述锗硅遮蔽层101位于PMOS区以外的部分的光刻胶层200，如图2B所示。

其中，锗硅遮蔽层201可以为单层结构，比如可以为氮化硅（SiN）薄膜，也可以为多层结构，比如可以为氮化硅薄膜和氧化物薄膜组成的复合膜。

形成光刻胶层200的方法，可以包括涂胶、曝光、显影等步骤。

步骤A3：通过干法刻蚀在所述半导体衬底100内形成位于所述PMOS的伪栅极1001两侧的碗状沟槽103，并进行原位刻蚀后处理（in-situpostetchtreatment；in-situPET）以去除干法刻蚀所产生的大分子，如图2C所示。

具体地，以所述锗硅遮蔽层101为掩膜对所述PMOS的源极和漏极区域进行干法刻蚀，在所述半导体衬底100上形成碗状沟槽103。其中，锗硅遮蔽层101位于PMOS区的部分会被刻蚀掉一部分，在PMOS的伪栅极1001的两侧形成了临时侧墙102，如图2C所示。

如现有技术所示，在干法刻蚀形成碗状沟槽103的过程中，会在伪栅极硬掩膜（简称硬掩膜）1002、临时侧壁102上以及碗状沟槽103的内壁上形成大量的含硅大分子（简称：大分子）300。因此，在本实施例中，在干法刻蚀之后，进行原位刻蚀后处理（in-situPET），以去除在之前的干法刻蚀形成碗状沟槽的过程中产生的大分子。经过原位刻蚀后处理，可以去除全部大分子，或可以去除大部分的大分子而仅残留一小部分的大分子（记作：残留的含硅大分子300’），如图2C所示。

原位刻蚀后处理（in-situPET）的方法，主要是在反应室内通入一定的气体进行反应，以去除含硅大分子。示例性地，在进行原位刻蚀后处理（in-situPET）时，所采用的气体可以为N₂、O₂和H₂中的一种或其中两种以上的组合，还可以为CF₄、CHF₃、CH₂F₂、CH₃F、O₂、HCl、HBr、SO₂、He、CH₄等气体中的一种或其中两种以上的组合。所采用的功率（Power）为0～2000W；所采用的压力（Pressure）为0～200mtor；所采用的偏置射频电压（BiasRFVoltage）为0～2000V。可选地，气体的流速为0～500sccm；优选地，对气体的流速可以按如下几种方案进行设置：

方案A.仅通入N₂，气体流速为100～400sccm，气体通入时间为10～120秒（s）。

方案B.仅通入O₂，气体流速为100～300sccm，气体通入时间为10～120s。

方案C.仅通入H₂，气体流速为50～200sccm，气体通入时间为10～120s。

方案D.通入N₂和O₂，总的气体流速为100～500sccm，其中，氮气和氧气的原子比为1:2<N₂:O₂<20:1。

方案E.通入N₂和H₂，总的气体流速为100～500sccm，其中，氮气和氢气的原子比为1:2<N₂:H₂<20:1。

方案F.通入N₂、O₂和H₂，其中，总的气体流速为100～500sccm，并且，H₂的摩尔百分比<5%。

在本实施例中，在PET处理的过程中，需要控制氧气的量以避免造成界面层（IL）的重新生长（re-growth）；需要控制氮气的量以避免影响Σ形沟槽的形成。并且，由于氢气可以去除部分的锗硅遮蔽层，因此，在形成锗硅遮蔽层时应使其厚度相对现有技术增加一些，以补偿PET处理造成的锗硅遮蔽层的损耗。

步骤A4：对所述锗硅遮蔽层101进行灰化处理，并去除光刻胶层200，如图2D所示。

示例性地，去除光刻胶层200的方法为剥离法。在采用剥离法去除光刻胶时，也不采用硫酸作为剥离液，以防止对TiN的影响。

在存在残留的含硅大分子300’的情况下，虽然灰化工艺对含硅大分子的去除能力比较弱，剥离工艺由于采用不含硫酸的剥离液对对含硅大分子的去除能力也比较弱；但是，由于残留的含硅大分子300’由于数量较少且体积较小，因此可以被完全去除，如图2D所示。

步骤A5：进行湿法刻蚀以在碗状沟槽103的基础上形成Σ形沟槽104，如图2E所示。

在进行湿法刻蚀时，所采用的刻蚀液可以为有机碱或无机碱。示例性地，无机碱可以为KOH、NaOH、NH₄OH等；有机碱可以为TMAH或EDP等。

由于在碗状沟槽103内不存在含硅大分子，因此，可以保证形成的Σ形沟槽104为正常的形状且各个Σ形沟槽104的深度一致，如图2E所示。

步骤A6：对Σ形沟槽104进行预清洗（即，锗硅工艺前的预清洗），并通过沉积工艺在Σ形沟槽104内形成锗硅层105，如图2F所示。

其中，预清洗的目的是去除Σ形沟槽104表面的氧化物，预清洗所采用的清洗液可以为HF（氢氟酸）或其他液体。

在沉积锗硅层105的过程中，可以采用HCl、HBr等多种原位锗硅选择性气体（insituSiGeselectivitygas）。

由于在进行锗硅沉积时，在硬掩膜1002和临时侧壁102上以及碗状沟槽103的侧壁上不存在含硅大分子300，因此，不会出现锗硅在相应位置的非正常沉积的问题（即，不会造成锗硅在硬掩膜或侧壁上的非正常沉积以及导致锗硅层105出现异常），如图2F所示。于是，后续的源漏极离子注入、金属硅化物形成、层间介电层CMP、伪栅极的去除、接触孔的刻蚀等工艺不会受到不良影响，可以保证最终制得的半导体器件的良率下降，即，相对于现有技术，提高了半导体器件的良率。

在本实施例中，步骤A3中的刻蚀后处理（PET）的步骤，也可以设置到步骤A4之后、步骤A5（刻蚀形成Σ形沟槽104的步骤）之前，此时仍可保证在步骤A5之前完全去除含硅大分子。此时的刻蚀后处理（PET）称作异位刻蚀后处理（out-situPET），所选用的刻蚀气体以及刻蚀的工艺条件可以与上述步骤A3相同。此外，在本实施例中，形成Σ形沟槽104的步骤也可以被省略。

在步骤A6之后，本实施例的半导体器件的制造方法还可以包括如下步骤：

步骤A7：去除锗硅遮蔽层、形成侧墙（或称主侧墙）的步骤、形成源漏极、形成金属硅化物、进行应力临近技术（SPT）处理；

步骤A8：形成ILD和金属栅极的步骤；

步骤A9：形成接触孔和金属层。

这些后续步骤均可以根据现有技术中各种技术方案来实现，此处不再一一赘述。

本发明实施例的半导体器件的制造方法，通过在干法刻蚀形成用于容置锗硅层的沟槽的步骤之后、形成锗硅层的步骤之前增加刻蚀后处理（PET）的步骤，可以去除在干法刻蚀形成沟槽的过程中产生的含硅大分子，因而可以提高半导体器件的良率。

参照图3，其示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。具体包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成PMOS的伪栅极、伪栅极硬掩膜和偏移侧壁；

步骤S102：在所述半导体衬底上形成锗硅遮蔽层，并在所述锗硅遮蔽层上形成覆盖其位于PMOS区以外的部分的光刻胶层；

步骤S103：通过干法刻蚀在所述半导体衬底内形成位于所述PMOS的伪栅极两侧的碗状沟槽；

步骤S104：进行刻蚀后处理以去除所述干法刻蚀过程中所产生的大分子；

步骤S105：进行湿法刻蚀以在所述碗状沟槽的基础上形成Σ形沟槽；

步骤S106：在所述Σ形沟槽内形成锗硅层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成PMOS的伪栅极、伪栅极硬掩膜和偏移侧壁；

步骤S102：在所述半导体衬底上形成锗硅遮蔽层，并在所述锗硅遮蔽层上形成覆盖其位于PMOS区以外的部分的光刻胶层；

步骤S103：通过干法刻蚀在所述半导体衬底内形成位于所述PMOS的伪栅极两侧的碗状沟槽；

步骤S104：进行刻蚀后处理以去除所述干法刻蚀过程中所产生的大分子；

步骤S105：进行湿法刻蚀以在所述碗状沟槽的基础上形成Σ形沟槽；

步骤S106：在所述Σ形沟槽内形成锗硅层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103与所述步骤S104之间还包括步骤S1034：对所述锗硅遮蔽层进行灰化处理，并去除所述光刻胶层。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104与所述步骤S105之间还包括步骤S1045：对所述锗硅遮蔽层进行灰化处理，并去除所述光刻胶层。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述刻蚀后处理所采用的气体包括N₂、O₂和H₂中的一种或其中两种以上的组合。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述刻蚀后处理所采用的气体包括CF₄、CHF₃、CH₂F₂、CH₃F、O₂、HCl、HBr、SO₂、He、CH₄中的一种或其中两种以上的组合。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述刻蚀后处理的工艺条件为：功率为0～2000W，压力为0～200mtor，偏置射频电压为0～2000V，气体流速为0～500sccm。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述刻蚀后处理对反应气体的设置方案包括：

通入N₂，气体流速为100～400sccm，气体通入时间为10～120秒；

或，通入O₂，气体流速为100～300sccm，气体通入时间为10～120s；

或，通入H₂，气体流速为50～200sccm，气体通入时间为10～120s；

或，通入N₂和O₂，总的气体流速为100～500sccm，其中N₂和O₂的原子比大于1:2小于20:1；

或，通入N₂和H₂，总的气体流速为100～500sccm，其中N₂和H₂的原子比大于1:2小于20:1；

或，通入N₂、O₂和H₂，其中，总的气体流速为100～500sccm，并且，H₂的摩尔百分比小于5%。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述湿法刻蚀所采用的刻蚀液包括有机碱或无机碱。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105与所述步骤S106之间还包括步骤S1056：对所述Σ形沟槽进行预清洗。

10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S1056中，所述预清洗所采用的清洗液包括氢氟酸。

11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，在形成所述锗硅层的过程中所采用的原位锗硅选择性气体包括HCl和HBr中的至少一种。

12.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括如下步骤：

步骤S107：形成主侧墙、源极和漏极、金属硅化物，进行应力临近技术处理；

步骤S108：形成层间介电层和金属栅极；

步骤S109：形成接触孔和金属层。