KR101799647B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법에서, 제 1 반도체층, 제 1 반도체층 상부에 배치된 산화물층, 및 산화물층 상부에 배치된 제 2 반도체층을 포함한 핀 구조물이 형성된다. 핀 구조물의 산화물층 및 제 1 반도체층은 격리 절연층 내에 내장되는 반면, 핀 구조물의 제 2 반도체층은 격리 절연층으로부터 돌출하도록 격리 절연층이 형성된다. 채널을 형성하기 위해서 노출된 제 2 반도체층 상에 제 3 반도체층이 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적 회로에 관한 것이고, 보다 구체적으로는 핀 구조물을 갖는 반도체 디바이스 및 그 제조 공정에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해서 나노미터 기술 공정 노드로 진보됨에 따라 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 등의 3차원 설계의 개발에서 제조 및 설계 모두로부터의 도전 과제가 발생되었다. Fin FET는 일반적으로 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성되는, 높은 종횡비를 갖는 반도체 핀을 포함한다. 채널 및 소스/드레인 영역의 표면적 증가의 이점을 이용하여 핀 구조물 상부 및 측면을 따라 게이트가 형성되어(예를 들어, 래핑) 더 빠르고, 더 신뢰성있고, 더 잘 제어되는 반도체 트랜지스터 디바이스를 생성한다. 일부 디바이스에 있어서, 예를 들어 실리콘 게르마늄(SiGe), 실리콘 인화물(SiP) 또는 실리콘 카바이스(SiC)를 이용한 FinFET의 소스/드레인(S/D) 부분에서의 변형된 재료가 캐리어 이동성을 향상시키기 위해 사용될 수 있다. 또한, 산화물 구조물 상의 채널은 캐리어 이동도를 향상시키고 일직선 핀 프로파일을 유지하기 위해 제안되었다. 추가적으로, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 이용한 FinFET의 소스/드레인(S/D) 부분에서의 변형된 재료가 캐리어 이동성을 향상시키기 위해 사용될 수 있다. 예를 들어, PMOS 디바이스의 채널에 가해진 압축 응력은 채널에서의 홀 이동도를 유리하게 향상시킨다. 유사하게, NMOS 디바이스의 채널에 가해진 인장 응력은 채널에서의 전자 이동도를 유리하게 향상시킨다. 그러나, 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 그러한 피처(feature) 및 공정을 구현하기 위해서는 도전 과제가 있다.
본 발명개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라, 여러 피처들은 일정한 비율로 그려지지 않았으며, 단지 예시의 목적으로만 사용된다는 것이 강조된다. 실제, 여러 피처들의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 발명개시의 일실시예에 따른 반도체 FET 디바이스의 예시적인 공정 흐름도이다.
도 2 내지 도 8은 본 발명개시의 일실시예에 따른 반도체 FET 디바이스를 제조하는 예시적인 공정들이다.
이하의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공함이 이해되어야 한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치의 구체적인 실시예 또는 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 엘리먼트의 치수는 개시된 범위 또는 값들에 한정되지 않지만, 공정 조건 및/또는 디바이스의 원하는 특성에 의존될 수 있다. 또한, 다음의 상세한 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 피처들이 단순화 및 명료화를 위해 상이한 스케일로 임의로 그려질 수 있다.
또한, 도면들에 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들이 그에 따라 해석될 수 있다. 추가적으로, "~로 이루어진"이란 용어는 "~를 포함하는" 또는 "~ 로 구성된"을 의미할 수 있다.
도 1은 본 발명개시의 일실시예에 따른 반도체 FET 디바이스를 제조하는 예시적인 흐름도이다. 이 흐름도는 전체 제조 공정의 관련 부분만을 예시한다. 도 1에 나타낸 동작들 이전, 동안, 그리고 이후에 추가의 동작들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것을 이해하여야 한다. 동작들/공정들의 순서는 상호교환될 수 있다.
도 1의 S101에서, 반도체 재료의 적층된 층들이 도 2에 나타낸 바와 같이 기판 상부에 형성된다. 반도체 재료의 적층된 층들은 기판(10) 상부에 형성되고, 제 1 반도체층(15), 중간 반도체층(20), 및 제 2 반도체층(30)을 포함한다.
기판(10)은, 예를 들어, 약 1 × 1015 cm- 3 내지 약 3 × 1015 cm-3의 범위 내의 불순물 농도를 갖는 p형 실리콘 기판이다. 다른 실시예에서, 기판(10)은 약 1 × 1015 cm-3 내지 약 3 × 1015 cm-3의 범위 내의 불순물 농도를 갖는 n형 실리콘 기판이다. Si 기판(10)은 일부 실시예에서 (100) 상부 표면을 갖는다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소의 반도체, SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일실시예에 있어서, 기판(10)은 SOI(silicon-on-insulator) 기판의 실리콘층이다. SOI 기판이 사용될 때, 핀 구조물은 SOI 기판의 실리콘층으로부터 돌출되거나, SOI 기판의 절연층으로부터 돌출될 수 있다. 후자의 경우에, SOI 기판의 실리콘 층은 핀 구조물을 형성하는데 사용된다. 비정질 Si 또는 비정질의 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 기판(10)으로서 또한 사용될 수있다. 기판(10)은 적합하게 불순물(예를 들어, p형 또는 n형 불순물)로 도핑되어진 다양한 영역을 포함할 수 있다.
제 1 반도체층(15)는 불순물이 주입된 기판의 부분일 수 있다. 펀치-스루(punch-through) 효과를 방지하기 위해 이온 주입이 수행된다. 도펀트는 예를 들어, n형 Fin FET에 대하여 붕소 (BF2)이고, p형 핀 FET에 대해서는 인이다. 제 1 반도체층(15)은 Fin FET의 웰층이 된다.
일부 실시예에 있어서, 제 1 반도체층(15)이 기판(10) 상부에 에피택셜 성장될 수 있다. 에피택셜층(15)은 인시튜(in-situ) 도핑 및/또는 이온 주입에 의해 도핑될 수 있다.
중간 반도체 (20)이 제 1 반도체층(15)의 표면 상부에 에피택셜하게 성장되고, 제 2 반도체 층 (30)이 중간 반도체층 상부에 에피택셜하게 성장된다. 또한, 제 1 마스크층(102) 및 제 2 마스크층(104)을 포함하는 마스크층(100)이 제 2 반도체층(30) 상부에 형성된다.
중간 반도체층(20)은, 예를 들어 Ge 또는 Si(1-x)Gex이고, 여기서 x는 약 0.1 내지 약 0.9의 범위 내에 있다. 본 실시예에 있어서, Si(1-x)Gex는 중간 반도체층(20)로서 사용된다. 본 발명개시에 있어서, Si1 - xGex는 간략하게 SiGe로서 지칭될 수 있다. SiGe층(20)의 두께는 일부 실시예에 있어서 약 10 nm 내지 약 100 nm의 범위 내에 있다. 특정 실시예에 있어서, SiGe층(20)의 두께는 약 1 ㎚ 내지 약 20 ㎚의 범위 내이거나, 또는 다른 실시예에 있어서 약 2 nm 내지 10 nm의 범위 내에 있다.
SiGe층의 에피택셜 성장은 약 500 ℃ 내지 700 ℃의 범위 내의 온도에서 약 10 내지 100 Torr(약 133 Pa 내지 약 1333 Pa)의 범위 내의 압력에서 소스 가스로서 SiH4 및/또는 SiH2Cl2 및 GeH4를 사용함으로써 수행될 수 있다.
제 2 반도체층(30)은, 예를 들어 Si 또는 Si(1-y)Gey이고, 여기서 y < x이다. 제 2 반도체층(30)은 본 실시예에 있어서 Si이다. Si 제 2 반도체층(30)은 일부 실시예에 있어서 약 20 nm 내지 약 200 nm의 범위 내의 두께를 가진다. 특정 실시예에 있어서, Si 제 2 반도체층(30)의 두께는 약 50 ㎚ 내지 약 100 ㎚의 범위 내에 있다. Si층의 에피택셜 성장은 약 500 ℃ 내지 700 ℃의 범위 내의 온도에서 약 10 내지 100 Torr(약 133 Pa 내지 약 1333 Pa)의 범위 내의 압력에서 소스 가스로서 SiH4 및/또는 SiH2Cl2를 사용함으로써 수행될 수 있다.
마스크층(100)은 예를 들면 제 1 마스크 층으로서 패드 산화물(예를 들어, 실리콘 산화물)층(102), 및 제 2 마스크 층으로서 실리콘 질화물(SiN) 마스크 층 (104)을 포함할 수 있다. 일부 실시예에 있어서, 패드 산화물층(102)의 두께는 약 2 nm 내지 약 15 nm의 범위 내에 있고, 실리콘 질화물 마스크층(104)의 두께는 약 10 nm 내지 약 50 nm의 범위 내에 있다.
도 1의 S102에서, 마스크층을 가진 반도체 재료의 적층형 층이, 도 3에 나타낸 바와 같이, X 방향으로 연장된 핀 구조물(40) 내로 패터닝된다.
패터닝 동작을 사용함으로써, 마스크층(100)은 마스크 패턴으로 패터닝된다. 각 패턴의 폭은 일부 실시예에 있어서 약 5 nm 내지 약 40 ㎚의 범위 내에 있거나, 또는 다른 실시예에 있어서 약 10 nm 내지 약 30 nm의 범위 내에 있을 수 있다.
도 3에 나타낸 바와 같이, 에칭 마스크로서 마스크 패턴을 이용함으로써, 제 3 반도체층(30), 중간 반도체층(20) 및 제 1 반도체 층(15)이, 건식 에칭 방법 및/또는 습식 에칭 방법을 사용한 트렌치 에칭에 의해, 핀 구조체(40)로 패터닝된다. 일부 실시예에 있어서, 기판(10)의 부분이 또한 에칭될 수 있다.
도 3에서, 2개의 핀 구조물(40)은 서로 인접하여 배치된다. 그러나, 핀 구조물의 수는 2개에 한정되지 않는다. 핀 구조물의 수는 1, 3, 4, 또는 5 이상일 수 있다. 추가적으로, 하나 이상의 더미 핀 구조물이, 패터닝 공정에서의 패턴 정확도를 향상시키기 위해 핀 구조물(4)의 양측에 인접하여 배치될 수 있다. 핀 구조물(40)의 (Y 방향으로의) 폭은 일부 실시예에 있어서 약 5 nm 내지 약 40 ㎚의 범위 내에 있으며, 특정 실시예에 있어서 약 7 nm 내지 약 15 nm의 범위 내일 수 있다. 핀 구조물(40)의 Z 방향으로의 높이는 일부 실시예에 있어서 약 100 nm 내지 약 300 nm의 범위 내에 있고, 다른 실시예에 있어서 약 50 nm 내지 100 nm의 범위 내에 있을 수 있다. 핀 구조물(40) 사이의 공간은 일부 실시예에 있어서 약 5 nm 내지 약 80 ㎚의 범위 내에 있으며, 다른 실시예에 있어서 약 7 nm의 내지 15 nm의 범위 내에 있을 수 있다. 그러나, 본 기술분야의 당업자는 본 명세서 전반에 걸쳐 인용된 치수 및 값들은 단지 예시이며, 집적 회로의 상이한 스케일들에 적합하게 변경될 수 있다는 것을 인지할 것이다. 또한, 일부 실시예에 있어서, 핀 구조물(40) 중 적어도 하나는 n형 Fin FET을 위한 것이고, 핀 구조물(40) 중 적어도 하나는 p형 Fin FET을 위한 것이다.
본 발명개시의 일실시예에 있어서, 핀 구조물(40)의 폭은 타겟 채널 폭보다 작게 설정될 수 있다는 것이 주목된다.
도 1의 S103에서, 핀 구조물(40) 내의 중간 반도체층(20)이 산화된다. 본 발명개시의 일실시예에 있어서, 중간 반도체층(20)은 SiGe이고, 제 1 및 제 3 반도체층은 Si이고, SiGe층(20)은 도 4에 나타낸 바와 같은 SiGe 산화물층(25)을 형성하기 위해 산화된다.
SiGe(특히 Ge)는 Si보다 빠르게 산화되기 때문에 SiGe 산화물층(25)은 선택적으로 형성될 수 있다. 그러나, Si 제 1 반도체층(15) 및 Si 제 3 반도체층(30)이 또한 실리콘 산화물층(17 및 32)을 형성하기 위해 약간 산화될 수 있다.
SiGe층은 산소(O2), 수소(H2) 또는 수증기(H2O)를 포함한 대기에서 어닐링 또는 가열에 의해 산화 될 수 있다. 본 실시예에 있어서, 수증기를 이용한 습식 산화가 약 400 ℃ 내지 약 800 ℃의 범위 내의 온도에서 약 1시간 내지 4시간 동안 대략 대기압에서 수행된다. SiGe 산화물층(25)의 두께는 일부 실시예에 있어서, 약 5 nm 내지 25 nm의 범위 내에 있고, 또는 다른 실시예에 있어서 약 10 nm 내지 20 ㎚의 범위 내에 있다. 이 산화 동작에 의해, 중간 반도체층(20)(SiGe)은 완전히 산화된다.
본 발명개시의 일부 실시예에 있어서, 실리콘 산화물층(17, 32)과 SiGe 산화물층(25)의 부분은 예를 들어 습식 에칭을 이용함으로써 선택적으로 제거될 수 있다. 습식 에칭의 에천트는 희석된 HF일 수 있다. 에칭 조건(예를 들어, 에칭 시간)을 조정함으로써, 제 1 및 제 3 Si층의 측벽에 형성된 실리콘 산화물층(17, 32)이 제거될 수 있다. SiGe 산화물층(25)이 또한 약간 에칭된다.
도 1의 S104에서, 격리 절연층(50)은 도 5에 나타낸 바와 같이 기판(10) 및 핀 구조물(40) 상부에 형성된다. 격리 절연층(50)은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성(flowable) CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 재료층을 포함한다. 유동성 CVD에서는, 실리콘 산화물 대신에 유동성 유전체 재료가 성막된다. 유동성 유전체 재료는, 그 이름이 제시하는 바와 같이, 고종횡비로 갭 또는 공간을 채우기 위해 성막 동안에 "유동(flow)"될 수 있다. 일반적으로, 성막된 막이 유동될 수 있게 하도록 다양한 화학물이 실리콘-함유 전구체에 첨가된다. 일부 실시예에 있어서, 질소 수소 본딩이 첨가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예로는, 실리케이트, 실록산, 메틸 실세스퀴옥산(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane)(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오르도실리케이트(TEOS), 또는 트리 실릴아민(TSA)과 같은 실릴아민을 포함한다. 이러한 유동성 실리콘 산화물 재료는 다중 동작 공정에서 사용된다. 유동성 막이 성막된 후에, 그것은 경화되고, 이어서 어닐링되어 원하지 않은 엘리먼트(들)을 제거하여 실리콘 산화물을 형성한다. 원하지 않은 엘리먼트(들)이 제거되면, 유동성 막은 밀도가 높아지고(densify) 수축된다. 일부 실시예에 있어서, 다중 어닐링 공정이 시행된다. 유동성 막은 한번 이상 경화되고 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 격리 절연층(50)은 일부 실시예에 있어서 SOG, SiO, SiON, SiOCN 및/또는 불소-도핑된 실리케이트 글라스(FSG)의 하나 이상의 층에 의해 형성될 수 있다.
격리 절연층(50)을 형성한 후에, 열 공정, 예를 들어 어닐링 공정이 격리 절연층(50)의 품질을 향상시키기 위해 수행될 수 있다. 열 공정은 평탄화 동작 이전 또는 이후에 수행될 수 있다.
도 1의 S105에서, 격리 절연층(50)의 두께는, 도 6에 나타낸 바와 같이, 핀 구조물(40)의 일부분을 노출시키기 위해, 예를 들어 화학 기계적 연마(chemical mechanical polishing; CMP) 방법을 포함한 평탄화 공정 및/또는 에치-백 공정에 의해 감소된다. 평탄화 동작 동안에, 마스크 패턴(100) 및 격리 절연층(50)의 상부 부분은 제거된다. 또한, 에치-백 공정에 의해 격리 절연층(50)의 두께가 감소된다.
핀 구조물(40)의 노출된 부분(42)을 포함한 핀 구조물의 일부는 Fin FET의 채널이 되고, 격리 절연층 내에 내장된 핀 구조물의 일부는 Fin FET의 웰층(44)이 된다. 에치-백 동작은 건식 에칭 또는 습식 에칭을 사용함으로써 수행될 수 있다. 에칭 시간을 조정함으로써, 남아 있는 격리 절연층(50)의 원하는 두께를 얻을 수 있다.
도 6에서, SiGe 산화물층(25)은 격리 절연층(50)으로부터 노출되지 않고, 채널층(42)의 저부는 격리 절연층(50) 내에 내장된다. 그러나, 일부 실시예에 있어서, SiGe 산화물층(25) 및 전체 채널층(42)은 격리 절연층(5)으로부터 노출될 수 있다.
도 1의 S106에서, 제 3 반도체층(45)이 도 7에 나타낸 바와 같이 (Y 방향으로의) Fin FET의 채널의 폭을 조정하기 위해 채널층(42) 상부에 형성된다.
상기 기재된 바와 같이, 제 1 및 제 3 반도체층(Si)(15, 30)의 측벽은 SiGe층(20)의 산화 동안에 산화된다. SiGe층(20)을 완전히 산화시키기 위해, 제 1 및 제 3 반도체층(Si)(15, 30) 상부에 형선된 실리콘 산화물층의 두께는 두꺼워지는 경향이 있고, 그것은 결국 핀 구조물의 폭을 감소시킨다. 특히, 채널이 될 핀 구조물의 상부 부분의 폭이 감소될 것이다.
그러나, 채널층(42) 상부에 제 3 반도체층(45)을 형성함으로써, Fin FET의 채널의 폭은 회복될(recovered) 수 있고, 원하는 채널 폭이 얻어질 수 있다. 도 7에 나타낸 바와 같이, 제 3 반도체층(45)을 가진 Fin FET의 채널의 폭은 일반적으로 웰층(44)의 폭보다 크다.
제 3 반도체층(45)은 채널층42) 상에 에피택셜하게 형성되고, 채널층(42)이 실리콘인 경우, 실리콘을 포함한다. 일부 실시예에 있어서, 제 3 반도체층(45)은 Si 및 Ge를 포함할 수 있고, 인 및/또는 카본과 같은 추가 재료를 또한 포함할 수 있다. 제 3 반도체층(45)은 에피택셜 성장 동안에 도펀트로 적절하게 도핑될 수 있거나, 또는 도핑되지 않을 수 있다.
Si 제 3 반도체층(45)의 에피택셜 성장은, 약 500 ℃ 내지 700 ℃의 범위 내의 온도에서 약 10 내지 100 Torr(약 133 Pa 내지 약 1333 Pa)의 범위 내의 압력에서 소스 가스로서 SiH4 및/또는 SiH2Cl2를 사용함으로써 수행될 수 있다.
본 실시예에 있어서, 제 3 반도체층(45)은 실리콘으로 이루어지고, 제 3 반도체층(45) 및 채널층(42)에 의해 형성된 Fin FET의 채널은 Ge를 함유하지 않는다. 상기 기재된 바와 같이, SiGe층(20)은 완전히 산화되고, SiGe 반도체 층은 남지 않는다. 따라서, 제 3 반도체층(45)의 에피캑셜 성장 동안에, SiGe층으로부터 Ge는 확산되지 않는다. 본 발명개시의 일부 실시예에 있어서, Ge에 대응하는 신호는 EDX(에너지 분산 X-선 분광법)에 의해 채널층(42)의 저부에서 관찰되지 않고, 이것은 반도체 SiGe가 포함되지 않았음을 나타낸다.
도 1의 S107에서, 게이트 구조물(60)이 핀 구조물(40)의 채널층(42)의 부분 상부에 형성된다. 게이트 구조물(60)은 Y 방향으로 연장되고, 게이트 유전체층(70) 및 전극층(80)을 포함한다. 도 8에서 2개의 핀 구조물을 대해서 하나의 게이트 구조물(6)이 형성되었지만, 2개의 게이트 구조물이 2개의 핀 구조물에 대해서 각각 형성될 수 있다.
게이트 유전체 재료 및 전극 재료가 격리 절연층(50) 및 채널층(42) 상부에 형성되고, 이어서 패터닝 동작이 게이트 전극층(80) 및 게이트 유전체층(70)을 포함한 게이트 구조물을 얻기 위해 수행된다. 게이트 전극층(80)은 본 실시예에서 폴리 실리콘이다. 폴리 실리콘의 패터닝은 일부 실시예에 있어서 실리콘 질화물층 및 산화물층을 포함한 하드 마스크를 사용함으로써 수행된다. 게이트 유전체층은 CVD, PVD, ALD, e-빔 증착 또는 다른 적합한 공정에 의해 형성된 실리콘 산화물일 수 있다.
일실시예에 있어서, 게이트-라스트 기술(게이트 대체 기술)이 채용된다. 게이트 라스트 기술에서, 게이트 전극층(80) 및 게이트 유전체층(70)은 각각, 궁극적으로 제거되는, 더미 전극층 및 더미 게이트 유전체이다.
일부 실시예에 있어서, 게이트 유전체층(70)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k 유전체 재료의 하나 이상의 층을 포함 할 수있다. 하이-k 유전체 재료는 금속 산화물을 포함한다. 하이-k 유전체를 위해 사용되는 금속 산화물의 예로는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시예에 있어서, 게이트 유전체층(70)의 두께는 약 1 nm 내지 5 nm의 범위 내에 있다. 일부 실시예에 있어서, 게이트 유전체층(70)은 실리콘 이산화물로 이루어진 계면층을 포함할 수 있다. 일부 실시예에 있어서, 상기 게이트 전극층(80)은 단층 또는 다층 구조를 포함할 수 있다.
또한, 게이트 전극층(80)은 균일한 또는 불균일한 도핑으로 도핑된 폴리 실리콘일 수있다. 일부 대안적인 실시예에 있어서, 게이트 전극층(80)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi과 같은 금속, 기판 재료와 호환되는 일 함수를 가진 다른 전도성 재료, 또는 이들의 조합을 포함할 수 있다. 게이트 전극층(80)을 위한 전극층은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적합한 방법을 사용하여 형성될 수 있다. (X 방향으로의) 게이트 전극층(80)의 폭은 일부 실시예에 있어서 약 30 nm 내지 약 60 nm의 범위 내에 있다.
Fin FET 디바이스에는 측벽 절연층, 소스/드레인 구조물, 층간 절연층, 콘택/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 공정이 시행될 수 있다는 것이 이해된다.
여기에 설명된 다양한 실시예 또는 예시들은 기존의 기술에 비해 여러 이점들을 제공한다. 본 발명개시의 일부 실시예에서, 채널층이 격리 절연층을 형성하기 위해 노출된 후에, 에피택셜 채널층이 Fin FET의 채널의 폭을 증가시키기 위해 형성되고, 그에 따라 원하는 채널 폭이 얻어진다. 채널 폭을 회복하기 위해 에픽택셜 채널을 형성함으로써, SiGe를 SiGe 산화물로 완전히 산화시키고, SiGe층을 광범위하게 산화시키기 위한 공정 윈도우를 만드는 것이 가능하다. 또한, 핀 구조물의 폭을 더 작게 에칭하는 것이 가능해지므로, SiGe를 완전시 산화시키는 시간이 적어지고, 그에 따라 실리콘 산화물의 두께가 감소되고(실리콘 폭의 손실을 초래한다) 열 이력을 감소시킨다.
모든 이점들이 여기서 반드시 논의되지는 않고, 특정 이점은 모든 실시예 또는 예시들에 대해 필요로되지 않으며, 다른 실시예 또는 예시들이 상이한 이점들을 제공할 수 있다는 것이 이해될 것이다.
본 발명개시의 일양상에 따르면, 반도체 디바이스를 제조하는 방법에서, 제 1 반도체층, 제 1 반도체층 상부에 배치된 산화물층, 및 산화물층 상부에 배치된 제 2 반도체층을 포함한 핀 구조물이 형성된다. 핀 구조물의 산화물층 및 제 1 반도체층은 격리 절연층 내에 내장되는 반면, 핀 구조물의 제 2 반도체층은 격리 절연층으로부터 돌출하여 노출되도록 격리 절연층이 형성된다. 채널을 형성하기 위해서 노출된 제 2 반도체층 상에 제 3 반도체층이 형성된다.
본 발명개시의 또다른 양상에 따르면, 반도체 디바이스를 제조하는 방법에서, 반도체층의 스택이 형성된다. 스택은 제 1 반도체층, 제 1 반도체층 상부에 배치된 중간 반도체층, 및 중간 반도체층 상부에 배치된 제 2 반도체층을 포함한다. 제 1 반도체층, 중간 반도체층, 및 제 2 반도체층을 패터닝함으로써 핀 구조물이 형성된다. 핀 구조물 내의 중간 반도체층은 산화된다. 핀 구조물의 산화된 중간 반도체층 및 제 1 반도체층은 격리 절연층 내에 내장되는 반면, 핀 구조물의 제 2 반도체층은 격리 절연층으로부터 돌출하여 노출되도록 격리 절연층이 형성된다. 채널을 형성하기 위해서 노출된 제 2 반도체층 상에 제 3 반도체층이 형성된다.
본 발명개시의 또다른 양상에 따르면, 반도체 디바이스는 Fin FET 디바이스를 포함한다. Fin FET 디바이스는 핀 구조물 및 게이트 스택을 포함한다. 핀 구조물은 제 1 방향으로 연장하고 격리 절연층으로부터 돌출한다. 핀 구조물은 웰층, 웰층 상부에 배치된 산화물층, 및 산화물층 상부에 배치된 채널층을 포함한다. 게이트 스택은 게이트 전극층 및 게이트 유전체층을 포함하고, 채널층의 일부를 덮으며, 제 1 방향에 직교하는 제 2 방향으로 연장한다. 제 2 방향의 웰층의 폭은 제 2 방향의 채널층의 폭보다 작다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들 또는 예시들의 피처를 약술한다. 당업자는 여기에 개시된 실시예들 또는 예시들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 반도체층, 상기 제 1 반도체층 상부에 배치된 산화물층, 및 상기 산화물층 상부에 배치된 제 2 반도체층을 포함한 핀(fin) 구조물을 형성하는 단계;
    상기 핀 구조물의 상기 산화물층 및 상기 제 1 반도체층은 격리 절연층 내에 내장되는 반면, 상기 핀 구조물의 상기 제 2 반도체층은 상기 격리 절연층으로부터 돌출하여 노출되도록 상기 격리 절연층을 형성하는 단계; 및
    상기 반도체 디바이스의 채널을 형성하기 위해서 상기 노출된 제 2 반도체층 상에 제 3 반도체층을 형성하는 단계
    를 포함하고,
    상기 핀 구조물을 형성하는 단계는 상기 산화물층을 형성하기 위해 상기 제 1 반도체층 상부에 배치된 중간 반도체층을 산화시키는 단계를 포함하고,
    상기 핀 구조물의 상기 중간 반도체층을 산화시키는 동안 상기 제 1 반도체층의 측벽 및 상기 제 2 반도체층의 측벽은 산화되어 실리콘 산화물을 형성하고, 상기 제 1 반도체층의 측벽 및 상기 제 2 반도체층의 측벽에 형성된 상기 실리콘 산화물은 제거되는 것인, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 반도체층은 실리콘 또는 실리콘 화합물을 포함하는 것인, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 3 반도체층은 실리콘 또는 실리콘 화합물을 포함하고, 상기 노출된 제 2 반도체층 상에서 에피택셜하게 형성되는 것인, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 반도체층의 폭은 상기 채널의 폭보다 작은 것인, 반도체 디바이스 제조 방법.
  5. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 반도체층, 상기 제 1 반도체층 상부에 형성된 중간 반도체층, 및 상기 중간 반도체층 상부에 형성된 제 2 반도체층을 포함한 반도체층 스택을 형성하는 단계;
    상기 제 1 반도체층, 상기 중간 반도체층, 및 상기 제 2 반도체층을 패터닝하여 핀 구조물을 형성하는 단계;
    상기 핀 구조물 내의 상기 중간 반도체층을 산화시키는(oxidizing) 단계로서, 상기 핀 구조물의 상기 중간 반도체층을 산화시키는 동안 상기 제 1 반도체층의 측벽 및 상기 제 2 반도체층의 측벽은 산화되어 실리콘 산화물을 형성하는, 산화시키는 단계;
    상기 제 1 반도체층의 측벽 및 상기 제 2 반도체층의 측벽에 형성된 상기 실리콘 산화물을 제거하는 단계;
    상기 핀 구조물의 상기 산화된 중간 반도체층 및 상기 제 1 반도체층은 격리 절연층 내에 내장되는 반면, 상기 핀 구조물의 상기 제 2 반도체층은 상기 격리 절연층으로부터 돌출하여 노출되도록 상기 격리 절연층을 형성하는 단계; 및
    상기 반도체 디바이스의 채널을 형성하기 위해서 상기 노출된 제 2 반도체층 상에 제 3 반도체층을 형성하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 중간 반도체층은 SiGe를 포함하는 것인, 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 핀 구조물 내의 상기 중간 반도체층을 산화시키는 단계에서, 상기 SiGe는 완전히 산화되는 것인, 반도체 디바이스 제조 방법.
  8. 제 5 항에 있어서,
    상기 핀 구조물 내의 상기 제 1 반도체층의 폭은 상기 채널의 폭보다 작은 것인, 반도체 디바이스 제조 방법.
  9. 제 5 항에 있어서,
    상기 격리 절연층을 형성하는 단계는,
    상기 핀 구조물이 절연 재료 내에 완전히 내장되도록 상기 핀 구조물 상부에 상기 절연 재료를 형성하는 단계; 및
    상기 핀 구조물의 상기 제 2 반도체층이 상기 격리 절연층으로부터 돌출하도록 상기 절연 재료의 부분을 제거하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 반도체층, 상기 제 1 반도체층 상부에 형성된 중간 반도체층, 및 상기 중간 반도체층 상부에 형성된 제 2 반도체층을 포함하는 반도체층들의 스택을 형성하는 단계;
    상기 제 1 반도체층, 상기 중간 반도체층 및 상기 제 2 반도체층을 패터닝함으로써, 핀 구조물들 각각이 상기 제 1 반도체층, 상기 중간 반도체층 및 상기 제 2 반도체층을 포함하도록 핀 구조물들을 형성하는 단계;
    상기 핀 구조물들 각각의 상기 중간 반도체층을 산화시키는 단계로서, 상기 핀 구조물들 각각의 상기 중간 반도체층을 산화시키는 동안 상기 제 1 반도체층의 측벽 및 상기 제 2 반도체층의 측벽은 산화되어 실리콘 산화물을 형성하는, 산화시키는 단계;
    상기 제 1 반도체층의 측벽 및 상기 제 2 반도체층의 측벽에 형성된 상기 실리콘 산화물을 제거하는 단계;
    상기 핀 구조물들 각각의 상기 산화된 중간 반도체층 및 상기 제 1 반도체층은 격리 절연층 내에 매립되어 있는 반면, 상기 핀 구조물들 각각의 상기 제 2 반도체층은 상기 격리 절연층으로부터 돌출하여 노출되도록 상기 격리 절연층을 형성하는 단계; 및
    상기 핀 구조물들 각각의 상기 노출된 제 2 반도체층을 완전히 덮도록 제 3 반도체층을 형성하는 단계를 포함하는 반도체 디바이스 제조 방법.
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