CN104051533A - 半导体元件及其制造方法 - Google Patents
半导体元件及其制造方法 Download PDFInfo
- Publication number
- CN104051533A CN104051533A CN201310513927.0A CN201310513927A CN104051533A CN 104051533 A CN104051533 A CN 104051533A CN 201310513927 A CN201310513927 A CN 201310513927A CN 104051533 A CN104051533 A CN 104051533A
- Authority
- CN
- China
- Prior art keywords
- fleet plough
- plough groove
- groove isolation
- semiconductor element
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 238000000034 method Methods 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 62
- 238000002955 isolation Methods 0.000 claims abstract description 173
- 239000000758 substrate Substances 0.000 claims description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 230
- 238000012545 processing Methods 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000004744 fabric Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002715 modification method Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明是有关于一种半导体元件及其制造方法，可使半导体元件周边区域的浅沟槽隔离结构减少边缘薄化的情形。使半导体元件在周边区域的一浅沟槽隔离结构的一转角可能实质上没有任何的边缘薄化。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，特别是涉及一种浅沟槽隔离结构(shallow trench isolation structures)和具有该些改良的浅沟槽隔离结构的半导体元件及其制造方法。
背景技术
传统上的浅沟槽隔离结构(shallow trench isolation structures)是包括形成一氧化层和一图案化遮罩层于一基板上等步骤而制得。由图案化遮罩层所定义的基板的一部分被移除而形成一浅沟槽隔离。接着填充一介电材料于浅沟槽隔离中。之后，移除氧化层和图案化遮罩层，一般是使用蚀刻方式移除。
在移除氧化层和图案化遮罩层时，一部分被定义好的浅沟槽隔离结构可能也会被移除。特别是，浅沟槽隔离结构的上边缘(upper edge)特别容易受到移除氧化层和图案化遮罩层步骤的影响而被移除，有时可能会在上部转角(upper corner)形成一块凹陷(divot)。后续形成于其上的隧道氧化层或栅极氧化层，将会在对应浅沟槽隔离结构的上边缘处产生不平整现象，这种现象在本文中称为“边缘薄化”(corner thinning)。而浅沟槽隔离结构的边缘薄化和凹陷的形成可能会对半导体元件的特性甚至是稳定度造成影响。
虽然有一些技术可用来减少边缘薄化形成的范围，但在一开口区域(open region)例如半导体元件的一周边区域(periphery region)被蚀刻或移除的材料量，是倾向大于在一密集区域(dense region)例如记忆体元件的一阵列区域(array region)被蚀刻或移除的材料量。而一些已知技术对于减少周边区域中浅沟槽隔离结构边缘薄化的效果，并不像减少阵列区域中浅沟槽隔离结构边缘薄化来得有效果。因此，对相关业着而言，需要提出一种制造半导体元件的改良方法，以使半导体元件阵列区域中的记忆胞结构(穿隧氧化层)没有边缘薄化。再者，也需要使半导体周边电路区的元件(栅极氧化层)在浅沟槽隔离结构上边缘处没有薄化。
发明内容
本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其可使半导体元件周边区域的浅沟槽隔离结构减少边缘薄化，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括：一第一浅沟槽隔离结构(firstshallow trench isolation structure)，形成于该半导体元件的一开口区域，例如一周边区域；一第一堆叠结构位于该开口区域，该第一浅沟槽隔离结构的一部分是由该第一堆叠结构定义；一沟槽端补偿(trench-endoffset)位于该开口区域并具有一距离，该距离是自第一浅沟槽隔离结构的一转角(corner)量测至该第一堆叠结构的一边缘；一第二浅沟槽隔离结构形成于该半导体元件的一密集区域，例如一阵列区域；一第二堆叠结构位于该密集区域，该第二浅沟槽隔离结构的一部分是由第二堆叠结构定义。其中，该密集区域中该第二浅沟槽隔离结构的一侧壁实质上与该第二堆叠结构的一边缘共同延伸(coextensive)。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，其中该沟槽端补偿的该距离为约
前述的半导体元件，更包括一介电层，且此介电层在该第一浅沟槽隔离结构的该转角处实质上没有产生任何边缘薄化。在一些实施例中，该介电层为一栅极氧化层。在一些实施例中，一第二导电层形成于该介电层上。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，包括：一基板上的一第一区域例如一周边区域，和一第二区域例如一阵列区域的一介面区(interface region)；一堆叠结构位于该介面区，该堆叠结构具有一第一边缘(first edge)邻近该第一区域和一第二边缘(second edge)邻近该第二区域；一第一浅沟槽隔离结构其末端邻近(distal-proximate)于该堆叠结构的该第一边缘；一沟槽端补偿位于该第一区域并具有一距离，该距离是自该第一浅沟槽隔离结构的一转角量测至该堆叠结构的该第一边缘；以及一第二浅沟槽隔离结构其末端邻近(distal-proximate)于该堆叠结构的该第二边缘。其中，该第二浅沟槽隔离结构的一侧壁系实质上与该堆叠结构的该第二边缘共同延伸(coextensive)。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，其中该沟槽端补偿的该距离为约
前述的半导体元件，更包括一介电层，且此介电层在该第一浅沟槽隔离结构的该转角处实质上没有产生任何边缘薄化。在一些实施例中，该介电层为一栅极氧化层。在一些实施例中，一第二导电层形成于该介电层上。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体元件的制造方法。该半导体元件的制造方法包括以下步骤：提供一半导体元件，具有一基板、一第一介电层、一第一导电层和一第二介电层；图案化和蚀刻该半导体元件以形成一个或多个沟槽，而在一密集区域(例如一阵列区域)中定义出一个或多个浅沟槽隔离结构，和在一开口区域(例如一周边区域)中形成至少一个浅沟槽隔离结构；形成一第一光阻层于该密集区域；沉积一第三介电层或一线性层(liner layer)在该半导体元件上；和蚀刻该开口区域中的该至少一浅沟槽隔离结构以达到一需求深度，并留下该第三介电层的一保护部于该至少一浅沟槽隔离结构的一侧壁。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件的制造方法，其中留下一沟槽端补偿区域，该半导体元件的制造方法可更包括移除该第三介电层或线性层。
前述的半导体元件的制造方法，其中该第二介电层可包括超过一层的介电层例如一双重硬质遮罩层(dual hard mask layer)。
前述的半导体元件的制造方法，更包括：移除该第三介电层或线性层以定义一开口空间于该侧壁，移除该第一光阻层，形成一第二光阻层于该开口区域，蚀刻该一个或多个浅沟槽隔离结构以达到另一需求深度，和移除该第二光阻层。
前述的半导体元件的制造方法，其中该第三介电层或线性层的该保护部为至少约
前述的半导体元件的制造方法，更包括一堆叠结构定义的该至少一浅沟槽隔离结构具有一沟槽端补偿。此沟槽端补偿具有一距离，此距离是自该至少一浅沟槽隔离结构的一转角沿着该基板表面量测至该第一介电层。再者，此距离例如是自该至少一浅沟槽隔离结构的一转角量测至用来定义的该至少一浅沟槽隔离结构的部分该堆叠结构的一边缘。
前述的半导体元件的制造方法，其中该通道端补偿的该距离为例如至少约
前述的半导体元件的制造方法，更包括一堆叠结构，是定义一个或多个浅沟槽隔离结构中的任何一个浅沟槽隔离结构，实质上没有任何沟槽端补偿。
前述的半导体元件的制造方法，更包括：形成一第四介电层或一介电填充物以实质上填充该一个或多个浅沟槽隔离结构，该至少一浅沟槽隔离结构，和开口空间。
前述的半导体元件的制造方法，其中该第四介电层或介电填充物实质上没有任何凹陷(divots)。
前述的半导体元件的制造方法，更包括：形成一第五介电层于该半导体元件。在一些实施例中，该第五介电层实质上没有任何边缘薄化(cornerthinning)形成于该至少一浅沟槽隔离结构的上边缘。
前述的半导体元件的制造方法，其中以此方法所制造而得的半导体元件例如是具有一堆叠结构来定义该至少一浅沟槽隔离结构具有一沟槽端补偿，此沟槽端补偿是自该至少一浅沟槽隔离结构的一转角起沿着该基板表面量测至该第一介电层的一距离。
前述的半导体元件的制造方法，其中此通道端补偿的该距离例如向上达到约
前述的半导体元件的制造方法，其中用来定义一个或多个浅沟槽隔离结构的堆叠结构，实质上没有任何通道端补偿。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其是利用上述半导体元件的制造方法所制得。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明保护周边半导体元件的结构与方法至少具有下列优点及有益效果：本发明的半导体元件及其制造方法可使半导体元件周边区域的浅沟槽隔离结构减少边缘薄化。
综上所述，本发明是有关于一种半导体元件及其制造方法，可使半导体元件周边区域的浅沟槽隔离结构减少边缘薄化的情形。使半导体元件在周边区域的一浅沟槽隔离结构的一转角可能实质上没有任何的边缘薄化。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1是一种现有的半导体元件的一基本堆叠膜结构的剖面示意图。
图2是一种现有的浅沟槽隔离结构制造方法的剖面示意图。
图3A～图3D是另一种现有的的浅沟槽隔离结构制造方法的剖面示意图。
图4是本发明一实施例的一种半导体元件的剖面示意图。
图5A～图5F是本发明一实施例的一种浅沟槽隔离结构制造方法的剖面示意图。
图6A是本发明一实施例的一半导体元件的剖面示意图。
图6B是图6A中一开口区域的一浅沟槽隔离结构的细部示意图。
图7A是一现有的浅沟槽隔离结构的细部剖面示意图，其中位于开口区域的一浅沟槽隔离结构其上边缘处具有凹陷。
图7B是一现有的浅沟槽隔离结构中，应用一栅极氧化层于半导体元件的开口区域的细部剖面示意图。
图8A是本发明一实施例中位于一开口区域的一浅沟槽隔离结构，在形成另一介电层前的细部剖面示意图。
图8B是本发明一实施例中位于一开口区域的一浅沟槽隔离结构，在形成另一介电层后的细部剖面示意图。
图9A是本发明一实施例的一半导体元件，利用实施例的一制造方法部分制作后的剖面示意图。
图9B是根据实施例的一制造方法所制造的半导体元件，其具有多个浅沟槽隔离结构的细部剖面示意图。
图9C是根据实施例的一制造方法所制造的半导体元件，其开口区域中至少一浅沟槽隔离结构的一部分的细部示意图。
图10是一现有的半导体元件中一开口区域的一浅沟槽隔离结构的上边缘的示意图。
图11是本发明一实施例中半导体元件的一开口区域的一浅沟槽隔离结构上边缘的示意图。
图12是本发明一实施例的半导体元件的制造方法的流程图。
图13是本发明另一实施例的半导体元件的制造方法的流程图。
10、210、500：半导体元件
20、220、510：密集区域
30、230、520：开口区域
40、240：介面区
50、250、610、710：基板
60、70、260、270：布植阱
80：隧道氧化层
90、640：栅极氧化层
100：多晶硅层
110：氮化硅层
120、196：氧化层
130：图案化遮罩层
140、150、160、162、170、172、360、362、370、372、530、540、630、730：浅沟槽隔离结构
180：开口区域光阻层
190、380：密集区域光阻层
194、600：凹陷(divots)
198：边缘薄化
280：第一介电层
300、750：导电层
310、320：第二介电层
390：第三介电层或线性层
395：剩余线性层
410：剩余线性层的厚度
420：开口区域光阻层
430：第四介电层
440、700：上边缘
450：第五介电层
570、580：外边缘
575：堆叠结构
585：沟槽端补偿的距离
590：沟槽
595：侧壁
620、720：介电填充层
650：控制栅极层
740：介电层
800、900：方法
810～850、910～1010：步骤
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的保护周边半导体元件的结构与方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
本发明的一些实施例将详细描述如下。然而,除了以下描述外,本发明还可以广泛地在其他实施例施行，并且本发明的保护范围并不受实施例的限定，其以权利要求的保护范围为准。再者,为提供更清楚的描述及更容易理解本发明，图式内各部分并没有依照其相对尺寸绘图，某些尺寸与其他相关尺度相比已经被夸张；不相关的细节部分也未完全绘示出，以求图式的简洁。
除非文字上有清楚地指出，说明书和权利要求书中所使用“一”、“该”等用字也包括了多个之意。例如：“一浅沟槽隔离结构”(shallow trenchisolation structures)也包括了多个浅沟槽隔离结构。
虽然实施例中采用一些特定用语，但该些用语是用来说明一般概念，仅为描述性意义，而非限制之用。除非有被特别定义，否则实施例的所有用语，包括技术性和科学性用语，皆具有与本发明所属技术领域技术人员所能理解的相同意思。再者，实施例的用语，例如通用字典所定义的用语，应被解释为本发明所属技术领域的技术人员所理解的意思。实施例的用语，例如通用字典所定义的用语，应被解释为和相关领域及本发明内容相符合的意思。该些通用性用语不应被理想化地或过度地阐释其字义，除非本发明内容有明确地如此定义。
如本文中所述，“浅通道”(shallow trench)是意指应用于一半导体元件的浅沟槽隔离的结构。一般而言，一浅沟槽是由多个侧壁和一底部定义。然而，对一些浅沟槽来说，视沟槽的深宽比(aspect ratio)和深度而定，在某些状况下，若是形成一分开的底部(distinct bottom portion)，可能无法从沟槽底部上集中的(convergence)侧壁做出清楚的区分。
本发明提出一半导体元件，其在一开口区域，例如半导体元件的一周边区域，的浅沟槽隔离中的栅极氧化物具有边缘薄化降低的情形。在本发明的一些实施例中，该些方法是提供一个改良的半导体元件，其开口区域的浅沟槽隔离中边缘薄化的程度有实质上的降低。
图1和图2是一种现有的形成浅沟槽隔离结构的方法的剖面示意图。请参阅图1所示，提供一半导体元件10具有一密集区域20例如是一阵列区域，和一开口区域30例如是一周边区域，其利用一介面区(interfaceregion)40或边界区域来定义。半导体元件具有一基板50，且基板50在密集区域20和开口区域30是连续地延伸。一布植阱60形成于密集区域20的基板50处，另一布植阱70形成于开口区域30的基板50处。
一隧道氧化层80横跨地形成于密集区域20的基板50处，一栅极氧化层90则横跨地形成于开口区域30的基板50处。一导电层，例如一多晶硅层100横跨地形成于隧道氧化层80和栅极氧化层90上。一氮化硅层110横跨地形成于多晶硅层100上。一氧化层120则沿着氮化硅层110设置。
请参阅图2所示，现有的，一图案化遮罩层130沿着氧化层120设置。半导体元件10的密集区域20被蚀刻而形成一个或多个浅沟槽隔离结构140。而半导体元件10的开口区域30被蚀刻而形成至少一个浅沟槽隔离结构150。
图3A～图3D是另一种现有的浅沟槽隔离结构制造方法的剖面示意图。图3A是应用一图案化遮罩层蚀刻半导体元件10后，形成个或多个浅沟槽隔离结构160于密集区域20，和形成至少一个浅沟槽隔离结构170于开口区域30的剖面示意图。
请参阅图3B所示，应用一开口区域光阻层180于开口区域30的氧化层120，并填充至少一个浅沟槽隔离结构170。一个或多个浅沟槽隔离结构进一步被蚀刻达到一需求深度，如图3B中个或多个浅沟槽隔离结构162所示。在一个或多个浅沟槽隔离结构162被蚀刻达到其需求深度期间、或之后，可移除开口区域光阻层180。
请参阅图3C所示，应用一密集区域光阻层190于密集区域20的氧化层120，并填充一个或多个浅沟槽隔离结构162。图3D是现有的半导体元件10中，至少一个浅沟槽隔离结构172被进一步被蚀刻达到一需求深度的剖面示意图。
图4和图5A-图5F是本发明一实施例的一种浅沟槽隔离结构的制造方法的剖面示意图。请参阅图4所示，提供一半导体元件210，不同于图1的半导体元件10，具有一密集区域220例如是一阵列区域，和一开口区域230例如是一周边区域，其利用一介面区240或边界区域来定义。半导体元件具有一基板250，且实施例的基板250在密集区域220和开口区域230连续地延伸。根据本发明的某些实施例，基板250例如是一n型掺杂硅基板(n-type doped silicon substrate)、一p型掺杂硅基板、一磊晶硅基板、一砷化镓基板(gallium arsenide substrate)、一硅锗基板(germaniumsilicide substrate)、一磷化铟基板，或是上述任意组合。一布植阱260形成于密集区域220的基板250处，另一布植阱270形成于开口区域230的基板250处。
一第一介电层280横跨地形成于密集区域220和开口区域230的基板250处。一实施例中，第一介电层280可以是一隧道氧化层。第一介电层280例如是由一热氧化工艺或一化学气相沉积工艺所形成。
一导电层300横跨地形成于第一介电层280上。第二介电层310和320可横跨地形成于导电层300上。一实施例中，导电层300例如是一多晶硅层，第二介电层310和320例如是一双层(dual layer)或是一双重硬质遮罩层(dual hard mask layer)。另一实施例中，第二介电层310和320中位置较下方的第二介电层310可能包括氮化硅。
第二介电层310和320中，位置较上方的第二介电层320是沿着位置较下方的第二介电层310设置。一实施例中，第二介电层310和320中位置较上方的第二介电层320可能包括氧化硅、氮化硅、或两者的任意组成。
请参阅图5A所示，应用一图案化遮罩层于半导体元件210，可形成一个或多个浅沟槽隔离结构360于密集区域220，和形成至少一个浅沟槽隔离结构370于开口区域230。图5B是半导体元件210具有一密集区域光阻层380应用于密集区域220的剖面示意图。请参阅图5C所示，一第三介电层或一线性层390应用于图5B中的半导体元件210。根据本发明的某些实施例，线性层390可以等向性地应用于半导体元件210。如图5C所示，线性层390覆盖位于密集区域220中的密集区域光阻层380的表面。以及覆盖开口区域230中第二介电层310和320的表面和至少一个浅沟槽隔离结构370的侧壁。
一实施例中，线性层390例如是一低温氧化层(low temperature oxide(LTO)layer)。低温氧化层可以在近似室温的温度下进行制造，此LTO工艺例如是包括将硅来源导入反应腔室中；吸收硅源于半导体元件的基板，而造成可能具有约0.2slm(standard liter per minute，每分钟标准升)至约1slm的一体积量(volumetric dimension)的一硅源基板。根据本发明的某些实施例，基板吸收硅源的暴露时间例如约6秒钟。
一充氮步骤可用来清洗来自反应腔室的硅源材料。之后再导入氧气于反应腔室，根据本发明的某些实施例，可形成具有约5slm到约20slm,或约10slm的体积量。应用射频功率(RF power)产生氧自由基(oxygenradical)，而氧自由基可和硅源反应而形成一氧化层。根据本发明的某些实施例，射频功率约50W到约100W；一实施例中，例如约100W。
之后，反应腔室被以非反应性的材料清洗，如叙述的应用步骤可重复进行。一次步骤例如可产生具有厚度约的膜层，根据步骤对半导体元件进行的次数可决定膜层的厚度。
图5C的半导体元件210，其至少一浅沟槽隔离结构370被蚀刻达到其一需求深度。蚀刻图5C的半导体元件210后，请参阅图5D所示，线性层390的一部分、或剩余线性层395可能位于至少一浅沟槽隔离结构370的侧壁400的一部分。根据本发明的某些实施例，在第一介电层280处的剩余线性层395的厚度410可能达到约根据某些实施例，在第一介电层280处的剩余线性层395的厚度410可能约或更高。根据某些实施例，在第一介电层280处的剩余线性层395的厚度410可能约到根据某些实施例，在第一介电层280处的剩余线性层395的厚度410可能约到一实施例中，在第一介电层280处的剩余线性层395的厚度410约选择性地，在进行其他工艺步骤前，如图5D所示的半导体元件210可再以一清洗步骤进行处理。
图5E是本发明实施例的半导体元件210中，在密集区域光阻层380被移除后，应用一开口区域光阻层420于开口区域30并填充至少一个浅沟槽隔离结构370，且一个或多个浅沟槽隔离结构360被蚀刻至达到其需求深度的剖面示意图。请参阅图5E所示，被蚀刻的一个或多个浅沟槽隔离结构360位于密集区域220的基板250处。
图5F是移除开口区域光阻层420后半导体元件210的剖面示意图。填充一第四介电层430于一个或多个浅沟槽隔离结构360和至少一个浅沟槽隔离结构370。根据本发明的某些实施例，填充的第四介电层430例如是氧化物。不限制地，形成于一个或多个浅沟槽隔离结构360和至少一个浅沟槽隔离结构370内的第四介电层430，例如是用化学气相沉积(chemicalvapor deposition，CVD)工艺，例如等离子体增强化学气相沉积(PECVD)工艺、常压化学气相沉积(atmospheric pressure CVD，APCVD)工艺、高密度等离子体化学气相沉积(high-density plasma CVD，HDP-CVD)工艺、或旋涂式介电材料(spin-on-dielectric，SOD)工艺而形成。根据本发明的某些实施例，第四介电层430及第二介电层310和320例如可利用化学机械研磨(chemical-mechanical polishing，CMP)工艺进行平坦化及湿蚀刻方式回蚀及去除。
因此，根据本发明实施例的制造方法，图5F的半导体元件210没有任何的凹陷(divots)。在横跨于开口区域230的第二介电层310和320及第一介电层280和导电层300被移除后，一第五介电层，例如一栅极氧化层，可横跨地形成于图5F的半导体元件210对应开口区域230的表面。据此，半导体元件210实质上没有任何凹陷，而第五介电层在至少一个浅沟槽隔离结构370的上边缘440处，例如实质上没有边缘薄化。
图6A是本发明一实施例的一半导体元件的剖面示意图。图6B是图6A中一开口区域的一浅沟槽隔离结构的细部剖面示意图，可看到浅沟槽隔离结构370的上边缘440的细部。例如从后续形成的栅极氧化层可知，请参阅图6B所示，有实质上的减少栅极氧化层的边缘薄化情形。
图7A是一现有的浅沟槽隔离结构的细部剖面示意图，其中位于一开口区域例如一周边区域的一现有的浅沟槽隔离结构170在氧化层被移除后，其上边缘处形成凹陷(divots)194。凹陷194是指浅沟槽隔离结构170中实质上没有被介电填充物192填充的区域。
图7B是图7A中传统浅沟槽隔离结构，在应用一氧化层于凹陷区域上方后的细部剖面示意图。请参阅图7B所示，在形成一氧化层196后，会在浅沟槽隔离结构170的上边缘处观察到边缘薄化198。
图8A是本发明一实施例中位于一开口区域例如一周边区域的一浅沟槽隔离结构，在形成第五介电层如栅极氧化层前的细部剖面示意图。请参阅图8A所示，至少一浅沟槽隔离结构370的上边缘处440，实质上没有产生凹陷(divots)。图8B是本发明一实施例的浅沟槽隔离结构370，在形成第五介电层450后的细部剖面示意图。请参阅图8B所示，在形成第五介电层450横跨于半导体元件后，本实施例的浅沟槽隔离结构370的上边缘处440实质上没有出现任何边缘薄化的情形。一实施例中，第五介电层例如是一栅极氧化层。
根据本发明的某些实施例，另一导电层可形成于另一介电层上。根据本发明的某些实施例，另一导电层例如是一控制栅极层(control gatelayer)。
本发明的一半导体元件例如包括：一第一浅沟槽隔离结构形成于一开口区域，例如一周边区域；一第一堆叠结构(stack structure)形成于开口区域，且第一浅沟槽隔离结构的一部分邻近第一堆叠结构的末端(distal-proximate)且被第一堆叠结构所定义；一沟槽端补偿(trench-endoffset)具有一距离，此距离是自开口区域中第一浅沟槽隔离结构的一转角(corner)量测至一第一堆叠结构的一边缘；一第二浅沟槽隔离结构形成于一密集区域，例如半导体元件的一阵列区域；和一第二堆叠结构形成于密集区域，且第二浅沟槽隔离结构的一部分邻近第二堆叠结构的末端，且被第二堆叠结构所定义。根据本发明的某些实施例，密集区域的第二浅沟槽隔离结构的一侧壁实质上与第二堆叠结构的一边缘共同延伸(coextensive)。
根据本发明的某些实施例，开口区域中，自第一浅沟槽隔离结构的转角(corner)到一第一堆叠结构的一边缘的距离，可向上到达约在其他实施例中，此距离多为约
一实施例中，由第二堆叠结构所定义的第二浅沟槽隔离结构可能实质上没有任何通道端补偿(trench-end offset)。根据本发明的某些实施例，第一介电层为一隧道氧化层。
一实施例中，应用于半导体元件的一第五介电层在第一浅沟槽隔离结构的转角(corner)处例如是没有任何边缘薄化。根据本发明的某些实施例，第五介电层为一栅极氧化层。根据本发明的某些实施例，一第二导电层形成于第五介电层上。根据本发明的某些实施例，第二导电层例如是一多晶硅层、或一第二多晶硅层。
另外，根据本发明的某些实施例，本发明的一半导体元件例如包括：一基板；一密集区域位于基板；一开口区域位于基板，且开口区域在一介面区(interface region)邻接(contiguous with)于密集区域；介面区的一堆叠结构在开口区域具有一第一边缘，在密集区域具有一第二边缘；一第一浅沟槽隔离结构，部分由第一边缘定义；一沟槽端补偿(trench-endoffset)具有一距离，此距离是自开口区域中第一浅沟槽隔离结构的一顶部边缘(top edge)量测至一堆叠结构的一第一边缘；以及一第二浅沟槽隔离结构，部分由第二边缘定义。一实施例中，第二浅沟槽隔离结构的一侧壁实质上与堆叠结构的一第二边缘共同延伸(coextensive)。
图9A是本发明一实施例的一半导体元件，利用实施例的一制造方法部分制作后的剖面示意图。半导体元件500具有多个浅沟槽隔离结构530于一密集区域510，和至少一浅沟槽隔离结构540于一开口区域520。
图9B是根据实施例的一制造方法所制造的半导体元件500，其具有多个浅沟槽隔离结构的细部剖面示意图。图9B是绘示图9A中半导体元件500的圈选部分550。多个浅沟槽隔离结构530的其中一个浅沟槽隔离结构530，其外边缘(outer edge)570和第一介电层280的交会处显示，实质上没有沟槽端补偿(trench-end offset)。非用来限制和解读本发明理论地，由于密集区域的尺寸限制和基板250表面上第一介电层280的品质，可造成实施例中实质上减少的沟槽端补偿、或是没有沟槽端补偿的结果。
图9C是根据实施例的一制造方法所制造的半导体元件500，其开口区域中至少一浅沟槽隔离结构的一部分的细部示意图。图9C是绘示图9A中半导体元件500的圈选部分560。图9C中，一堆叠结构575包括一基板250，一第一介电层280，和一第一导电层300定义出沟槽590的一侧壁595，并最终可定义出开口区域520中的至少一浅沟槽隔离结构540，浅沟槽隔离结构540的末端接近(distal-proximate)于堆叠结构575。开口区域520中一相对的堆叠结构(未显示于图9C)与堆叠结构575具有相似结构，且可以设置在可完整定义开口区域520中至少一浅沟槽隔离结构540处。
至少一浅沟槽隔离结构540的外边缘580和第一介电层280的交会处显示，有沟槽端补偿(trench-end offset)。沟槽端补偿的距离585，例如是自沟槽590转角(corner)的一侧壁595沿着基板250到第一介电层280或第一导电层300的距离。沟槽590和侧壁595定义开口区域520中至少一浅沟槽隔离结构540的一部分。根据本发明的某些实施例，距离585可能向上达到约或约或约到约或约到约
非用来限制和解读本发明理论地，当半导体元件210的开口区域230中的导电层300和第一介电层280移除后，由于本实施例方法制造的半导体元件500所造成的沟槽端补偿，可用来避免氧化物移除后凹陷(divot)的形成。根据本发明的某些实施例，半导体元件210的开口区域230中的一布植阱(未显示)可以被调整。在这些工艺步骤之后，可形成一第五介电层，例如一栅极氧化层，用来平坦硅表面，而造成(非用来限制和解读本发明理论地)实质上减少、甚至消除边缘薄化发生于第五介电层上的情形。
图10是一现有的半导体元件中一开口区域的一浅沟槽隔离结构的上边缘的示意图。图10绘示了具有基板610的一现有半导体元件的开口区域中，浅沟槽隔离结构630的介电填充层620中形成有一凹陷(divot)600，造成浅沟槽隔离结构630的上边缘处的边缘薄化，其上形成有栅极氧化层640和控制栅极层650。
图11是本发明一实施例中半导体元件的一开口区域的一浅沟槽隔离结构上边缘的示意图。图11绘示了本发明的半导体元件的开口区域的一浅沟槽隔离结构上边缘，其利用本发明一实施例的方法制作。图11的半导体元件具有一基板710、一介电填充层720在此叙述为第四介电层、一介电层740在此叙述为第五介电层、和一导电层750。浅沟槽隔离结构730的上边缘区域700实质上没有任何凹陷(divot)600形成，和实质上没有边缘薄化。
图12是本发明一实施例的半导体元件的制造方法的流程图。根据本发明的某些实施例，半导体元件的制造方法800包括一阱形成步骤(wellformation module)810。一实施例中，阱形成步骤810例如是包括形成一高压阱(HV well)和于基板中形成一阱区(cell well)的工艺步骤。
半导体元件的制造方法800更包括形成一第一介电层和一导电层的步骤,例如一浮动栅极形成步骤(floating gate formation module)820。浮动栅极形成步骤820例如是包括形成一第一介电层(例如，本发明某些实施例中的一隧道氧化层)和一导电层(例如，本发明某些实施例中的一多晶硅层)的工艺步骤。浮动栅极形成步骤820可更包括关于沉积一缓冲层和/或一牺牲膜层的工艺步骤。
制造实施例的半导体元件的方法800更包括一浅沟槽隔离结构的形成的步骤830。浅沟槽隔离结构的形成步骤830可包括关于图案化和蚀刻浅沟槽隔离结构，形成和回蚀一线性层的工艺步骤。形成和回蚀一线性层的步骤有助于保护浅沟槽隔离结构免于形成一凹陷(divot)和后续边缘薄化的情形。浅沟槽隔离结构的形成步骤830例如是更包括关于将一介电填充层填充于浅沟槽隔离结构中的沟槽，本发明某些实施例中，介电填充层例如是一氧化层。本发明某些实施例中，一平坦化工艺步骤和一湿式蚀刻步骤可用来研磨介电填充层，和一缓冲层和一牺牲膜层其中之一或两者。
半导体元件的制造方法800更包括一栅极氧化层形成步骤840。栅极氧化层形成步骤840可包括，例如关于形成一低压区域(low voltage region)的工艺步骤；关于形成一高/低压介电层例如一栅极氧化层的工艺步骤；和关于形成另一导电层例如一控制栅极的工艺步骤。
在半导体元件的制造方法800中，控制栅极、记忆胞(CELL)、源极/漏极和晶圆后段导线层的形成步骤(layer module)850，例如是包括关于字元线图案化工艺步骤，CMOS的工艺步骤图案化的工艺步骤，记忆胞元件调整的步骤，MOS元件调整的步骤，内层介电层(ILD)的工艺步骤，和晶圆后段导线(back end of the line，BEOL)层的工艺步骤。
图13是本发明另一实施例的半导体元件的制造方法的流程图。半导体元件的制造方法900包括步骤910，提供一半导体元件，其具有一基板、一第一介电层、一第一导电层和一第二介电层。根据本发明的某些实施例,第二介电层可包括超过一层的介电层，例如一双重硬质遮罩层。方法900更包括步骤920，图案化和蚀刻第一介电层、第一导电层和一第二介电层，以形成一个或多个通道而定义出一个或多个浅沟槽隔离结构于一密集区域例如一阵列区域，和形成至少一个浅沟槽隔离结构于一开口区域例如一周边区域。
方法900更包括：形成一第一光阻层于密集区域的步骤930；沉积一线性层或一第三介电层于半导体元件的步骤940；和步骤950，蚀刻半导体元件以使至少一浅沟槽隔离结构达到一需求深度，和留下线性层的一保护部于至少一浅沟槽隔离结构的侧壁。根据本发明的某些实施例，线性层的保护部可能约位于第一介电层处。根据本发明的某些实施例，线性层的保护部例如是自第一介电层延伸到第一导电层的一部分。根据本发明的某些实施例，线性层的保护部例如是自第一介电层延伸到基板的一部分。根据本发明的某些实施例，线性层可能被移除，而留下一空间以填充介电层做为一保护区域(protective area)。
方法900更包括：移除线性层的保护部以在侧壁处定义一开口空间的步骤960；移除第一光阻层的步骤970；形成一第二光阻层于开口区域的步骤980；和蚀刻密集区域的一个或多个浅沟槽隔离结构以达到一需求深度的步骤990。根据本发明的某些实施例，方法900可能更包括：移除第二光阻层的步骤1000；和步骤1010：形成一介电填充层或一第四介电层，以实质上填充一介电材料于一个或多个浅沟槽隔离结构和至少一浅沟槽隔离结构。
一实施例中，一第五介电层例如是一栅极氧化层，应用上述本发明的半导体元件的制造方法，可使开口区域的浅沟槽隔离结构的上边缘实质上没有边缘薄化的情形。再者，应用上述本发明的半导体元件的制造方法所制得的一密集区域的一堆叠物，可能实质上没有任何沟槽通道端补偿。
本发明的一方面是提供一半导体元件及半导体元件的制造方法。根据本发明的某些实施例，可利用实施例所述的方法来制造一半导体元件。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一半导体元件，其特征在于其包括：
一第一浅沟槽隔离结构，形成于该半导体元件的一开口区域；
一第一堆叠结构位于该开口区域，该第一浅沟槽隔离结构的一部分是由该第一堆叠结构定义；
一沟槽端补偿位于该开口区域并具有一距离，该距离是自该第一浅沟槽隔离结构的一转角量测至该第一堆叠结构的一边缘；
一第二浅沟槽隔离结构形成于该半导体元件的一密集区域；以及
一第二堆叠结构位于该密集区域，该第二浅沟槽隔离结构的一部分是由该第二堆叠结构定义；
其中，该密集区域中该第二浅沟槽隔离结构的一侧壁与该第二堆叠结构的一边缘共同延伸。
2.根据权利要求1所述的半导体元件，其特征在于其中该沟槽端补偿的该距离为
3.根据权利要求1所述的半导体元件，其特征在于其更包括一介电层，且该介电层在该第一浅沟槽隔离结构顶部的该转角处没有产生任何边缘薄化。
4.一半导体元件，其特征在于其包括：
一基板上的一第一区域和一第二区域的一介面区；
一堆叠结构位于该介面区，该堆叠结构具有一第一边缘邻近该第一区域和一第二边缘邻近该第二区域；
一第一浅沟槽隔离结构其末端邻近于该堆叠结构的该第一边缘；
一沟槽端补偿位于该第一区域并具有一距离，该距离是自该第一浅沟槽隔离结构的一转角量测至该堆叠结构的该第一边缘；以及
一第二浅沟槽隔离结构，其末端邻近于该堆叠结构的该第二边缘；
其中，该第二浅沟槽隔离结构的一侧壁是与该堆叠结构的该第二边缘共同延伸。
5.根据权利要求4所述的半导体元件，其特征在于其中该沟槽端补偿的该距离为
6.根据权利要求4所述的半导体元件，其特征在于其更包括一介电层，且该介电层在该第一浅沟槽隔离结构的该转角处没有产生任何边缘薄化。
7.一种半导体元件的制造方法，其特征在于其包括以下步骤：
提供一半导体元件，具有一基板、一第一介电层、一第一导电层和一第二介电层；
图案化和蚀刻该半导体元件以形成一个或多个沟槽，而在一密集区域中定义出一个或多个浅沟槽隔离结构，和在一开口区域中形成至少一个浅沟槽隔离结构；
形成一第一光阻层于该密集区域；
沉积一第三介电层在该半导体元件上；以及
蚀刻该开口区域中的该至少一浅沟槽隔离结构以达到一需求深度，并留下该第三介电层的一保护部于该至少一浅沟槽隔离结构的一侧壁。
8.根据权利要求7所述的半导体元件的制造方法，其特征在于其中该第三介电层的该保护部为至少
9.一种半导体元件的制造方法，其特征在于其包括以下步骤：
提供一半导体元件，具有一基板、一第一介电层、一第一导电层和一第二介电层；
图案化和蚀刻该半导体元件以形成一个或多个沟槽，而在一密集区域中定义出一个或多个浅沟槽隔离结构，和在一开口区域中形成至少一个浅沟槽隔离结构；
形成一第一光阻层于该密集区域；
沉积一第三介电层于该半导体元件；
蚀刻该至少一浅沟槽隔离结构以达到一需求深度，并留下该第三介电层的一保护部于该至少一浅沟槽隔离结构的一侧壁；
移除该第三介电层；
移除该第一光阻层；
形成一第二光阻层于该开口区域；
蚀刻该一个或多个浅沟槽隔离结构以达到另一需求深度；
移除该第二光阻层；以及
形成一第四介电层以填充该一个或多个浅沟槽隔离结构，和该至少一浅沟槽隔离结构。
10.根据权利要求9所述的半导体元件的制造方法，其特征在于其更包括形成一第五介电层。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201361778482P | 2013-03-13 | 2013-03-13 | |
| US61/778,482 | 2013-03-13 | ||
| US13/920,565 US20140264726A1 (en) | 2013-03-13 | 2013-06-18 | Structure and method for protected periphery semiconductor device |
| US13/920,565 | 2013-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104051533A true CN104051533A (zh) | 2014-09-17 |
| CN104051533B CN104051533B (zh) | 2017-09-12 |
Family
ID=51504151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310513927.0A Active CN104051533B (zh) | 2013-03-13 | 2013-10-25 | 半导体元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104051533B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107634062A (zh) * | 2016-07-18 | 2018-01-26 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制作方法、电子装置 |
| TWI660234B (zh) * | 2017-03-07 | 2019-05-21 | 美商美光科技公司 | 形成包括實質上與其他結構對齊之線性結構之半導體裝置結構之方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070210403A1 (en) * | 2006-03-07 | 2007-09-13 | Micron Technology, Inc. | Isolation regions and their formation |
| CN101924113A (zh) * | 2009-04-03 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 图像传感器及半导体制造工艺 |
| US8133796B1 (en) * | 2011-03-06 | 2012-03-13 | Winbond Electronics Corp. | Method for fabricating shallow trench isolation structures |
| CN102569159A (zh) * | 2010-12-21 | 2012-07-11 | 无锡华润上华半导体有限公司 | 高压半导体器件制造方法 |
-
2013
- 2013-10-25 CN CN201310513927.0A patent/CN104051533B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070210403A1 (en) * | 2006-03-07 | 2007-09-13 | Micron Technology, Inc. | Isolation regions and their formation |
| CN101924113A (zh) * | 2009-04-03 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 图像传感器及半导体制造工艺 |
| CN102569159A (zh) * | 2010-12-21 | 2012-07-11 | 无锡华润上华半导体有限公司 | 高压半导体器件制造方法 |
| US8133796B1 (en) * | 2011-03-06 | 2012-03-13 | Winbond Electronics Corp. | Method for fabricating shallow trench isolation structures |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107634062A (zh) * | 2016-07-18 | 2018-01-26 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制作方法、电子装置 |
| CN107634062B (zh) * | 2016-07-18 | 2020-11-17 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制作方法、电子装置 |
| TWI660234B (zh) * | 2017-03-07 | 2019-05-21 | 美商美光科技公司 | 形成包括實質上與其他結構對齊之線性結構之半導體裝置結構之方法 |
| US10424481B2 (en) | 2017-03-07 | 2019-09-24 | Micron Technology, Inc. | Methods of forming semiconductor device structures |
| CN110383459A (zh) * | 2017-03-07 | 2019-10-25 | 美光科技公司 | 形成包含大致上与其它结构对齐的线性结构的半导体装置结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104051533B (zh) | 2017-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10395973B2 (en) | Isolation structure and method for manufacturing the same | |
| US7803684B2 (en) | Method of fabricating semiconductor device having a junction extended by a selective epitaxial growth (SEG) layer | |
| US8273664B2 (en) | Method for etching and filling deep trenches | |
| US20070267676A1 (en) | Fin field effect transistor and method for forming the same | |
| US20070278576A1 (en) | Fin field effect transistor and method for forming the same | |
| US6787409B2 (en) | Method of forming trench isolation without grooving | |
| CN101847637A (zh) | 具有垂直晶体管的半导体装置及其制造方法 | |
| US20110039380A1 (en) | Method for Forming a Floating Gate Non-Volatile Memory Cell | |
| CN101996999B (zh) | 一种具有扩展型沟槽的dram结构及其制作方法 | |
| US10115638B2 (en) | Partially recessed channel core transistors in replacement gate flow | |
| CN107611135A (zh) | 一种3dnand存储器件的制造方法 | |
| US7144773B1 (en) | Method for preventing trenching in fabricating split gate flash devices | |
| JP4244306B2 (ja) | 垂直デバイス・セルを有するパターン付きｓｏｉ埋め込みｄｒａｍを製作する方法、及び該方法によって形成された集積回路 | |
| CN101728385A (zh) | 半导体器件及其制造方法 | |
| CN104617048A (zh) | 快闪存储器及其形成方法 | |
| CN104051533A (zh) | 半导体元件及其制造方法 | |
| TW201436099A (zh) | 保護週邊半導體元件之結構與方法 | |
| CN102956535A (zh) | 半导体器件及其制造方法 | |
| US8193056B2 (en) | Method of manufacturing semiconductor device | |
| US7858488B2 (en) | Method of forming a device isolation film of a semiconductor device | |
| CN102299112A (zh) | 制作沟槽和浅沟槽隔离结构的方法 | |
| CN110148552B (zh) | 第零层层间膜的制造方法 | |
| KR102293245B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN116387316A (zh) | 半导体结构的制作方法、半导体结构及存储器 | |
| KR100734086B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |