KR20070007256A - 필러 셀 플래시 메모리 기술 - Google Patents
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Abstract
필러-형 비휘발성 메모리 셀들(803)의 어레이는 트렌치(810)에 의해 인접 메모리 셀들로부터 절연되는 각 메모리 셀을 갖는다. 각 메모리 셀은 기판상에 적층 프로세스 층들, 즉 터널 산화물 층(815), 폴리실리콘 플로우팅 게이트 층(819), ONO 또는 산화물 층(822), 폴리실리콘 제어 게이트 층(825)으로 형성된다. 이 프로세스의 많은 양상들은 자체-정렬된다. 이들 메모리 셀들의 어레이는 세그먼테이션을 덜 필요로 할 것이다. 게다가, 이 메모리 셀은 향상된 프로그래밍 특성들을 갖는데, 그 이유는 전자들은 플로우팅 게이트(819)에 직각 또는 거의 직각으로 지향된다.
Description
본 발명은 비휘발성의 소거가능한 프로그램가능 메모리들에 관한 것이며, 특히 필러 구조 메모리 셀 저장 소자를 위한 구조들 및 제조 기술들에 관한 것이다.
메모리 및 저장장치는 정보화 시대에서 성장하고 있는 주요 기술 영역들 중 하나이다. 인터넷, 월드 와이드 웹(WWW), 무선 전화들, 개인 휴대 정보 단말기들(PDAs), 디지털 카메라들, 디지털 캠코더들, 디지털 음악 플레이어들, 컴퓨터들, 네트워크들 등등의 고속 성장으로 인해, 더욱 우수한 메모리 및 저장 기술이 꾸준히 요구되어 왔다.
특정 유형의 메모리는 비휘발성 메모리이다. 비휘발성 메모리는 전력이 제거될 때조차도 자신의 메모리 또는 저장된 상태를 유지한다. 일부 유형들의 비휘발성 소거가능한 프로그램가능 메모리들로서 플래시, EEPROM, EPROM, MRAM, FRAM, 강유전체, 및 자기 메모리들을 들 수 있다. 일부 비휘발성 저장장치 제품들로서 CompactFlash(CF) 카드들, 멀티미디어 카드들(MMC), 보안 디지털(SD) 카드들, 플래시 PC 카드들(예를 들어, ATA 플래시 카드들), SmartMedia 카드들 및 메모리 스틱들을 들 수 있다.
광범위하게 사용되는 유형의 반도체 메모리 저장 소자는 플래시 메모리 셀이다. 일부 유형들의 플로우팅 게이트 메모리 셀들은 플래시, EEPROM, 및 EPROM을 포함한다. 상기 언급된 바와 다른 유형들의 메모리 셀 기술들이 존재한다. 플래시와 같은 플로우팅 게이트 메모리 셀들이 단지 예로서 설명된다. 이 출원에서 논의는 또한 적절한 수정들과 더불어 플로우팅 게이트 기술 이외의 다른 메모리 기술들에 적용된다.
메모리 셀들은 원하는 구성 상태로 구성되거나 프로그램된다. 특히, 전하는 저장 소자(가령 플래시 메모리 셀)의 플로우팅 게이트상에 배치되거나 이로부터 제거되어 셀을 2개 이상의 저장된 상태로 배치한다. 한 상태는 프로그램된 상태이고 또 다른 상태는 소거된 상태이다. 저장 소자는 적어도 2개의 2진 상태들 0 또는 1을 표시하도록 사용될 수 있다. 저장 소자는 또한, 00, 01, 10 또는 11과 같은 2개 이상의 2진 상태들을 저장할 수 있다. 이 저장 소자는 다수의 상태들을 저장할 수 있고, 다중상태, 다중레벨, 또는 다중 비트 메모리 셀 또는 저장 소자라 칭할 수 있다. 이는 메모리 셀들의 수를 증가시키지 않고도 고 밀도의 메모리들을 제조할 수 있게 하는데, 그 이유는 각 메모리 셀이 단일 비트보다 더 많은 비트를 표시할 수 있기 때문이다. 이 셀은 하나 이상의 프로그램된 상태를 가질 수 있다. 예를 들어, 2개의 비트들을 표시할 수 있는 메모리 셀에는, 3개의 프로그램된 상태들 및 소거된 상태, 즉 총 4개의 상이한 상태들이 존재할 것이다. 3개의 비트들을 표시할 수 있는 메모리 셀에는 7개의 프로그램된 상태들 및 소거된 상태, 즉 총 8개의 상이한 상태들이 존재할 것이다.
비휘발성 메모리들의 성공에도 불구하고, 이 기술을 계속해서 개선시킬 필요가 있다. 이들 메모리들의 밀도, 수행성능, 속도, 내구성, 신뢰성을 개선시키는 것이 바람직하다. 전력 소모를 감소시키고 저장 비트당 비용을 감소시키는 것이 또한 바람직하다. 메모리 저장 소자가 더욱 소형화되면(즉, 집적 회로상에서 면적을 덜 차지하면), 단일 집적 회로 상에 제조될 저장 소자들의 수들은 더욱 크게된다. 이것이 메가바이트 또는 기가바이트 당 비용을 감소시킬 것이다. 저장 장치들의 비용을 낮춤으로써, 이들 장치들은 전세계에서 더 많은 소비자들이 소유하게 될 것이고, 소비자들은 오디오, 픽쳐들 및 비디오를 포함한 자신들의 데이터를 저장하기 위하여 더 많은 저장 장치들을 구입할 것이다.
인지된 바와 같이, 크기를 감소시키고 수행성능을 개선시킴으로써 비휘발성 저장 소자들을 개선시킬 필요가 있다.
도1은 일반적으로 본 발명의 각종 양상들이 포함될 수 있는 전자 시스템을 도시한 도면.
도2는 NOR 플래시 셀을 도시한 도면.
도3은 NAND 플래시 셀들을 도시한 도면.
도4는 NAND 메모리 셀들의 어레이를 도시한 도면.
도5는 플로우팅 게이트 셀을 도시한 도면.
도6은 이중 플로우팅 게이트 소스 측 주입(DFGSSI) 플래시 메모리 셀들의 어레이를 도시한 도면.
도7은 본 발명의 저장 소자의 레이아웃을 도시한 도면.
도8은 필러 구조 셀들의 구현방식을 위한 비트 라인을 가로지른 단면도를 도시한 것으로서, 절단은 셀들의 어레이의 워드 라인을 따라서 그리고 2개의 비트 라인들을 가로질러 행해지는, 단면도.
도9는 트리플 웰 구조를 도시한 도면.
도10은 필러 구조 셀들의 워드 라인을 따라서 그리고 2개의 비트 라인들을 가로지른 또 다른 단면도를 도시한 것으로서, 2개의 인접 셀들에 대해서, 동일한 비트 라인들의 2 측들 상에 존재하는 제어 게이트 라인들의 모든 쌍은 동일한 선택 게이트의 2 측들 상에 존재하는 제어 게이트 라인들의 모든 쌍과 비교하여 모두 근접한, 단면도.
도11은 필러 구조 셀들의 워드 라인을 따라서 그리고 2개의 비트 라인들을 가로지른 또 다른 단면도로서, 제어 게이트 라인의 폭은 제어 게이트의 폭보다 작게 되어, 오정렬 마진이 제어 게이트 폭 빼기 제어 라인 폭의 1/2과 동일하게 되도록 하는, 단면도.
도12는 도11과 유사한 필러 구조 셀들의 워드 라인을 따라서 그리고 2개의 비트 라인들을 가로지르지만, 로컬 상호접속 폴리실리콘이 없는 단면도.
도13은 필러 구조 셀들의 구현방식을 위하여 제어 라인을 따라서 그리고 여러 워드 라인들을 가로지른 단면도.
도14는 또 다른 구현방식을 위한 필러 구조 셀들의 워드 라인을 따라서 그리고 2개의 비트 라인들을 가로지른 단면도로서, 여기서 선택 게이트는 2개의 인접 폴리 2 제어 게이트들에서 신장되지 않는, 단면도.
도15는 워드 라인을 따라서 그리고 필러 구조 셀들의 또 다른 구현 방식을 위하여 워드 라인을 따라고 그리고 비트 라인을 가로지른 단면도로서, 여기서 필러들의 측벽들은 수직이고 로컬 상호접속 폴리실리콘은 존재하지 않는, 단면도.
도16은 도15와 유사한 필러 구조 셀들의 또 다른 구현방식을 위하여 워드 라인을 따라서 그리고 비트 라인을 가로지른 단면도로서, 상기 선택 트랜지스터들의 게이트들은 폴리의 한 층으로 이루어지고 이들 격리된 선택 게이트 필러들은 나중에 워드 라인들의 방향을 따라서 서로에 접속되어 금속층을 이용하여 워드 라인들을 형성하는 단면도.
도17은 필러 구조 셀들의 또 다른 구현방식을 위하여 제어 라인 그리고 3개의 워드 라인들을 가로지른 단면도.
도18은 상부 폴리 선택 게이트로부터 하부 폴리 선택 게이트를 분리시키는 쓰루 터널 접합을 지진 셀의 수직 트렌치 또는 필버 벽 실시예를 도시한 도면.
도19는 도18의 실시예와 유사하지만 상부 폴리 워드 라인이 실리사이드화의 또 다른 금속 층으로 보강될 수 있는 연속적인 워드 라인을 형성하는 실시예를 도시한 도면.
본 발명은 필러-형 비휘발성 메모리 셀을 제조하는 구조들 및 기술을 제공하는 것인데, 어레이 내의 각 메모리 셀은 트렌치에 의해 인접 메모리 셀들로부터 격리(isolate)된다. 각 메모리 셀은 기판상에 적층 프로세스 층들, 즉 터널 산화물 층, 폴리실리콘 플로우팅 게이트 층, ONO 또는 산화물 층, 폴리실리콘 제어 게이트 층, 폴리실리콘 제어 라인층, 또 다른 산화물 층, 및 폴리실리콘 선택 게이트 층으로 형성된다. 이 프로세스의 많은 단계들은 자체-정렬된다. 비트 라인 및 워드 라인 방향들 둘 다를 따른 트렌치 아이솔레이션들 때문에, 왜곡은 하나의 메모리 셀에 대한 한 가지 동작에 영향을 미치고 인접 메모리 셀들에 대한 이 동작 왜곡을 감소시킨다. 이들 메모리 셀들의 어레이는 더 적은 세그먼테이션들을 필요로 함으로, 종래 구현방식과 비교하여 다이 크기를 최대 15%까지 절감할 수 있다. 게다가, 이 메모리 셀은 프로그램 특성들을 향상시키는데, 그 이유는 전자들이 플로우팅 게이트에 대해 거의 직각으로 지향되기 때문이다.
가장 인접 용량성 간섭은 실제로 제거된다. 터널 산화물 두께 균일성은 순환 내구성(cycling endurance)를 향상시킨다. 프로그래밍 및 소거 전압들의 교차점 전달(cross point delivery)은 관련된 왜곡 메커니즘들을 감소시킨다. 단일 셀 소거 동작이 가능할 수 있다. 단일 로우 소거 동작은 또한 소거 블록 크기를 감소시킬 수 있다. 더 높은 동작 워드 라인 전압들은 실제 그라운드 어레이 전류 스니크 경로들(sneak paths)을 감소시킬 것이다. 플로우팅 게이트 채널들은 수직임으로, 기술이 스케일링 다운될 때 채널 길이들의 감소를 겪지 않는다.
특정 실시예에서, ONO 층은 채널에 인접하지 않는다는 점에 유의하라. 이는 전하 트랩-업(산화물-질화물 인터페이스들에서 그리고 질화물 층 내에서)이 메모리 트랜지스터 채널 특성들 상에 가질 수 있는 영향들을 감소시킬 수 있다. 블랭킷 처리는 폴리-2 증착 내내 사용될 수 있다. 제어 게이트 및 제어 라인은 2개의 상이한 층들에 있다. 선택 게이트 채널은 면적 비용(area cost) 없이도 매우 길게될 수 있다. 왜곡들은 고전압이 셀에 렉탱귤레이트(rectangulate)되기 때문에 감소된다. 또한, 이 부담중 일부는 워드 라인이 일부는 제어 라인이 짐으로, 어느것도 왜곡들을 초래하는 대단히 큰 전압들로 진행하지 않을 것이다. 타겟화된 셀이 제공되면, 동일한 워드 라인 상의 셀들은 동일한 제어 라인 또는 비트 라인 상의 셀들과 구별된다. 그러므로, 왜곡은 감소된다. 고 주입 효율은, 더 짧은 지속기간 및 더 작은 전압/전류로 프로그래밍이 가능하다는 것을 의미함으로, 또 다시 왜곡을 줄인다. 고 선택-게이트 VT는 더 적은 왜곡으로 트랜스레이트한다. 왜곡이 더욱 적고 프로그램 효율이 더욱 높게된다는 것은 , 더 적은 비트 라인 및 제어 라인 세그먼테이션들이 필요로 된다는 것을 의미한다. 금속 워드 라인들(더 적은 RC 시정수들) 및 선택 게이트를 플로우팅 게이트로의 고 결합은 판독 동안 잡음이 AC 신호들을 워드 라인에 인가함으로써 억압될 수 있다는 것을 의미한다. 판독되는 셀들이 동일한 워드 라인 상에 있기 때문에, 단일 AC 구동된 워드 라인은 섹터 내 모든 셀들의 잡음을 억압할 것이다.
이중 플로우팅 게이트 소스 측 주입(DFGSSI) 셀에서, AC 구동되는 선택 게이트들은 항상 잡음을 감소시키는 것이 아니고, 효율적인 방법은 제어 라인들을 AC 구동시키는 것인데, 이는 한 섹터를 정확히 판독하기 위해선 수천개의 제어 라인들을 위와 아래로 구동시키는데 필요로 된다. 이와 관련된 (1/2)CV2*f 전력 소모가 방지된다.
한 양상에서, 본 발명은 직교(밸러스틱 주입) 소스 측 주입 프로그래밍 및 트렌치된 선택 게이트들을 필러 셀 플래시 메모리 기술 셀에 제공한다.
본 발명은 제1 및 제2 비휘발성 메모리 셀을 포함하는 집적 회로용 저장 소자이다. 제1 비휘발성 메모리 셀은 p-형 재료의 제1 층, 산화물의 제2 층, 제1 셀 플로우팅 게이트를 위한 폴리실리콘의 제3 층, 산화물-질화물-산화물(ONO)의 제4 층, 제1 셀 제어 게이트를 위한 폴리실리콘의 제5 층 및 폴리실리콘 또는 금속 도체의 제6 층을 포함한다. 폴리실리콘 또는 금속 도체의 제6 층은 제1 셀 제어 게이트에 전기적으로 접속된다.
제2 비휘발성 메모리 셀은 p-형 재료의 제1 층, 산화물의 제2 층, 제2 셀 플로우팅 게이트를 위한 폴리실리콘의 제3 층, 산화물-질화물-산화물(ONO)의 제4 층, 제2 셀 제어 게이트를 위한 폴리실리콘의 제5 층 및 폴리실리콘 또는 금속 도체의 제6 층을 포함한다. 폴리실리콘 또는 금속 도체의 제6 층은 제2 셀 제어 게이트에 전기적으로 접속된다. 게다가, 제1 플로우팅 게이트 및 제2 플로우팅 게이트는 동일한 워드 라인 상에 있는 2개의 플로우팅 게이트일 수 있고, 이들은 2개의 인접 비트 라인들 간에 둘 다 있는 한쌍의 플로우팅 게이트들을 형성한다.
본 발명은 제1 및 제2 비휘발성 메모리 셀을 포함한 집적 회로용 저장 소자이다. 제1 비휘발성 메모리 셀은 p-형 재료의 제1 층, 산화물의 제2 층, 제1 셀 플로우팅 게이트를 위한 폴리실리콘의 제3 층, 산화물-질화물-산화물(ONO)의 제4 층, 제1 셀 제어 게이트를 위한 폴리실리콘의 제5 층, 로컬 비트 라인들을 형성하는 로컬 상호접속 폴리실리콘의 제6 선택층, 2개의 인접 워드 라인들 상의 2개의 인접 플로우팅 게이트들 간의 트렌치들을 위한 아이솔레이션 산화물의 제7 층, 폴리실리콘 또는 금속 로컬 제어 라인 층의 제8 층, 워드 라인들로부터 제어 라인들을 격리하는 제9 산화물 층, 제10 폴리실리콘 또는 금속 게이트(또는 로컬 워드 라인 또는 글로벌 워드 라인) 층, 절연 재료의 제11 층, 글로벌 비트 라인들을 위한 금속 도체의 제12 층, 제13 금속간 절연 층, 글로벌 제어 라인들을 위한 제14 금속 층, 선택적인 제15 금속간 유전층, 및 글로벌 워드 라인들을 위한 선택적 제15 금속 층을 포함한다. 폴리실리콘 또는 금속 도체의 제8 층은 제1 셀 제어 게이트에 접속(물리적으로 결합)된다. 제12, 제14, 및 제16 층들의 역할들은 각종 치환(permutations)들로 상호교환될 수 있다. 예를 들어, 제12 층은 글로벌 제어 라인들을 위하여 사용될 수 있다. 제어 게이트들은 스티어링 게이트들이라 칭할 수 있고 제어 라인들은 스티어링 라인들이라 칭할 수 있다.
제2 비휘발성 메모리 셀은 근본적으로 제1 비휘발성 메모리와 동일한 층들을 포함한다. 필러들을 형성하는 2개의 에칭들은 역방향 순서로 행해질 수 있다. 동일한 워드 라인 상 그리고 2개의 인접한 비트 라인들 간의 한 쌍의 셀들에서, 한 셀은 좌측 셀일 수 있고, 다른 한 셀은 우측 셀일 수 있다. 각 셀은 자신의 특정 제어 라인을 가질 수 있다. 근본적으로, 한 셀은 다른 셀의 미러 영상이다. 본 발명의 4가지 가능한 실시예들은: (1) 비트 라인/선택 게이트 에치 전 수행되는 로컬 상호접속(LI) 폴리 및 아이솔레이션 에치를 갖는 어레이, (2) 비트 라인/선택 게이트 에치 후 수행되는 LI 폴리 및 아이솔레이션을 갖는 어레이, (3) 비트 라인/선택 게이트 에치 전 수행되는 LI 폴리 및 아이솔레이션 에치를 갖지 않는 어레이, 및 (4) 비트 라인/선택 게이트 에치 후 수행되는 LI 폴리 및 아이솔레이션 에치를 갖지 않는 어레이이다. 본 발명의 공정 흐름을 토대로, 다른 선택적 공정 단계들에 속하는 많은 다른 가능한 실시예들이 존재한다. 전체 공정에서 이와 같은 10개의 선택적인 단계들이 존재한다라고 하는데, 이 단계들 각각 하나는 로드(road) 상의 투 웨이 포크(2 way fork)이다(예 1: 일부 단계를 수행하거나 수행하지 않는다)(예 2: y 단계 전 x단계 또는 x 단계 전 y 단계). 10개의 이와 같은 2진 옵션들로 인해, 1024개의 실시예들이 존재하는데, 임의의 하나의 웨이퍼가 이들 1024 상이한 실시예들 중 하나의 실시예에 속하게 된다. 일반적으로, 또 다른 실시예로 처리되는 한 실시예 및 다른 셀들 또는 에어리어들로 처리되는 일부 셀들 또는 일부 에어리어들을 갖는 웨이퍼 또는 칩이 존재하지 않을 것이다. 그러나, 일부 특정 실시예들은 적절한 상황에서 다른 실시예들과 결합될 수 있다.
제1 및 제2 비휘발성 메모리 셀들의 층들 간에는 제1 트렌치가 존재한다. 제1 측벽 절연체는 제1 비휘발성 메모리 필러에 인접하고, 제2 측벽 절연체는 제2 비휘발성 메모리 필러에 인접하다. 통상적으로, 메모리 셀은 타일링되거나, 미러화되고 타일링되는 경우 전체 어레이를 형성하는 어레이의 조각(piece)로 이루어진다. 이와 같은 이해로 인해, 각 메모리 셀은 그 자체 내에서 다수의 측벽들을 포함한다. 절연체의 제7 층은 제1 및 제2 비휘발성 메모리 셀들을 커버하고 제1 및 제2 측벽들을 따라서 신장된다. 제1 및 제2 비휘발성 메모리 셀들의 층들은 수평으로 형성되고, 제1 및 제2 측벽들은 수직이다. 선택 게이트는 제1 및 제2 비휘발성 메모리 셀들간에 그리고 제1 트렌치의 바닥에 형성된다.
특정 구현방식들에서, 제1 및 제2 비휘발성 메모리 셀들은 다중상태 메모리 셀들인데, 각 셀은 2개 이상의 데이터 비트들을 저장할 수 있다. 폴리실리콘의 제8 층은 제1 및 제2 비휘발성 메모리 셀들을 커버하고 또한 트렌치를 충전한다.
본 발명의 부가적인 양상에서, p-형 재료의 제1 층, 산화물의 제2 층, 제3 셀 플로우팅 게이트를 위한 폴리실리콘의 제3 층, 산화물-질화물-산화물의 제4 층, 제3 셀 제어 게이트를 위한 폴리실리콘의 제5 층, 및 제3 셀 제어 게이트에 전기적으로 접속되는 폴리실리콘 또는 금속 도체의 제6 층을 포함하는 인접 저장 소자의 제3 비휘발성 메모리 셀일 수 있다. 제2 트렌치는 제1 및 제3 비휘발성 메모리 셀들의 층들 간에 있는데, 여기서 제3 측벽은 제1 비휘발성 메모리 셀에 인접하고 제4 측벽은 제3 비휘발성 메모리 셀에 인접하다.
n+ 확산 영역은 제2 트렌치의 바닥에 형성되고 제3 측벽을 따라서 제1 비휘발성 메모리 셀의 산화물의 제1 층으로 신장되고 또한 제4 측벽을 따라서 제3 비휘발성 메모리 셀의 산화물의 제1 층으로 신장된다. n+ 확산 영역에 전기적으로 접속하는 제2 트렌치의 바닥에 있는 로컬 상호접속 폴리실리콘 층이 존재할 수 있다. 소스 주입 현상을 이용함으로써 제1 비휘발성 메모리 셀을 프로그램할 때, 전자들은 Si/SiO2 인터페이스에 거의 수직한 입사 각도로 제1 셀 플로우팅 게이트로 지향된다. 이 저장 셀은 트리플 웰에서 형성될 수 있다.
또 다른 양상을 따르면, 본 발명은 비휘발성 메모리 셀들의 어레이를 제조하는 방법을 제공한다. 제1 산화물 층은 기판 재료 상에 형성된다. 제1 폴리실리콘 층은 제1 산화물 층 상에 형성된다. 산화물-질화물-산화물 층은 제1 폴리실리콘 층 상에 형성된다. 제2 폴리실리콘 층은 산화물-질화물-산화물 층 상에 형성된다. 그리고, 어레이의 워드 라인들의 방향에서 트렌치들의 스트립들이 형성된다. 트랜지스터는 제1 및 제2 폴리실리콘 층들에 의해 형성되고, 제2 폴리실리콘 층은 제1 폴리실리콘 층에 자체-정렬된다.
제1 산화물 층은 약7 나노미터 내지 약 11 나노미터 두께일 수 있다. 제1 폴리실리콘 층은 n-형 도펀트로 주입될 수 있다. 산화-질화 층에 대해서, 하부 산화물 층은 약 5 나노미터 내지 약 6 나노미터일 수 있으며, 질화물 층은 약 5 나노미터 내지 약 10 나노미터일 수 있고, 상부 산화물 층은 약 5 나노미터 내지 약 7 나노미터일 수있다.
또 다른 양상에서, 본 발명은 기판 재료의 제1 층, 기판 재료상에 적층된 터널 산화물의 제2 층, 및 터널 산화물 상에 적층된 메모리 셀의 플로우팅 게이트를 위한 폴리실리콘의 제3 층을 포함한 비휘발성 메모리 셀이다. 게다가, 산화물-질화물-산화물의 제4 층은 폴리실리콘의 제3 층 상에 적층되고, 메모리 셀의 제어 게이트를 위한 폴리실리콘의 제5 층은 산화물-질화물-산화물의 제4 층 상에 적층되는데, 여기서 트렌치는 제1, 제2, 제3, 제4, 및 제5 층들의 적어도 2개의 측들 상에 형성된다. 이 트렌치는 기판 내로의 약 400 나노미터 내지 약 800 나노미터일 수 있다.
또 다른 양상에서, 본 발명은 제어기 및 이 제어기에 접속된 메모리를 포함한 비휘발성 메모리 시스템이다. 이 메모리는 메모리 셀들의 어레이를 포함하는데, 각 메모리 셀은 폴리실리콘으로 충전된 트렌치에 의해 인접 메모리 셀들로부터 격리된다. 각 메모리 셀은 기판 재료의 제1 층, 기판 재료상에 적층된 터널 산화물의 제2 층, 터널 산화물 상에 적층된 메모리 셀의 플로우팅 게이트를 위한 폴리실리콘의 제3 층, 폴리실리콘의 제3 층상에 적층된 산화물-질화물-산화물의 제4 층, 및 산화물-질화물-산화물의 제4 층 상에 적층된 메모리 셀의 제어 게이트를 위한 폴리실리콘의 제5 층을 포함한다.
본 발명의 실시예에서, p-형 기판은 n-형 기판으로 대체될 수 있고, n-형 소스/드레인 확산들은 p-형 소스/드레인 확산들로 대체될 수 있는데, 이 경우에 NMOS 플래시 메모리에 대향되는 PMOS 플래시 메모리를 갖는다. 캐리어들 및 주입된 전하는 저자들과 대향되는 정공들이다.
본 발명의 다른 목적들, 특징들 및 장점들은 이하의 상세한 설명 및 도면 전체에 걸쳐서 동일한 소자에 동일한 참조번호가 병기된 첨부 도면을 고려시 명백할 것이다.
도1은 본 발명의 각종 양상들이 포함될 수 있는 일반적으로 컴퓨터 시스템과 같은 전자 시스템을 도시한다. 전자 시스템들의 일부 예들은 컴퓨터들, 랩탑 컴퓨터들, 휴대용 컴퓨터들, 팜탑 컴퓨터들, 개인 휴대 정보 단말기들(PDA), MP3, 및 다른 오디오 플레이어들, 디지털 카메라들, 비디오 카메라들, 전자 게임 머시들, 무선 및 유선 전화 장치들, 응답 기들, 음성 레코더들, 및 네트워크 라우터들을 포함한다.
이 전자 시스템 아키텍쳐는 랜덤 액세스, 주 시스템 메모리(25) 및 키보드, 모니터, 모뎀 등과 같은 적어도 하나 이상의 입력-출력 장치들(27)과 더불어 시스템 버스(23)에 접속되는 프로세서 또는 마이크로프로세서(21)를 포함한다. 전형적인 컴퓨터 시스템 버스(23)에 접속되는 또 다른 주 컴퓨터 시스템 구성요소는 장기간 비휘발성 메모리(29)이다. DRAM(동적 RAM) 또는 SRAM(정적 RAM)과 같은 비휘발성 메모리와 대조적으로, 비휘발성 메모리는 전력이 장치로부터 제거된 후 조차도 저장된 상태를 유지한다. 전형적으로, 이와 같은 메모리는 메가바이트들, 기가바이트들, 또는 테라바이트의 데이터 저장 용량을 갖는 자기 또는 광학 기술을 이용하는 디스크 드라이브이다. 이 데이터는 현재 처리에 사용하기 위한 시스템 휘발성 메모리(25)내로 수신되어, 손쉽게 보충되며, 충전되며 또는 변경될 수 있다.
본 발명의 한 가지 양상은 비휘발성, 메모리에서 데이터를 소거하고 데이터를 이로 재기록하는 용이성, 액세스 속도, 저 비용 및 신뢰성을 희생함이 없이, 특정 유형의 디스크 드라이브용 반도체 메모리 시스템을 대체하는 것이다. 이는 하나 이상의 전기적으로 소거가능하고 프로그램가능 판독 전용 메모리들(예를 들어, 플래시 또는 EEPROMs) 집적 회로들을 사용함으로써 성취된다. 집적 회로들은 때때로 칩들이라 칭한다. 이 유형의 메모리는 동작하는데 전력을 덜 요구하고 하디 디스크 드라이브 자기 매체 메모리보다 중량면에서 가벼운 부가적인 이점이 있어, 특히 배터리 동작되는 휴대용 컴퓨터들에 적합하다. 이와 같은 비휘발성 메모리들로서 플래시 디스크 드라이브들, CompactFlash(TM) 카드들, SmartMedia(TM) 카드들, 휴대용 태그들(P-태그), 멀티미디어 카드들, 보안 디지털(SD) 카드들 및 메모리 스틱들(R)을 들 수 있다.
벌크 저장 메모리(29)는 컴퓨터 시스템 버스(23)에 접속되는 메모리 제어기(31), 플래시 또는 EEPROM 집적 회로 칩들의 어레이(33)로 구성된다. 데이터 및 명령들은 주로 데이터 라인(35)을 통해서 제어기로(31)로부터 플래시 또는 EEPROM 어레이(33)로 통신된다. 유사하게, 데이터 및 상태 신호들은 데이터 라인들(37)을 통해서 플래시 또는 EEPROM(33)으로부터 제어기(31)로 통신된다. 데이터 라인들(35 및 37)은 구현방식에 따라서 직렬 또는 병렬일 수 있다. 제어기(31) 및 EEPROM 어레이(33) 간의 다른 제어 및 상태 회로들은 도1에 도시되지 않는다.
비휘발성 메모리 집적 회로들은 또한 제어기들, 마이크로프로세서들, 랜덤 액세스 메모리들(RAM) 또는 I/O 장치들과 같은 다른 집적 회로들 또는 구성요소들과 결합되어 비휘발성 메모리 시스템을 형성한다. 제어기 및 메모리는 하나의 분리 집적된 회로들일 수 있으며, 또는 메모리 집적된 회로는 제어기에 통합될 수 있다. 이 메모리는 다수의 분리 집적된 회로들 상에 있을 수 있다. 예를 들어, 다수의 집적된 회로들은 더 큰 메모리 크기들을 얻도록 결합될 수 있다.
특정 유형의 비휘발성 메모리 저장 장치는 CompactFlash 카드이다.
CompactFlash 기술은 생산성을 증가시켜 수백만의 사람들의 생활양식을 향상시키는 새로운 부류의 진보된 소형, 경량의, 저전력 이동 제품들을 출현시켰다.
전세계의 최소의 탈착가능한 대량 저장 장치들 중 하나인 CompactFlash의 배경 개념은 데이터, 비디오, 오디오 및 영상들을 포착, 유지 및 운반하는 것이다. CompactFlash는 모든 유형의 디지털 정보 및 소프트웨어를 휴대용 및 데스크탑 컴퓨터들, 휴대용 PCs(HPCs), 휴대용 커뮤니케이터들, 팜 PCs, 오토 PCs, 디지털 카메라들, 디지털 음성 레코더들, 포토 프린터들, 및 셋 톱 박스들을 포함한 많은 다양한 디지털 시스템들 간에 손쉽게 전달하는 성능을 제공한다.
CompactFlash는 소형의 탈착가능한 고 용량 대량 저장 시스템들을 위한 표준 폼 팩터이다. PCMCIA(휴대용 컴퓨터 메모리 카드 국제 협회)에 의해 확립된 산업-표준 기능성 및 전기 접속성 사양들과의 호환성으로 인해 국제적으로 수용되었다. CompactFlash 메모리 카드에 대한 데이터, 오디오, 및 영상들은 표준 PCMCIA 타입 II 어댑터 카드를 통해서 PCMCIA-ATA(AT 버스 어태치먼트) 제품들의 세계로 운반된다. 매치북 크기에 관한 50-핀 CompactFlash 카드는 손쉽게 어탭터 카드 내로 슬라이드한다. 어댑터 카드는 표준 68-핀 PCMCIA 인터페이스를 갖고 임의의 유형 II 또는 유형 III PC 카드 ATA 슬롯 내로 삽입될 수 있다.
CompactFlash는 PCMCIA 접속성을 갖는 고용량의 탈착가능한 대량 저장장치를 필요로 하지만 너무 작아서 전체 크기의 PC 카드를 수용하지 못한다. 충분한 용량을 갖는 소형 탈착가능한 저장 장치가 전혀 존재하지 않기 때문에, 제품 설계자들은 많은 이들 계산 및 통신 시스템들을 개발할 수 없다. 이의 무게는 대략 1/2 온스이고 36밀리미터(1.4인치) 길이고, 43밀리미터(1.7 인치) 폭 및 3.3 밀리미터(0.13인치) 두께이다. CompactFlash는 8 내지 1024 메가바이트들(MB)의 범위의 용량에서 이용될 수 있다. 더 큰 용량은 기술이 개선될 때 장차 이용될 수 있을 것이다.
CompactFlash는 비휘발성 기술을 토대로 한다. 데이터, 오디오, 비디오 및 영상들은 종래의 기계식 회전 디스크 드라이브가 대부분의 컴퓨터들에서 발견되는 것이 아니라 플래시 메모리 칩들 상에 저장된다. 플래시는 데이터가 카드상에 일단 세이빙되면, 시스템의 전원이 스위치된 경우조차도 데이터를 유지하도록 하는 것을 의미하는 비휘발성 메모리이다. 플래시는 또한 고체 상태이고 이동 부품들을 갖고 있지 않다. 디스크 드라이브들은 많은 이동 부품들을 갖고 기계적인 문제들을 겪는다. 플래시는 훨씬 더 러기드(rugged)하고 신뢰성이 있고 사용자들에게 더욱 데이터를 보호하게 한다. 휴대용 컴퓨터들에서 발견되는 기계식 디스크 드라이브들은 전형적으로 100 내지 200Gs의 동작 충격 등급(rating)을 갖는데, 이는 풋(foot)보다 작은 드롭(drop)과 등가이다. CompactFlash는 전형적으로 플로어에 대해 10-풋 드롭과 등가인 2000Gs의 동작 충격 등급을 갖는다.
CompactFlash 카드들은 모든 기술-의존 플래시 메모리 제어 알고리즘들을 취급하는 제어기를 포함한다. 모든 IDE(지능형 드라이브 전자장치들) 및 ATA 명령들을 저장하는 이 집적된 제어기는 산업-표준 IDE 디스크 드라이브들을 지원하는 모든 컴퓨터 운영 시스템들, 유틸리티들 및 애플리케이션 프로그램과 CompactFlash를 완전히 호환시킨다. CompactFlash를 위한 Full BIOS 및 드라이버 서포트는 이미 수많은 플랫폼들 및 운영 시스템들에 구축되어 있는데, 그 이유는 이들은 현재 동일한 PCMCIA-ATA 표준을 지원하기 때문이다. CompactFlash는 특수용 플래시 파일 시스템 또는 드라이버들을 필요로 하지 않는다. 모든 파일 관리, 에러 정정 코드, 전력 관리 및 PCMCIA 제어기 I/O 기능성은 단일 칩으로 감소된다. CompactFlash는 전형적으로 3.3 또는 5볼트의 단일 공급 전압으로 동작된다.
Flash EEPROM 시스템들 및 비휘발성 셀들 및 저장 장치의 부가적인 논의는 본원에 참조된 미국 특허 5,602,987, 미국 특허 5,095,344, 미국 특허 5,270,979, 미국 특허 5,380,672, 미국 특허 5,712,180, 미국 특허 5,991,517, 미국 특허 6,222,762, 및 미국 특허 6,230,233에 논의되어 있다.
비휘발성 메모리 시스템의 메모리 집적 회로는 다수의 메모리 셀들을 포함하는데, 이 셀 각각은 적어도 하나의 데이터 비트를 유지한다. 다중상태 메모리 셀들이 또한 사용될 수 있는데, 이는 각 셀에 다수의 데이터 비트들을 저장시킨다. 예를 들어, 각 메모리 셀은 셀 당 2개, 3개, 4개, 5개, 6개, 7개, 8개 도는 더 많은 데이터 비트들을 저장할 수 있다. 다수 데이터 비트들을 저장할 수 있는 메모리 셀들을 다중레벨 셀들이라 칭할 수 있다.
일부 유형들의 비휘발성 저장 소자들 또는 메모리 셀들은 모든 플로우팅 게이트 유형 메모리 셀들인 플래시, EEPROM 및 EPROM이다. 본 발명의 일부 양상들은 또한 MNOS, SONOS, NROM, FeRAM과 일부 다른 유형들의 메모리들 또는 메모리 기술에 적용될 수 있다.
메모리 셀들은 전형적으로 로우들 및 칼럼들로 배열된다. 집적 회로당 다수의 어레이들이 존재할 수 있다. 개별 셀들은 로우 및 칼럼에 의해 액세스된다. 메모리 셀들을 위한 2개의 상이한 구성들은 NOR 및 NAND 구성들이다. 본 발명은 메모리 셀들의 이들 구성들 뿐만 아니라 다른 구성들에 적용될 수 있다.
도2는 NOR 구성을 위한 비휘발성 메모리 셀을 도시한다. NOR 셀들에 대한 많은 구현방식이 존재하고 이 특정 구현방식은 단지 예로서 도시된다. 일부 NOR 구성들에서, 드레인 라인(DL) 및 소스 라인(SL) 간의 메모리 트랜지스터(215)와 직렬로 접속되는 선택 또는 판독 트랜지스터(211)가 존재한다. 이 드레인 라인은 또한, 때때로 셀의 비트 라인(BL)이라 칭할 수 있다. 실제 그라운드 어레이들(예를 들어, DFGSSI 아키텍쳐)에서, 한 셀을 위한 소스 라인은 또 다른 셀을 위한 드레인 라인일 수 있으며, 또는 판독 동안 한 셀의 소스 라인은 프로그래밍 동안 동일한 셀의 드레인 라인일 수 있다. 판독 트랜지스터는 로우 라인(RL) 또는 워드 라인(WL)에 접속되는 게이트를 갖고, 메모리 트랜지스터는 제어 게이트(CG) 라인, 제어 라인 또는 스티어링 라인에 접속되는 제어 게이트를 갖는다.
특정 구현방식 또는 동작에 따라서, 드레인 라인 및 소스 라인은 상호변경되거나 스와핑될 수 있다. 특히, 도면은 드레인 라인이 판독 트랜지스터에 접속되고 소스 라인이 메모리 셀 트랜지스터에 접속되는 것을 도시한다. 그러나, 또 다른 구현방식 또는 동작에서, 소스 라인은 판독 트랜지스터에 접속되고 드레인 라인은 메모리 셀 트랜지스터에 접속될 수 있다. 예를 들어, 드레인보다 낮은 전위에 있는 전극을 위한 워드 소스를 보존하면, 판독 동작 동안, 선택 트랜지스터의 드레인에 접속되는 라인은 드레인 라인이고, 메모리 셀 트랜지스터의 소스에 접속되는 라인은 소스 라인이다. 더 높은 전압이 소스 측 주입을 성취하기 위하여 메모리 셀 측에 인가되는 이 상황은 프로그래밍을 위하여 보존된다.
NOR 메모리 셀들의 어레이에 대해서, 다수의 NOR 셀들은 드레인 라인(또는 소스 라인)에 접속될 것이다. 이는 전형적으로 어레이의 칼럼이라 칭할 것이다. 칼럼의 각 셀은 분리된 워드 라인 또는 로우 라인을 가질 것이다.
구현방식에서, 판독 및 메모리 트랜지스터들 둘 다는 n-채널 또는 NMOS 형 트랜지스터들이다. 그러나, 이 장치들은 p-채널 또는 PMOS 유형 트랜지스터들 또는이외 다른 것들을 포함한 다른 유형들의 트랜지스터들일 수 있다. 판독 장치(211)는 통상 매우 비실용적이지만 메모리 장치(215)와 다른 장치 유형일 수 있다. 특정 구현방식에서, 메모리 장치는 플래시, EEPROM 또는 EPROM 트랜지스터와 같은 플로우팅 게이트 장치이다. 그러나, 메모리 장치는 NROM, FeRAM(강유전체), MNOS, SONOS, 또는 다른 장치와 같은 또 다른 유형의 장치일 수 있다.
도3은 NAND 구성에서 비휘발성 메모리 셀들 특히 셀들의 단일 NAND 스트링을 도시한다. NAND 구성에서, 드레인 라인(DL) 및 소스(SL) 간의 드레인 선택 장치(315) 및 소스 선택 장치(319) 간에 직렬로 접속되는 다수의 메모리 트랜지스터들(311)이 존재한다. 이는 메모리 셀들의 칼럼이고, 이들 셀들의 다수의 칼럼들은 NAND 메모리 셀들의 어레이를 형성하도록 사용될 수 있다. 메모리 셀들의 칼럼은 때때로 NAND 체인 또는 스트링이라 칭한다. 특정 구현방식에서, NAND 체인에 적어도 16개의 메모리 셀들이 존재한다. 각 메모리 트랜지스터는 개개 워드 라인(WL)에 접속되는 게이트를 갖는다. 워드 라인들은 WL1 내지 WLn으로 라벨될 수 있는데, 여기서 n은 특정 칼럼에서 메모리 셀들의 수이다. 드레인 선택 장치는 드레인 선택 라인(DSEL)에 접속되는 게이트를 갖고, 소스 선택 장치는 소스 선택 라인(SSEL)에 접속된다. 특정 구현방식에 따라서, 드레인 라인 및 소스 라인은 상호변경되거나 스와핑된다.
구현방식에서, 소스 선택 트랜지스터, 드레인 선택 트랜지스터 및 메모리 트랜지스터들은 n 채널 또는 NMOS 트랜지스터들이다. 그러나, 이 장치들은 p-채널 또는 PMOS 유형 트랜지스터들을 포함한 다른 유형들의 트랜지스터들일 수 있지만, 이를 행하기 위해선 단점인 상대적으로 큰 면적이 소요될 수 있다. 특정 구현방식에서, 메모리 장치는 플래시, EEPROM, 또는 EPROM 트랜지스터와 같은 플로우팅 게이트 장치이다. 그러나, 메모리 장치는 NROM, FeRAM, MNOS, SONOS, 또는 다른 장치와 같은 또 다른 유형의 장치일 수 있다.
도4는 NAND 메모리 셀들의 어레이를 도시한다. 메모리 셀들의 n개의 로우들 및 m개의 칼럼들이 존재하는데, 여기서 n 및 m은 정수들이다. 각 칼럼은 워드 라인들(WL0 내지 WLn)에 접속되는 n개의 메모리 셀들을 갖는다. 메모리 셀들의 칼럼들은 BL0 내지 BLn으로 라벨링된다. 각 칼럼은 드레인 선택 장치 및 소스 선택 장치 간에 접속되는 메모리 셀들을 갖는다. 그리고, 드레인 및 소스 선택 장치들은 차례로 드레인 라인(DL) 또는 비트 라인(BL) 및 소스 라인(SL)에 접속된다. 드레인 선택 장치의 게이트들은 드레인 선택 라인(DSEL)에 접속되고 소스 선택 장치의 게이트들은 소스 선택 라인(SSEL)에 접속된다. 특정 셀 또는 선택된 셀은 적절한 워드 라인 및 비트 라인을 이용함으로써 그리고 적절한 전압들을 이들 라인들에 인가함으로써 액세스될 수 있다.
도5는 임의의 상술된 메모리 셀들 및 어레이들에 이용될 수 있는 대표적인 플로우팅 게이트 비휘발성 메모리 장치를 도시한다. 플로우팅 게이트 장치들의 부가적인 설명은 미국 특허 5,991,517에서 찾아 볼 수 있다. 이 플로우팅 메모리 셀은 드레인(D), 소스(S), 제어 게이트(CG) 및 플로우팅 게이트(FG)를 갖는다.
요약하면, 비휘발성 메모리 셀은 전력이 제거될 때 조차도 자신의 저장 상태를 유지하는 셀이다. 플로우팅 게이트 유형 메모리 셀들의 일부 예들은 플래시, EEPROM(또한 E2 또는 E-스퀘어된) 및 EPROM을 포함한다. 플래시 및 EEPROM 셀은 근본적으로 소거가능하고 전기적으로 프로그램가능하다. EPROM 셀은 자외선(UV) 광에 의해서 전기적으로 프로그램가능되고 소거될 수 있다. 플로우팅 게이트 장치는 적절한 노드들이 고 전압을 겪음으로써 프로그램되거나 소거된다. 이들 고전압은 전자들이 플로우팅 게이트에 부가 또는 이로부터 제거되도록 하는데, 이 게이트는 플로우팅 게이트 장치의 임계 전압 또는 VT를 조정할 것이다. 전자들을 플로우팅 게이트로 또는 이 게이트로부터 이동시키는 일부 물리적 메커니즘들은 핫 전자 주입 또는 Fowler-Nordheim 터널링이다.
정의 또는 부의 고전압은 메모리 셀들을 프로그램 및 소거하는데 사용된다. 2진 셀들에 대해서, 0 또는 1을 저장하도록 프로그램될 수 있는 셀들에 대해서, 일반적으로 단일 전압이 프로그램 및 소거하도록 사용된다. 이들 전압을 (프로그램을 위해선) VPP 및 (소거를 위해선) VEE라 칭할 수 있다.
다중상태 프로그래밍 및 소거를 위하여, 제어 게이트 프로그래밍 전압은 전체 펄스에 걸쳐서 케이스화되는 스테어(stair)이며, 소거 전압은 각 섹터에 개별적으로 맞춰진 상이한 DAC 구동된 값일 수 있다. 다중상태 제품들에서, VPP 및 VEE 전압은 고전압 펌프들 및 중간 전압의 출력들 각각과 관련하여 사용될 수 있다. 이들 전압들은 플래시 셀의 임의의 단자에 직접 인가될 수 없다. 이들 전압들은 전원으로서 사용되어 더욱 정밀하게 제어되는 DAC 전압들을 발생시키며, 그 후, 이 전압들은 메모리 셀들의 단자들로 전달된다.
플로우팅 게이트 비휘발성 메모리 장치는 단일 비트(0 또는 1) 또는 다수 비트들(예를 들어, 2 비트들: 00, 01, 10 및 11 또는 3 비트들: 000, 001, 010, 011, 100, 101, 110 및 111 또는 4비트들:0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1001, 1010, 1011, 1100, 1101, 1110 및 1111)을 저장할 수 있다. 미국 특허 5,991,517호는 단일 비트 및 다수 비트들의 부가적인 일부 양상들을 설명한다. 요약하면, 메모리 셀은 소거 상태 및 하나 이상의 프로그램된 상태들을 가질 것이다.
노드 A 대 노드 B의 결합 비는 2개의 노드들 간의 커패시턴스 대 노드 B로부터 노드 A를 포함한 모든 가능한 노드들까지 알 수 있는 바와 같은 총 커패시턴스 의 비로서 규정되고 항상 1보다 작다. 장치의 VT가 전형적으로 제로보다 작은 제어 게이트 전압에서 턴온되도록 할 때가 소거 상태가 된다. 다른 말로서, 소거는 플로우팅 게이트로부터 전자들을 제거하여, 이 플로우팅 게이트 장치가 예를 들어 0볼트 또는 이보다 아래의 VT(제어 게이트로부터 측정된 바와 같은 임계 전압)를 갖도록 하는 것과 관련된다. 소거될 때, 플로우팅 게이트 트랜지스터는 1볼트가 자신의 게이트(즉, 제어 게이트) 상에 배치될 때조차도 전류를 도통시킨다. 소거(즉, 소프트 프로그래밍)으로부터의 복구는 전형적으로 0볼트 보다 크거 1볼트 보다 작은 작은 정의 VT로 소거되는 셀 마다 완만하게 프로그램하는 맨데터리 프로그래밍 시퀀스(mandatory programming sequence)로 이루어진 동작이다. 소거 복구는 블록이 소거된 직후 소거 블록에서 매 셀마다 수행된다. 모든 셀들은 장차 어떤 지점으로 프로그될 데이터 상태와 관계없이 복구된다. 심지어 상태 0으로 프로그램될 이들 셀들조차도 복구될 것이다. 소거 복구 동작을 수행하는 이유는 복구되지 않은 메모리 어레이에 존재할 수 있는 전류 스니크 경로들을 감소 또는 제거하기 위한 것이다. 집적된 회로의 모든 플로우팅 게이트 셀들은 소거 복구된 상태로 초기화될 수 있다. 게다가, 실시예에서, 메모리 셀은 프로그램될 수 있기 전 소거되고 복구될 필요가 있을 수 있다.
소거는 플로우팅 게이트 트랜지스터의 플로우팅 게이트로부터 전자들을 제거함으로써 발생된다. 소거는 또한 플로우팅 게이트로부터 전자들을 제거하고 이들을 채널, 소스, 드레인, 채널 , 소스 및 드레인, 워드 라인(선택 게이트)에 배치함으로써 행해질 수 있다. 많은 기술들이 이외에도 여러곳에서 제공되어 있기 때문에 각종 소거 및 프로그래밍 방식들의 간략한 설명만이 본 특허 출원에서 논의되고 이들 기술들 중 일부는 본 발명에 적용되거나 사용된다. 필러 셀의 경우에, 산화물에서 전하 플루언스(charge fluence)(즉, 쿨롱/cm2의 단위를 가진 단위 면적당 산화물을 통해서 운반되는 전자들)을 최소화하기 위하여, 이는 채널을 통해서 소거하는 것이 더욱 적합할 것이다.
대안적으로, 전자들은 비트 라인을 통해서 제거될 수 있다. 이 옵션은 저전압을 필요로 하는데, 그 이유는 비트 라인 대 플로우팅 게이트 결합비가 채널 대 플로우팅 게이트 결합비 보다 작기 때문이다. 그러나, 산화물 에어리어는 더욱 작고, 따라서 산화물을 통한 전하 플루언스는 더 높게 되며, 게다가 소거 분포(erase distribution) 는 통계적 이유들로 인해 더욱 크게될 것이다.
필러 셀의 경우에, 선택 게이트 내로의 소거는 관심을 덜 받는데, 그 이유는 선택 게이트 결합비를 증가시키기 때문이고, 고 결합비는 효율적인 소거에 대해 반대로 발생되는데, 그 이유는 2개의 전극들 간의 고 결합으로 인해 이들의 전압들이 실질적인 터널링 레이트들을 얻기 위하여 2개의 전자들 간의 큰 전위 차를 생성하는 것에 반하여 서로를 추적하는 경향이 있기 때문이다. 일반적으로, 소거는 플로우팅 게이트의 전자들을 터널링 아웃함으로써 발생된다. 채널, 드레인, 소스, 선택 게이트, 또는 제어 게이트라면, 장치를 소거하는데 걸리는 시간은 소거 전극으로부터 플로우팅 게이트들을 분리시키는 절연체 내로 플로우팅 게이트로부터 전자들이 주입되는 지점에서 전계의 크기를 따른다. 통상적으로, 플로우팅 게이트 터널 절연체(터널 산화물) 인터페이스에서 생성되는 삼각형 에너지 장벽에서 터널링 전류를 위한 병목이 발생된다. 증가된 터널 절연체 전계는 삼각형 장벽을 더욱 협소하게 하여, 가능한 터널링 전류의 량을 증가시킨다. 전계는 플로우팅 게이트 및 소거 전극 간에 더 큰 전압차를 발생시킴으로써 집중된다. 이 전압 차는 소거 전극의 전압 및 플로우팅 게이트의 전압 값에 좌우된다. 플로우팅 게이트의 전압은 플로우팅 게이트 상의 전하 및 이에 용량적으로 결합하는 모든 전극들의 결합 세기들 및 전압들에 좌우된다. 다음 기술들의 임의의 조합은 이 전압 차: (1) 소거 게이트 상의 더 높은 전압, (2) 플로우팅 게이트에 용량성 결합하는 임의의 또는 모든 다른 전극들 상의 (부의 값들을 포함하여) 더 낮은 전압, 및 (3) 플로우팅 게이트 및 소거 전극으로부터 이 플로우팅 게이트를 분리시키는 절연체 간의 인터페이스에서 애스퍼러티(asperities) 또는 텍스쳐(이들 애스퍼러티들은 5 팩터만큼 터널링 전계을 국부적으로 집중시킬 수 있다)를 향상시키는데 사용될 수 있다.
단지 1비트만을 저장할 때, 플로우팅 게이트 장치는 소거 상태 이외에 단지 하나의 프로그램된 상태를 가질 것이다. 이 애플리케이션을 위하여, 단일 비트 셀을 위한 프로그램된 상태는 전형적으로 장치의 VT가 지정된 정의 값보다 높을 때이다.
다중상태 셀의 경우에, VT는 특정 상태에 있다는 것을 나타내는 특정 전압 법위에 설정된다. 다른 말로서, 프로그램된 TV 상태가 무엇인지에 따라서, 이는 특정 저장된 2진 값을 나타낼 것이다. 2비트 메모리 셀의 예에 대해서, 1볼트 또는 그보다 낮은 VT는 상태 0(2진 00)을 나타낼 수 있다. 1볼트보다 높고 2볼트 보다 낮은 VT는 상태 1(2진 01)을 나타낼 수 있다. 2볼트 보다 높고 3볼트 보다 낮은 VT는 상태 2(그레이 코딩을 갖는 2진 11)을 나타낼 수 있다. 그리고, 3볼트 보다 높은 VT는 상태3(2진 10)을 나타낼 수 있다. 특정 실시예에서, 그레이 코딩(00, 01, 11, 10)은 전체 상태에 걸쳐서 한번에 단지 하나의 비트 변경을 행하도록 사용된다.
프로그래밍은 전자들을 플로우팅 게이트 트랜지스터의 플로우팅 게이트에 부가함으로써 발생된다. 프로그래밍 메커니즘들 및 기술들의 이하에서 간략히 설명된다. 하나의 프로그래밍 메커니즘은 터널링이고, 또한 메커니즘은 핫 전자 주입인데, 이들 둘 다는 상대적으로 복잡한 메커니즘이다. 다중상태 프로그래밍을 위하여, 한 특정 기술을 따르면, 각 기록 동작들은 프로그램 펄스들의 시퀀스로 이루어지는데, 이 펄스 각각은 검증 동작보다 앞서 있다.
전형적으로, 각 프로그래밍 펄스들 동안 제어 게이트 전압은 선행 펄스동안 제어 게이트 전압보다 높은 레벨로 상승된다. 수행성능을 증가시키기 위하여, 제1 펄스들의 세트는 큰 스텝 크기들을 가질 수 있는데, 여기서 스텝은 하나의 펄스의 크 전압 및 선행 펄스의 피크 전압 간의 차이 이다. 제1 펄스들의 세트는 대충적인 프로그래밍 단계(coarse programming phase)를 포함한다. 미세 프로그래밍 스텝은 최종 대충적인 프로그래밍 펄스와 비교하여 제1 미세 프로그램 펄스로 다시되는 스텝으로 시작하고, 미세 프로그래밍 스텝 크기는 대충적인 프로그래밍 스텝 크기보다 실질적으로 작게될 것이다.
검증 레벨은 각 검증 단계 동안 제어 게이트에 인가되는 전압이다. 일 실시예에서, 어레이 아키텍쳐는 동일한 로우 상에 있고 동일한 섹터(프로그래밍 블록)에 속하는 셀들의 제어 라인들이 각 셀의 현재의 VT, 타겟 VT, 및 프로그래밍 특성들에 의해 지시되는 바왁 같은 각종 전압들로 동시에 그리고 독립적으로 구동되도록 설계된다. 이 실시예는 CCCSA(Cell-by-Cell Conditional Steering Architecture)라 칭할 수 있다. CCCSA는 또한 본원에 참조된 미국 특허 6,222,762에 서술된 바와 같은 판독 동작들 동안 2진 탐색들을 수행하도록 이용될 수 있다. 각 셀의 VT에 대해서 한 셀 마다 병렬 2진 탐색들을 수행하는 성능은 셀 당 상태들의 수가 8 또는 16으로 증가할 때 실질적으로 판독 수행성능을 증가시킬 것이다. CCCSA에 대한 대안적인 실시예는 종래의 CDSA(Commonly Driven Steering Architecture)인데, 여기서 동일한 섹터에 속하는 모든 셀들의 스티어링 라인들은 서로 결합된다. VT에 대한 CDSA 탐색들로 인해, 섹터 내의 셀들은 한번에 하나의 전압이 섹터내의 모든 셀들의 제어 라인들에 인가되고, 다음 측정 동안 또 다른 전압이 인가되는 등등의 순차적인 방식으로 수행되어야 한다. 셀 당 4비트에서 CDSA를 사용하는 실시예에서, 15개의 순차적인 서브-판독 동작들은 셀 VT의 마진에 대한 어떠한 정보 없이 각 셀의 상태를 찾도록 정확히 수행되어야 한다. 대충적인 프로그래밍 검증 전압은 미세 프로그래밍 검증 전압보다 작게되어, 대충적인 프로그래밍 동안 큰 스텝 크기가 제공되면 최종 VT 타겟을 오버슈트하지 않도록 한다. 미세 프로그래밍의 검증 전압은 셀이 프로그램되어야 하는 상태에 좌우되는데, 다른말로서 데이터에 종속된다. 미세 프로그래밍 검증 전압에 도달하는 매 셀은 제어 게이트 및/또는 비트 라인 전압의 전달을 불연속함으로써, 또는 감소된 드레인 대 소스 전압 및 바디 효과(body effect)를 이용함으로써 부가적인 프로그램을 방지하는데 충분히 높은 전압으로 셀의 프로그래밍 소스 전압을 상승시킴으로써 프로그래밍에서 록 아웃된다.
채널 핫 전자 주입은 핫 전자 발생 및 핫 전자 주입 둘 다를 필요로 한다. 핫 전자들을 발생시키기 위하여, 큰 측방 전계(lateral field)가 필요로 된다. 이는 높은 드레인 대 소스 전압에 의해 제공된다. 핫 전자들을 플로우팅 게이트 상으로 주입하기 위하여, 큰 수직 전계가 필요로 된다. 이는 플로우팅 게이트에 일부 가 결합되는 제어 게이트 전압에 의해 제공된다. 드레인 측 주입시, 핫 전자 주입하는데 필요로 되는 고 수직 전계는 핫 전자 발생시키는데 필요로 되는 고 측방 전계를 감소시키는 부작용이 있다. 소스 측 주입은 이러한 문제를 겪지 않음으로, 더욱 효율적이다. 소스 측 주입 및 드레인 측 주입에서, 스캐터링 메커니즘은 채널을 통해서 측방으로 이동하는 전자들의 모멘텀을 전환시켜, 플로우팅 게이트를 향하여 운좋은 몇개의 전자들이 스캐터링되도록 하는데 필요로 된다.
이 셀의 혁신적인 특징인 수직 핫 전자 충돌은 소스 측 주입의 개선된 효율성을 넘어 프로그래밍 효율성을 증가시킬 수 있는데, 그 이유는 다수의 핫 전자들이 Si/SiO2 에너지 장벽을 극복하도록 돕는 모멘텀을 가질 것이기 때문이다. 핫 전자들이 Si/SiO2 에너지 장벽을 극복하도록 돕는 방향으로 핫 전자들을 스캐터링하는데 더이상 필요로 되지 않을 것이다. 수직 핫 전자 충돌은 미국 특허 6,248,633호에 밸러스틱 주입으로서 언급되어 있는데, 이 특허에선 공정 흐름을 지나치게 복잡하여, 과다 돌출(extra protrusion)이 스페이서 플로우팅 게이트에 부가되어(미국 특허 6,248,633의 도5A, B, C 참조) 본 발명의 바람직하지 않은 실시예인 밸러스틱 주입을 제공한다. 이와 같은 돌출은 국부 전계들을 샤프한 에지에 집중시킴으로써 플로우팅 게이트로부터의 전하 손실을 채촉할 수 있는 애스퍼러티로서 작용한다는 점에 주목하여야 한다. 이는 판독 왜곡, 기록 왜곡, 및 전하 보유 문제들을 악화시킬 수 있다.
또 다른 프로그래밍 메커니즘은 NAND 기술에서 사용되는 바와 같은 Fowler-Nordheim 터널링이다. 그러나, 터널링을 사용하기 위해선 상술된 메커니즘의 잠재적인 이점들을 포기하여야 한다. 터널링은 일반적으로 핫 전자 주입과 비교하여 매우 느리다. 터널링의 경우에, 수행성능은 많은 수들의 주변 프로그래밍 블록들의 댓가로 평행하게 많은 수의 셀들을 프로그램함으로써 유지되어야 한다. 필러 셀에 대한 바람직한 프로그래밍 방법은 핫 전자들의 소스 측 수직 충돌이다.
각 프로그래밍 펄스 동안, 드레인 전압은 3볼트 내지 6볼트 범위의 일정값으로 유지된다. 제1 프로그래밍 펄스를 위한 제어 게이트 전압은 특징화되어야 하고 필내에서 조차도 적응적으로 결정될 수 있는 어떤 정의 시작값을 가질 것이다. 전달 게이트 전압은 6볼트 내지 10볼트의 범위가 되도록 일정하게 된다. 선택 게이트 또는 워드 라인 전압은 3볼트 내지 10볼트 범위가 된다. 선택 트랜지스터의 임계 전압은 이상적으로 가능한 높게되어, 동작 선택 게이트 전압이 가능한 높게되도록 한다. 이는 가장 효율적인 소스측 주입을 위한 최적의 선택 게이트 전압이 선택 게이트 임계 전압보다 높은 전압보다 작게 되기 때문이다. DFGSSI 셀의 경우에서 처럼, 프로그래밍을 위한 드레인은 셀에 바로 인접한 비트 라인이고, 프로그래밍을 위한 소스는 관심을 둔 플로우팅 게이트에 속하는 선택 게이트의 다른 측 상에 있는 인접 비트 라인일 것이다. 특정 실시예에서, 2개의 비트 라인들의 역할은 판독 또는 검증 동작 동안 반전되는데, 이 동작에서 플로우팅 게이트에 인접한 비트 라인은 소스이다. 이로 명명된 기존 소스는 항상 드레인과 비교하여 더 낮은 전압을 갖는 전극이다. 프로그래밍을 위한 소스 전압은 순시 프로그래밍 전류가 어떤 지정된 값을 초과하지 않도록 하는 전류 제한기에 의해 적응적으로 제어될 수 있다.
플로우팅 게이트 내로 그리고 밖으로 전하의 이동은 터널링 유전체(이는 플로우팅 게이트 및 채널 영역 간의 게이트 산화물이다) 양단의 전계 크기에 의해 결정된다. 제어 게이트 또는 플로우팅 게이트 및 소스간의 전압 차가 크면 클수록, 플로우팅 게이트로의 전하 전달은 크게된다. 이 장치를 프로그램하는데 걸리는 시간은 프로그래밍 제어 게이트 전압을 포함하는 각종 팩터들에 좌우된다. 일반적으로, 제어 게이트 전압이 높으면 높을수록 또는 전계가 강하면 강할 수록, 장치는 더욱 고속으로 프로그램된다. 특정 실시예에서, 셀 단자들에 인가되는 전압은 DAC(디지털 대 아날로그 변환기) 제어된다. 이들 전압들은 셀을 프로그램, 판독 및 소거하는데 사용된다. 앞서 언급된 바와 같이, 실제 제어 게이트 전압은 일정하지 않고 프로그래밍 펄스들의 시퀀스는 낮은 제어 게이트 전압 값으로 시작되어 전체 펄스에 걸쳐서 상승되어 각기 모든 셀이 어떠한 오버슈팅 없이 타겟 VT에 도달하도록 한다. 특정 실시예들에서, 다수의 펌프들이 존재하여, 다양한 고 전압을 제공하도록 하며, 다른 실시예들에선, 심지어 부의 전압들이 발생된다. 일반적으로, 이들펌프의 출력 전압값은 설계시에 설정되고, 다양한 범위의 전압들을 위한 각종 펌프들이 제공되는데, 예를 들어 VPP 펌프는 7볼트를 발생시키고, VHI 펌프는 자신의 입력으로서 VPP 전압을 이용하고 이를 자신 출력에서 14 볼트로 펌핑한다. 그러나, VIP나 VHI 어느것도 임의의 셀 단자들에 직접 공급되지 않는다. 다중레벨 셀 프로그래밍 동작들은 전형적으로, 가장 용이한 셀들이 최저 VT 상태를 넘어서 프로그램하기 위하여 오버슈트 하지 않도록 최소 제어 게이트 프로그래밍 전압으로 시작하여 가장 어려운 셀들이 최고 VT 상태로 프로그램하도록 하는데 충분한 최대값으로 제어 게이트 전압을 점차적으로 증가시키고, 검증을 수행하여 완만한 증가 스텝들로 수행되고 필요한 경우 각 프로그래밍 펄스 후 동작을 록 아웃한다.
도6은 로우들 및 칼럼들에 배열된 저장 소자들(605)의 어레이를 도시한다. 이 저장 소자 형태를 이중 플로우팅 게이트 소스측 주입(DFGSSI) 셀이라 칭할 수 있다. 특정 실시예에서, 저장 소자들은 플래시 메모리 셀들을 포함한다. 각 저장 소자에는 2개의 메모리 장치들(예를 들어, 플래시 메모리 셀들)이 존재한다. 일 실시예에서, 저장 소자(605)는 2개의 플로우팅 게이트 메모리 셀들로 이루어지는데, 각 셀은 다중상태 저장 소자이다. 여러 유형들의 메모리 셀들 및 메모리 기술들은 이 저장 소자를 구현하는데 사용될 수 있다. 다중상태 셀들 및 저장 소자들은 미국 특허 5,712,180에 더욱 상세하게 설명된다. 어레이의 이 저장 소자들은 여러 형태들로 배열될 수 있다. 예를 들어, 비트 라인들(BL) 및 워드 라인들(WL)은 도면에 도시된 것과 다른 방향들로 진행할 수 있다.
저장 소자는 선택 게이트 라인 또는 워드 라인(609), 우측 제어 게이트 라인(611), 및 좌측 제어 게이트 라인(613)을 갖는다. 우측 제어 게이트 라인은 우측 플로우팅 게이트 트랜지스터(TFGR)(615)의 게이트 또는 제어 전극에 접속되고, 좌측 제어 게이트 라인은 좌측 플로우팅 게이트 트랜지스터(TFGL)(617)의 게이트에 접속된다. 선택 게이트 라인(워드 라인)은 선택 트랜지스터(TSEL)(619)의 게이트에 접속된다.
각 저장 소자(105)를 위하여, 데이터를 저장하기 위한 2개의 플로우팅 게이트 트랜지스터들 또는 셀들(615 및 617)이 존재한다. 이들 플로우팅 게이트 트랜지스터들의 각각은 단일 데이터 비트 또는 다수의 데이터 비트들을 저장할 수 있다. 다수의 데이터 비트들을 저장할 때, 각 플로우팅 게이트 셀을 또한 다중상태, 다중레벨 또는 다중비트 셀이라 칭하는데, 그 이유는 이 셀은 2개 이상의 VT(임계 전압) 범위들을 갖도록 프로그램될 수 있다. 예를 들어, 각 플로우팅 게이트 트랜지스터는 셀 당 2비트들, 셀 당 3비트들, 셀당 4비트들, 또는 심지어 셀당 더 많은 수의 비트들을 저장할 수 있다.
플로우팅 게이트 트랜지스터들은 비트 라인들(BL1 및 BL2), 제어 게이트 라인들(613 및 611) 및 선택 라인들 상에 적절한 전압들을 배치함으로써 선택적으로 구성된다. 트랜지스터들의 이 드레인들 및 소스들은 비트 라인들(BL1 및 BL2)에 접속되는데, 이 라인들은 접지에 또는 트랜지스터들(628 및 632)을 통해서 임의의 다른 정전압원 또는 정전류원에 선택적으로 접속될 수 있다. 각 제어 게이트 세그먼트의 에지들에서, 제어 게이트 라인들의 모든 쌍은 하나의 전극으로 병합되어, 도6에 도시된 바와 같은 하나의 플로우팅 게이트 셀의 피치와 대향되는 2개의 플로우팅 게이트들의 피치에 자신들의 제어 라인 세그먼트 선택 트랜지스터들을 끼워맞춘다. 적절한 장치 동작을 위하여, 각 병합된 라인을 형성하는 2개의 제어 라인들은 도6에 도시된 바와 같은 단일 비트 라인의 대향측들 상에 존재하는 것이 필수적이다. 한쌍의 제어 라인들은 세그먼트의 최상부상에 병합되고 나서 제어 라인 세그먼트 선택 트랜지스터에 접속되면, 제어 라인들의 인접 쌍은 세그먼트의 최하부상에서 병합되고 세그먼트의 최상부 상의 세금먼트 선택 트랜지스터에 접속될 수 있다.
이 어레이는 셀의 섹터들로 구성되어 서브분할되고, 다수의 섹터들은 소거 블록으로 구성되고 서브분할될 수 있다. 이는 전체 어레이를 즉각 소거하는 것이 아니라 셀들의 전체 블록들을 한번에 소거하게 한다. 섹터는 동시에 기록될 수 있는 최소 셀들의 그룹들로서 규정될 수 있다. 전형적인 프로그래밍 동작들은 섹터마다 수행된다. 일 실시예에서, 동일한 워드 라인 상에 있는 모든 셀들은 4개의 섹터들을 포함한다. 플로우팅 게이트의 매 4번째 쌍은 동일한 섹터에 속한다. 각 쌍은 하나의 비트 라인을 스트로들(straddle)하는 2개의 플로우팅 게이트들로 이루어져, 각 쌍을 포함하는 2개의 셀들의 제어 라인들이 세그먼트의 에지에서 한 전극에 병합되도록 한다. 예를 들어, 섹터는 512개의 사용자 바이트들을 포함할 수 있다. 셀 당 4비트 구현시, 이는 섹터당 적어도 1024개의 셀들을 필요로할 것이다. 더 많은 셀들이 전형적으로 에러 정정 코드(ECC)에 필요로되어, 셀들, 회전 상태 등등을 추적한다.
동작시, 데이터는 워드 라인들, 비트 라인들, 및 스티어링(제어) 라인들을 이용함으로써 선택된 셀로부터 판독된다. 실시예에서, 셀들에 대한 프로그래밍 및 판독은 DFGSSI에 대해 서술된 바와 유사하다. 이는 도6의 셀을 DFGSSI로 대체시키고, DFGSSI 셀을 위하여 제공된 모든 회로가 사용될 수 있다. 소거를 위한 다수의 옵션들이 존재한다. 일 실시에에서, 소거는 -25볼트 만큼 큰 부의 전압을 각 세그먼트 내의 일부 제어 라인들, 예를 들어 제어 라인들의 매 4번째 쌍에 인가함으로써 수행된다. 각 세그먼트가 트리플 웰 기술의 자체 격리된 p-웰 내에 있을 필요가 있는 또 다른 실시예에서, 소거 부담은 제어 게이트 및 내부 p-웰 둘 다에 의해 공유된다. 이와 같은 실시예에서, 제어 라인들은 더 작은 크기의 부의 전압, 예를 들어 -10볼트로 진행하고, 나머지 부담은 적절한 고 전압 예를 들어 10볼트를 취하는 p-웰에 의해 선택되어, 제어 게이트 및 플로우팅 게이트 셀 채널 간에서 20볼트 차를 유지한다. 이들 실시예들 둘 다에서, 소거는 채널로부터 플로우팅 게이트를 격리하는 산화물에 걸쳐서 전자들의 Folwer-Nordhim 터널링에 의해 수행된다. 앞서의 두 실시예들은 전형적으로 N개의 섹터들로 이루어진 블록을 소거하는데, 여기서 N은 세그먼트 내의 로우들의 수이다. 소거 블록은 세그먼트 당 64개의 워드와 승산되는 워드 라인당 한 섹터로 이루어진다.
또 다른 실시예에서, 소거 부담은 제어 라인 및 워드 라인 간에서 공유되는데, 여기서 부의 전압들은 타겟화된 제어 라인 및 타게화된 워드 라인 둘 다에 인가된다. 이 실시예에서, 소거 블록 크기는 잠재적으로, 단일 섹터 또는 심지어 단일 셀로 감소될 수 있다. 이 실시예는 2가지 실시예들로 서브분할될 수 있는데, 여기서 제1의 경우에 p-웰은 접진 전위에 있고, 타겟화된 제어 라인들은 예를 들어 -15볼트를 취하고, 타겟화된 워드 (들)은 예를 들어 -15볼트를 취하며, 또 다른 경우에, p-웰은 +5볼트와 같은 적절한 고 전위를 취하며, 타겟화된 제어 링크들은 예를 들어 -10볼트를 취하고, 타겟화된 워드 라인(들)은 -12볼트를 취한다. 또 다른 워드 라인 상에서 셀들을 왜곡함이 없이 하나의 워드 라인 상에서 셀들을 소거할 수 있기 위하여, 소거를 위하여 선택된 워드 라인(들) 및 소거를 위하여 선택되지 않은 동일한 세그먼트에서 다른 워드 라인(들)은 어떤 최소량 ΔVEWL보다 크게되어야 한다. 셀들의 소거 분포는 제어 게이트로부터 측정된 바와 같은 소거된 셀들의 VT의 분포의 ±5σ과 관련하여 6볼트만큼 큰 넓은 범위에 걸쳐 있을 수 있다. 제어 게이트(제어 게이트 및 제어 라인 둘 다) 대 플로우팅 게이트 용량 결합비가 50%라고 추정하면, 이는 소거 후 플로우팅 게이트 전압들에서 3볼트의 스프레드로 트랜스레이트된다. 선택 게이트 대 플로우팅 게이트 결합비가 25%라고 추정하면, 이는 12볼트의 최소 ΔVEWL 값으로 트랜스레이트 한다. 이 소거 동작동안, 이 최소 ΔVEWL 값은 각종 방법들로 생성될 수 있다. 한 가지 방법은 비선택된 워드 라인들을 접지하고 적어도 12 볼트들을 소거를 위하여 선택된 워드 라인들에 인가하는 것이다. 또 다른 방법은 -X 볼트(X는 [0볼트, 12볼트] 범위의 정의 값)를 선택된 워드 라인에 인가하고, (12-X) 볼트를 동일한 세그먼트에서 비선택된 워드 라인에 인가하는 것이다. 모든 경우들에, 다수의 전자들이 포함되거나 단일 전극이든지 간에, 이는 적어도 최종 전극이 소거 전압으로 완만하게 램프되도록 소거 전압을 취하도록 하는데 유용하다. 소거 전압 조건으로 구동되는 최종 전극의 완만한 램핑은 터널 유전체에서 순시 전계를 감소시킬 것이다. 새로운 산화물 트랩 사이트들은 4MV/cm를 넘는 전계에서 생성될 수 있다는 것이 널리 공지되어 있다. 이들 트랩 사이트들이 전자들 또는 정공들로 차지되면, 이들 사이트들은 메모리 셀 트랜지스터의 특성들을 변경시킬 것이고, 이와 같은 저하는 메모리의 순환 내구성에 영향을 미칠 것이다. 드레인이 소거 전극으로서 선택되면, 소거를 위한 하나의 가능한 전압들의 세트는 3볼트의 드레인(타겟화된 셀에 인접한 비트 라인) 전압, -8볼트의 제어 게이트 전압, 0볼트의 기판(또는 트리플 웰의 내부 p-웰) 전압, -12 볼트의 워드 라인 전압이다. 순환 내구성을 증가시키기 위하여, 셀에 인가될 소거 전압의 모든 또는 적어도 최종 전압의 점진적인 램핑이 추천된다. 이는 소거의 시작에서 순시 전계를 감소시키기 위하여 행해진다. 너무 높은 필드는 터널 산화물들에서 새로운 트랩 사이트들을 생성할 수 있다. 이들 트랩 사이트들은 어떤 시간에서 충전될 수 있고, 이 충전된 트랩들은 프로그램 또는 소거 동안 터널 절연체를 통해서 소망의 도통을 방해할 수 있으며, 또는 터널 절연체를 통해서 기생 도통을 향상시킨다. 트랩들은 프로그래밍 전압들, 소거 전압들 및 진성 VTs과 같은 각종 트랜지스터 특성들의 드리프트를 초래할 수 있다. 고려될 수 있는 모든 각종 소거 방식들에서 비트 라인 전압들은 p-웰 전압과 동일하게 될 수 있거나, p-웰 전압보다 높은 전압으로 될 수 있어, 이 소거가 플로우팅 게이트 및 근처 사이드 비트 라인간에서 발생되도록 한다. 또한 다른 실시예의 세트에서, 비트 라인들은 소거 동작 동안 플로우팅될 수 있다.
특정 실시예에서, 본 발명은 소자 당 2개의 플로우팅 게이트 트랜지스터들이 존재하는 도6에 도시된 특정 저장 소자 구조에 대해서 설명될 것이다. 그러나, 본 발명은 비휘발성 저장 소자를 필요로 하는 임의의 집적 회로에서 사용될 수 있다. 예를 들어, 본 발명은 소자 당 단일 플로우팅 게이트 트랜지스터가 존재하는 저장 소자들에 사용될 수 있다. 각 셀에는 단일 플로우팅 게이트 트랜지스터 및 단일 선택 트랜지스터가 존재할 수 있다. 본 발명은 상술된 NOR 또는 NAND 장치들에서 조직되는 메모리 셀들 또는 저장 소자들로서 사용될 수 있다.
본 발명은 필러 플로우팅 게이트 메모리 셀 또는 저장 소자를 제공한다. 도7은 도6의 어레이 구성을 위한 본 발명의 저장 소자들의 레이아웃의 상부도이다. 이는 한 가지 특정 구현방식이고, 본 발명의 많은 다른 구현방식이 존재한다. 폴리실리콘-1 또는 폴리-1로 이루어진 플로우팅 게이트(708)는 제1 플로우팅 게이트 트랜지스터를 위한 것이다. 워드 라인(715)은 폴리실리콘-4 또는 금속-1에서 진행된다. 제어 게이트(719)는 폴리실리콘-2에서 진행된다. 비트 라인은 로컬 상호접속(LI) 폴리실리콘(728)에서 진행된다. 확산 또는 능동 에어리어(726)는 전형적으로 n-채널 또는 NMOS 트랜지스터들을 위한 n-형 확산이다.
본 발명의 다른 구현방식에서, 저장 소자의 상이한 구조들은 여러 층들에서 진행될 수 있다. 예를 들어, 워드 라인은 금속층에서 진행될 수 있다.
이 구현방식에서, 워드 라인들 및 능동 에어리들은 제1 방향으로 진행된다. 로컬 상호접속 폴리(LI 폴리)로 강화될 수 있는 BN+ (매립된 높게 도핑된 N형 영역) 확산으로 이루어진 비트 라인들 및 제어 게이트 라인들은 제1 방향에 대해서 수평인 제2 방향으로 진행한다. 전형적으로, 메모리 어레이의 레이아웃에서, 비트 라인들 및 워드 라인들은 서로에 대해 수평이거나 수직이다. 그러나, 다른 구현방식들에서, 워들 라인들, 확산, 비트 라인들 및 제어 라인들은 일부 라인들이 횡이고 다른 라인들이 평행한 방향들의 임의의 조합으로 진행될 수 있다.
셀의 이점들은 다음과 같다: 대부분의 플래시 기술들에서, 모든 노력은 드레인에 대한 커패시턴들이 제공되면 플로우팅 게이트 대 제어 게이트 용량 결합을 증가시키도록 행해지고, 선택 게이트는 프로그램 또는 소거 동작 퍼스펙티브로부터 기생될 수 있다. 본 발명의 특정 실시예들의 세트에서, 프로그램 동작들 및 소거 동작들을 위한 필요한 전압들을 제어 게이트 및 선택 게이트 둘 다를 통해서 전달하도록 하는 것이다. 그러므로, 선택 게이트 대 플로우팅 게이트 결합을 증가시키는 노력이 행해진다. 선택 게이트가 현재 필요로 되는 소거 및 프로그래밍 전압들의 일부를 플로우팅 게이트에 전달하기 때문에, 높은 정의 및 부의 전압들 둘 다에서 선택 게이트를 동작시키는 것이 중요하다. 또한 안전하게 행하기 위해선, 유전체가 파괴되지 않도록 하는 선택 게이트 아래에 두꺼운 산화물이 필요로 된다. 두꺼운 선택 게이트 산화물로 인해, 채널 위의 선택 게이트 트랜지스터의 제어는 감소되어, 특성들을 불량하게 턴온 및 턴오프시키고 서브-임계 슬로프들을 얕게(shallow)한다. 이는 오프 워드 라인들이 누설 선택 게이트들을 갖는 조건들을 왜곡시킬 수 있다. 이를 피하기 위하여, 필러 셀의 선택 게이트 길이는 셀 에어리어를 증가시킴이 없이 증가될 수 있다. 이는 선택 게이트 채널을 위, 아래로 민더링(meander) 함으로써 성취된다.
게다가, 한 방향의 제어 라인으로 그리고 다른 방향의 워드 라인으로플로우팅 게이트를 완전히 랩핑함으로써, 판독 에러들을 초래할 수 있는 인접 플로우팅 게이트 커패시턴스에 대한 기생 플로우팅 게이트를 제거 또는 감소시킨다. 게다가, 민더링 선택 게이트는 소스측 전자 주입점에서 Si/SiO2 인터페이스상에 수직 또는 거의 수직한 전자 충돌을 발생시킨다. 또한, 어떤 최소 전압은 임의의 소거 또는 프로그래밍 작용이 개시되기 전 플로우팅 게이트에 부여되어야 한다.
동시에 프로그램되거나 소거되는 셀들의 그룹 모두가 동일한 워드 라인 상에 있는 다중상태 셀 동작들에서, 프로그래밍 개시 또는 소거 개시를 위한 이 최소 요구 전압의 일부 또는 전부는 선택 게이트에 의해 전달될 수 있다. 프로그래밍 또는 소거하는데 필요로 되는 나머지 전압들은 제어 게이트들에 의해 전달되는데, 이 게이트에서 각 제어 라인은 자신의 현재 상태 및 자신의 데이터 종속 타겟 상태에 따라서 적절한 레벨로 독립적으로 구동된다. 부분적으로 워드 라인들을 통해서 그리고 부분적으로 제어 게이트들을 통해서 전달함으로써 각 셀을 프로그래밍 및 소거하는 것은 왜곡 현상을 감소시킬 뿐만 아니라, 각 셀이 자신의 개별적인 제어 게이트 소거 전압으로 소거되는 동안 동일한 워드 라인 상의 셀들의 그룹이 병렬로 소거될 수 있는 개별적으로 맞춰진 소거 전압들에 대한 기회를 제공한다. 이는 소거 분포를 강화시키고 더 큰 동작 윈도우에 대해서 행한다.
도8은 본 발명의 필러 셀 구조의 실시예의 단면도를 도시하는데, 여기서 도6 및 7에 도시된 바와 같이 이와 같은 셀들의 어레이의 2개의 비트 라인들을 걸쳐서 그리고 워드 라인을 따라서 절단이 행해진다. 이 도면은 비트 라인들 및 선택 게이트들을 위한 슬랜트된 얕은 트렌치 에치를 도시한다. 그러나, 사용된 공정 기술에 따라서, 이 트렌치는 도시된 바와 같은 그레이드되거나 슬랜트된 벽들 대신에 직선의 수직벽들을 가질 수 있다. 특정 실시예에서, 제어 라인들은 각 필러의 최상부를 형성하는 제어 게이트들의 폭보다 넓게 설계되는 것으로서 도시된다. 이는 2개의 층들 간에서 리소그래픽을 오정렬시킨다. 이는 도8의 평면에 수직한 각 플로우팅 게이트의 2개의 측벽들이 제어 라인들의 드룹핑 부분들(drooping portions)고 마주보게 되어 플로우팅 게이트 대 선택 게이트 결합을 댓가로 플로우팅 게이트 대 제어 게이트 결합을 증가시킨다는 점에서 바람직하지 않은 실시예가 될 수 있다.
일 실시예에서 n-형 장치들인 2개의 플로우팅 게이트 트랜지스터들(801 및 808)과 선택 게이트 트랜지스터(813)의 유닛은 필요에 따라서 다수회 반복될 수 있다. 특정 실시예에서, 플로우팅 게이트 트랜지스터들은 2개 이상의 데이터 비트들을 저장할 수 있는 다중상태 셀들이다. 구현방식에서, 플로우팅 게이트 트랜지스터들은 8개의 상이한 저장 상태에 대응하는 3개의 데이터 비트들을 저장한다. 구현방식에서, 플로우팅 게이트 트랜지스터들은 16개의 상이한 저장 상태들에 대응하는 4개의 데이터 비트들을 저장한다.
플로우팅 게이트 트랜지스터(803)는 인접 유닛을 위한 것이다. 각 플로우팅 게이트 트랜지스터는 필러 구조를 이용하여 구성되는데, 이 구조에서 트렌치 또는 갭은 2개의 플로우팅 트랜지스터들을 분리한다. 트렌치(810)는 인접 유닛들의 셀들을 분리시키고, 트렌치(814)는 동일한 유닛에서 셀들을 분리시킨다. 메모리 어레이 에어리어는 폴리-2 제어 게이트 층까지 그리고 이를 포함하는 여러 층들의 블랭킷 증착/성장에 의해 구성된다. 그 후, 이 층들은 제1 방향을 따라서 스트립들 내로 에칭되는데, 그 후, 제1 방향에 대해 횡인 제2 방향으로 스트립들을 형성하는 마스크를 이용함으로써 개개 필러들 내로 각종 층을 에칭하는 마스킹 단계가 행해진다. 전형적으로, 플로우팅 게이트들은 동일한 공정 층, 즉 폴리-1으로부터 이루어진 단다. 적층된 층들을 필러 스택이라 칭할 수 있다.
도면에 도시된 첫번째 층은 기판 또는 웰 재료일 수 있는 p-형 층(811)이다. 이 층은 또한 플로우팅 게이트 및 선택 게이트 트랜지스터들이 p-형 장치들인 경우에 n-형 층일 수 있다. 이 층(811) 위에는 산화물 층(815)이 있다. 이 산화물은 대때로 터널 산화물이라 칭하는데, 그 이유는 전자들이 이 산화물을 통해서 터널링할 수 있기 때문이다. 절연 산화물(815) 위에는 폴리실리콘 플로우팅 게이트 층(819)이 있다. 이 층(819) 위에는 산화물-질화물-산화물(ONO) 층(822)이 있다. ONO 층(822) 위에는 폴리실리콘-2 제어 게이트 층(825)이 있다. ONO 절연층은 플로우팅 게이트 및 제어 게이트 층들을 분리시킨다. 폴리실리콘 또는 금속 제어 게이트 라인 또는 제어 라인층(829)이 제어 게이트 층 위에 있고 이에 접촉한다. 도8의 실시예에서, 제어 게이트 라인(S89)의 폭은 폴리실리콘-2 제어 게이트(825)의 폭보다 크다.
필러 셀은 재료층들을 절연함으로써 모든 측들 상에 커버되거나 캡슐화된다. 이들 절연층들은 전형적으로 산화물 층(831)과 같은 산화물 층들이다. 필러 셀의 플로우팅 게이트를 둘러싸는 캡슐화 절연체는 폴리 또는 금속 워드 라인(832)에 이해 일부 측들 상에 커버된다. 산화물 층들은 공정 흐름의 각종 단계들에서 수행되는 증착 또는 성장에 의해 형성될 수 있다. 이들 층들의 두께는 실질적으로 여러 에어리어들에서 가변될 수 있다. 층(832) 위에는 하부 폴리 워드 라인 층의 도전율을 보강하는 실리사이드 또는 금속 워드 라인 층(836)이 존재한다. 트랜지스터들의 드레인 또는 소스인 매립된 확산 영역(839)이 존재하고 어레이의 로컬 비트 라인이 존재할 것이다. 확산 영역은 인접 워드 라인 상의 필러 셀들로부터 한 워드 라인 상에서 필러 셀들을 분리시키는 트렌치들의 최하부를 따라서 신장된다.
선택적으로, 로컬 상호접속 폴리실리콘 층(843)은 확산(839)에 접속하도록 사용되고 비트 라인으로서 사용된다. 이는 BN+ 확산 스트립들 이외에 행해질 수 있거나, 로컬 상호접속(LI) 폴리는 다수의 디스조인트 비트 라인 확산들을 접속시켜 비트 라인을 형성한다. 일반적으로, 로컬 상호접속 폴리실리콘은 확산보다 낮은 저항을 가질 것이고, 로컬 상호접속 폴리실리콘을 이용하면 로컬 비트 라인들의 저항을 감소시킬 것이다.
실시예에서, 필러 셀은 트리플 웰 구조로 형성된다. 도9는 p-기판(903) 상의 트리플 웰 구조의 예를 도시한 것이다. 딥 n-웰(906)은 매우 높은 에너지 주입을 이용함으로써 p 기판 상에 형성된다. 낮은 에너지들을 이용하는 n-웰 주입은 의도된 p-웰의 측들 상에 수행된다. p-웰(909)은 n-웰에 형성된다. 확산 영역(914)은 트랜지스터의 소스 또는 드레인 영역을 형성하는데 사용되는 n+확산을 나타낸다. 이 기판은 전형적으로 접지된다. 트리플 웰 구조는 어레이 내의 메모리 셀 트랜지스터들(예를 들어, 블록을 포함하는 내부 p-웰)의 서브셋의 로컬 기판(즉, 내부 p-웰) 단자 또는 단자들에 비제로 전압들이 접속되도록 한다. 이들 비제로 전압들은 공통 다이 기판으로부터/에 과다 누설 전류들이 발생되지 않도록 하는데, 그 이유는 2개의 p-형 영역들 간에 있는 n-웰에 적절한 전압들의 인가는 모든 정션들이 바이어스되지 않도록 하거나 역 바이어스되도록 한다. 내부 p-웰은 q의 전압을 취할 때, n-웰은 전형적으로 접지되고, 내부 p-웰이 정의 전압으로 상승될 때, n-웰은 또한 동일한 정의 전압으로 상승될 것이다.
도6에서, 2개의 인접 셀들이 서로에 인접하여 수평으로 타일링되면, 이들은 동일한 워드 라인 세그먼트의 2부분이라고 추정하여 동일한 워드 라인을 공유한다. 도6에서, 2개의 인접 셀들이 서로에 대해 인접하여 수직으로 타일링되면, 이들은 동일한 로컬 제어 라인 세그먼트의 2부분이라고 추정하여 동일한 제어(스티어링) 라인을 공유한다. 일 실시예에서, 동일한 워드 라인 상의 2개의 플로우팅 게이트 간에 존재하는 트렌치들 및 동일한 비트 라인 상의 2개의 플로우팅 게이트들 간에 존재하는 트렌치들 간을 구별한다. 전자의 트렌치들은 항상 워드 라인층(836)으로 충전된다. 도8에 도시된 방향에 수직한 방향에서 단면은 동일한 제어 라인 상의 2개의 플로우팅 게이트들 간의 트렌치들이 (1329)가 도8의 (829)와 동일한 도13에 도시된 바와 같은 제어 라인 층(829)으로 충전된다는 것을 나타낼 것이다.
필러 셀은 다른 플래시 메모리 셀들이 상술된 바와 같이 있을 때 동작(판독, 기록, 소거)될 수 있다. 그러나, 필러 구조 셀은 종래의 플래시 메모리 셀들에 비해서 다수의 이점들을 제공한다.
특히 관심을 둔 한 가지 영향은 판독 마진 에로전(erosion) 또는 심지어 특히 다중상태 구현방식들에서 오류 판독들을 초래할 수 있는 2개의 인접 플로우팅 게이트들 간의 기생 용량성 결합이다. 특히, 이 현상은 제1 셀의 플로우팅 게이트를 판독함으로써 발생된다. 그 후, 제1 셀에 인접한 제2 셀을 프로그램하고 검증하라. 다시 제1 셀을 판독하지만, 이 때 제1 셀의 저장된 VT는 제2 셀 상에 저장된 전하량이 변경되기 때문에 변경되고, 이 변경의 일부는 제1 셀에 용량적으로 결합된다. 알 수 있는 바와 같이, 저장된 VT 값의 어떤 변화는 바람직하지 않는데, 그 이유는 상태들 간의 분리 마진들을 감소시키기 때문이다. 이들 상태-대-상태 분리 마진들은 고속 감지를 위하여 필요로 되고 왜곡 및 전하 이득/손실 현상을 제거하고자 한다. 분리 마진들의 에로전은 저장된 데이터의 저장 수명에 나쁜 영향을 미치고, 신뢰성을 감소시키고, 심지어 데이터 에러들을 야기할 수 있다. 용량성 결합은 다중상태 셀들에 대해서 특히 중요하고, 여기서 VT 레벨들은 서로에 더욱 밀접하게 패킹되고 마진들은 반드시 더 작게된다.
이 용량성 결합 현상이 제2 셀을 원래의 상태로 소거함으로써 가역적이 되기 때문에, 일부 사람들은 이 현상을 설명하는데 용어 "왜곡"을 사용하지 않을 수 있다. 그러나 오히려, 용어 "왜곡"은 실제 전하가 손실되거나 특정 동작들과 관련된 높은 스트레스들에 따라서 얻어지는 비가역적 현상에 사용될 것이다.
2개의 인접 플로우팅 게이트들의 2개의 대향하는 측벽들 도체들 또는 반도체들의 존재는 이들 2개의 플로우팅 게이트들 간의 용량 결합을 크게 감소시킨다. 필러 셀의 한 가지 이점은 각 플로우팅 게이트가 드룹핑 제어 라인의 존재 또는 드룹핑 선택 게이트의 존재 중 어느 하나로 인해 임의의 인접하는 플로우팅 게이트들로부터 거의 완전히 차폐된다는 것이다.
전하 왜곡 현상을 경감시키기 위하여, 예를 들어, 소거 블록들의 크기를 제한하기 위하여, 각종 라인들의 저항 및 커패시턴스 둘 다를 감소시키기 위하여, 메모리 어레이는 전형적으로 비트 라인 세그먼트들, 스티어링 또는 제어 라인 세그먼트들 및 워드 라인 세그먼트들로 세그먼트된다. 각종 라인들의 저항 및 커패시턴스 둘 다를 감소시키면, 이들 라인들의 RC 시정수들을 감소시키고 판독, 소거 및 기록 속도들에 긍정적인 영향을 미칠 수 있다. 어레이를 세그먼트하는 것은 많은 셀들에서 처럼 어레이의 각종 로컬 라인들의 연속성을 끊는 것이라 한다. 전형적으로, 각 세그먼트된 라인은 세그먼트 선택 트랜지스터를 통해서 어레이의 주변 및 글로벌 라인에 접속된다.
용어 왜곡은 전형적으로, 실제 전하가 프로그래밍, 소거 또는 심지어 판독과 같은 어떤 동작들과 관련된 높은 스트레스들에 따라서 왜곡된 플로우팅 게이트에 의해 손실되거나 얻어지는 비가역 현상이라 칭한다. 소거 블록은 동시에 소거될 수 있는 최소 셀들의 그룹이다.
한 가지 구현방식, 즉, 채널 소거 및 스티어링(제어) 라인들 상의 높은 부의 전압들을 이용하는 이중 플로우팅 게이트 소스 측 주입 셀(DFGSSI)에서, 스티어링(제어) 게이트 세그먼테이션은 매 512개의 워드 라인들 마다 하나의 세그먼테이션 빈도로 수행되어야 한다. 이는 관리가능한 레벨로 소거 블록들의 크기를 제한하는데 필요하다. 자신과 관련된 아이솔레이션들 및 독립적인 웰들을 지닌 고 전압 스티어링 게이트 세그먼테이션 트랜지스터들을 수용하는데 필요로 되는 에어리어는 20%를 초과하는 만큼 어레이의 크기를 증가시킨다. 가령 매 256개의 로우들 마다 한번씩 더욱 빈번한 세그먼테이션은 41%를 초과하는 만큼 어레이의 크기를 증가시킨다. 동일한 구현방식에서, 1비트 라인 세그먼테이션은 매 128개의 로우들 마다 존재한다. 각 비트 라인 세그먼테이션 에어리어는 10.8 워드 라인 폭들과 등가인 폭을 갖는다. 그 후, 비트 라인 세그먼테이션은 제어 게이트 세그먼테이션들이 존재하지 않는다라고 추정하면 10.8/(128+10.8)=7.8%를 나타낸다. 비트 라인 세그먼테이션들은 주로 로컬 비트 라인들의 고 저항 때문에 필요로 된다. 이 발명은 비트 라인 세그먼테이션들에 대한 요건들을 어느 정도 경감시켜, 로컬 비트 세그먼트들이 더욱 길게되도록 할 수 있다. 그 이유는 이 비트 라인들을 위한 로컬 상호접속 폴리를 포함하는 구현방식에서, 트렌치된 로컬 상호접속 폴리가 종래 기술보다 두껍게되도록 하고 또한 매립된 n+들이 로컬 비트 라인들을 형성하도록 하여, 로컬 상호접속 폴리의 역할을 보완하기 때문이다. 게다가, 필러 셀의 개선된 프로그래밍 효율 때문에, 비트 라인 프로그래밍 전류는 훨신 적게되어, 더 긴 로컬 비트 라인들과 관련된 더 큰 비트 라인 저항들을 제공한다. 더 낮은 프로그래밍 및 판독 전류들은 더 많은 수의 셀들을 병렬 동작시키며, 판독 및 기록 속도들을 증가시킨다.
특히, 전형적인 DFGSSI 셀 구조는 트리플 웰, 즉 비트 라인 세그먼트들(3.775um)(3.775um/0.35um/워드 라인=10.8워드 라인들) 간의 매우 큰 분리들 및 제어 게이트 세그먼트들(40.0um/40.0um/0.35um/워드 라인=114.3 워드 라인들) 간의 더욱 큰 간격을 지닌 채널 소거 기술을 이용한다. 용어 "um"은 미크론을 나타내기 위하여 사용된다. 2개의 비트 라인 세그먼트들을 분리시키는데 이용되는 에어리어가 메모리 셀들을 위하여 사용되는 경우, 동일한 에어리어는 여분의 11개의 워드 라인들을 수용한다. 각 비트 라인 세그먼트는 128개의 워드 라인들로 이루어진다. 또한, 매 128개의 워드 라인들의 그룹에 대해서, 에어라인들의 약 11개의 워드 라인들은 비트 라인 세그먼테이션을 위하여 소모된다.
제어 게이트 세그먼테이션들로 신장되는 상기 증가가, 매 512개의 워드 라인들에 대해서, 에어리어의 부가적인 114개의 워드 라인들이 제어 게이트 세그먼테이션을 위하여 소모된다는 것을 나타낼 것이다. 이는 단지 세그먼테이션들로 인해 어레이 효율을 76.5%로 감소시킨다. 단일 워드 라인 소거 성능 및 더 낮은 동작 셀 전류들로 인해, 비트 라인 및 제어 게이트 세그먼트들 둘 다는 크기면에서 증가되어, 많은 수의 워드 라인들에 걸쳐 있게 된다. 이는 어레이 효율을 증가시킬 것이다.
본 발명의 필러 구조는 상술된 플로우팅 게이트 대 인접 플로우팅 게이트 용량 결합 효과를 감소시킨다. 그 이유는 각 필러 셀이 폴리실리콘(또는 금속)(836)에 의해 둘러싸여져 있기 때문이다. 특히, 필러 구조 셀은 트렌치된 선택 게이트들 및 트렌치된 스티어링 라인들의 이용을 통해서 서로로부터 플로우팅 게이트를 거의 완전히 분리시킴으로써 용량성 결합 효과(즉, 플로우팅 게이트 대 인접 플로우팅 게이트 결합)를 크게 감소시킨다. 이는 인접 셀들 간의 용량성 결합을 감소시킨다.
필러 셀 기술은 다른 개선들 중에서도 어레이를 세그먼트하여야 하는 빈도를 감소시킴으로써 어레이 효율을 크게 증가시킬 것이다. 이는 어떤 왜곡 메커니즘들을 낮춤으로써 그리고 소거 전압을 각 셀에 전달하기 위하여 워드 라인들 및 제어 게이트들 둘 다를 사용하여 소거 블록 크기를 감소시킴으로써 성취된다. 이 방식으로, 소거 동작은 셀의 워드 라인 및 이의 제어 게이트 둘 다른 선택함으로써 수행된다. 또한 단일 섹터 소거 및 심지어 단일 셀 소거가 가능하다(즉, 셀당 하나의 트랜지스터를 갖는 EEPROM 특성들).
게다가, 필러 구조 셀들은 스티어링 라인(최대 약 -12 볼트까지의 제어 게이트) 및 워드 라인들(최대 약 -15볼트까지의 선택 게이트들) 둘 다를 통해서 소거 전압을 전달함으로써 단일 워드 라인, 또는 심지어 단일 셀, 채널 소거를 허용한다.
라인들이 길면, 더 많은 셀들이 왜곡 조건들에 노출되기 때문에, 실제로, 라인이 길면길수록, 왜곡의 기회는 크게되는 점에 주목하라. 로컬 라인이 64개의 셀들의 길이인 경우, 하나의 셀이 프로그램될 때마다, 63개의 다른 셀들이 비트 라인 및 제어 라인 프로그램 왜곡 조건에 노출된다.
더 높은 동작 선택 게이트 전압들은 선택되지 않은 로우의 서브-임계 전류 및 선택된 로우의 전류 간에 더 큰 차를 생성한다. 이는 선택되지 않은 로우들의 누설 전류에 의해 야기되는 프로그램 왜곡, 판독 왜곡 및 판독 에러들을 감소시킨다.
필러 구조 셀은 플로우팅 게이트들의 최상부로 한정되는 ONO 스택의 질화물 층을 가짐으로, 채널 에어리어 근처의 어느곳에서도 도달하지 않는다. 이는 셀 내구성을 개선시키고 질화물-산화물 인터페이스들에서 퍼져있는 전하 트랩핑을 낮춘다. 필러 셀에서, 이 트랩핑 현상은 플로우팅 게이트들의 최상부로 한정되고, ONO CM은 트랩핑 경향들이 플로우팅 게이트 또는 선택 게이트 트랜지스터들의 특성에 영향을 미칠 수 있는 채널 근처의 어떤 곳에서도 발생되지 않는다. VT 릴랙세이션 영향들은 또한 전하 운반이 프로그래밍 또는 소거 동안 발생되는 절연체 영역들에서 질화물 층들의 존재를 제거함으로써 감소된다.
필러 스택은 채널/터널 절연체 품질, 신뢰성, 및 순환 내구성을 증가시키는 자체-정렬된(즉, 트렌치들에 대한 폴리-1 및 폴리-2 스택)으로부터 이점을 얻는다. 일부 제조 기술들이 후술된다.
필러 구조 셀에 대해서, 채널의 에지들은, 채널의 중심을 향하여 도통을 시프트시켜 에지로부터 벗어나게 하는 다소 두꺼운 산화물로부터 이점을 얻는다. 이는 장치 잡음을 낮추는데, 그 이유는 에지들이 기계적 응력을 겪음으로 결함들/트랩들의 밀도들을 높게하기 때문이다. 이들 트랩들, 트랩핑의 산만한 작용 및 전하들의 릴리싱은 상당한 잡음원이 될 수 있다.
필러 구조 셀의 또 다른 이점은 거의 직각(즉, 거의 90° 또는 수직) 전자 충돌을 통해서 표준 소스 측 주입보다 높은 크기의 정도일 수 있는 프로그래밍 효율들을 제공한다. 전류 또는 전자 경로는 화살표(855)로 표시된다. 화살표(855)는 소스로부터 드레인까지의 전자 흐름 경로를 도시한다. 드레인(857)은 예를 들어 5볼트인 반면, 소스(859)는 예를 들어 0볼트이다. 전자들이 소스로부터 드레인으로 흐를 때, 작은 %가 화살표(850)로 도시된 바와 같이 플로우팅 게이트로 주입되는데, 이는 채널 게이트 절연체 인터페이스에 거의 직각이다. 이 주입은 프로그래밍의 드레인에 거의 근접한 한쌍의 플로우팅 게이트 상에 그리고 선택 게이트에 인접한 플로우팅 게이트의 측에서 발생된다. 그리고, 프로그래밍 드레인은 더 높은 전압을 갖는 비트 라인이다. 주입 지점에서 소스 대 드레인 전자 전류 경로는 채널 산화물 인터페이스에 거의 수직으로 지향된다. 그러므로, 전자들의 모멘텀이 이미 산화물 에너지 장벽을 관통하도록 하는 방향으로 되어 채널 산화물 장벽을 가로질러 플로우팅 게이트 내로 전자들을 더욱 효율적으로 향하게 하는 밸러스틱 주입 조건들을 야기하는 대신에, 스캐터링 이벤트는 산화물을 가로질러 플로우팅 게이트 내로 몇개의 운좋은 전자들이 향하도록 하는데 필요로 되지 않는데, 이는 프로래밍을 더욱 효율적으로 되게 한다. 민더링 채널은 소스 측 전자 주입 지점에서 Si/SiO상에 직각(수직) 또는 거의 수직의 전자 충돌시킨다.
플로우팅 게이트 내로 전자 흐름 각도는 트렌치 또는 필러의 측벽의 그레이드(grade)에 좌우될 것이다. 이 각도는 트렌치 측벽들과 동일한 각도일 것이다. 예를 들어, 90°트렌치 벽들에 대해서, 플로우팅 게이트 내로의 전자 흐름 각도는 또한 90°이하가 될 것이다. 85°트렌치 벽들에 대해서, 플로우팅 게이트 내로의 전자 흐름 각도는 85°이하가 될 것이다. 80°트렌치 벽들에 대해서, 플로우팅 게이트 내로의 전자 흐름 각도는 80°이하가 될 것이다. 75°트렌치 벽들에 대해서, 플로우팅 게이트 내로의 전자 흐름 각도는 75°이하가 될 것이다.
소스측 주입 프로그래밍 효율은 핫 전자들의 원래 모멘텀을 사용함으로써 크게(심지어 천배) 증가될 수 있어, 이들 전자들이 Si/SiO2 장벽을 가로지르도록 한다. 이 구조는 몇개의 운좋은 전자들의 모멘텀이 Si/SiO2 인터페이스들을 향하도록 하는 스캐터링에 좌우되는 것과 대향되어, 전자들이 직각에 거의 근접한 각도로 표면상에 충돌하게 한다. SiO2 내로의 전자 주입의 "운좋은 전자" 모델에 대한 더 많은 논의는 본원에 참조된 C.Hu가 IEEE IEDM Tech Dig., p. 22(1979) 발표한 "Lucky electron model of hot electron emission"에서 알 수 있다. 효율이 개선되면, 더욱 고속 프로그래밍, 더욱 가능한 병렬화, 더 적은 전력 소모 및 더 적은 프로그램 왜곡을 발생시키는데, 그 이유는 프로그래밍 시간 및 전류가 감소되기 때문이다.
기판 도핑 밀도 및 동작 전압에 따라서, 신장된 공핍 영역은 프로그래밍 동안 형성될 수 있다. 이 신장된 공핍 영역은 선택 게이트에 근접한 작은 영역에 집중되도록 유지하는 것과 대향되어 플로우팅 게이트의 길이를 따라서 프로그래밍 주입 전류를 확산시킬 수 있다. 이는 바람직한 효과일 수 있는데, 그 이유는 프로그래밍 효율의 작은 저하의 댓가로 셀 내구성을 증가시킬 수 있기 때문이다.
동작 워드 라인 프로그래밍 전압이 동작 워드 라인 판독 전압과 동일한 값이 아니면,워드 라인 RC 시정수는 작게되어 워드 라인이 프로그램 및 검증간에서 고속으로 전압을 변경시킬 수 있다. 낮은 워드 라인 RC 시정수는 또한 매 판독 또는 검증 동안 많은 횟수로 워드 라인 전압을 고속 변경시켜, 본원에 참조된 2002년 1월 18일에 출원된 발명의 명칭이 "Noise Reduction Technique for Transistors and Small Devices Utilizing an Episodic Agitation"인 미국 특허 출원 10/052, 924에 서술된 바와 같이 잡음을 감소시킨다. 매우 높은 동작 워드 라인 전압은 프로그래밍 또는 소거 동작들 동안 플로우팅 게이트에 결합되는 상당한 전압 부분을 제공하도록 한다. 또한, 높은 선택-게이트 결합비가 바람직하다. 높은 선택 게이트 결합비는 워드 라인이 잡음 영향들을 감소시키도록 하는 교란 자극(agitating stimuli)을 제공하는 전극의 역할을 제어 라인으로부터 인수받도록 한다. 어떤 소정 시간에서 판독 또는 검증되는 수천개의 셀들이 하나에 속하거나, 기껐해야 몇개의 워드 라인들에 속하기 때문에, 고전압 및 고주파수 교란 자극을 단지 몇개의 워드 라인들에 제공하는 것이 전력 소모 관점에서 적합한데, 여기서 가능 제어 라인들을 통해서 교란 자극 전달에 대해 각 단일 검증 동작에 대한 다수의 볼트의 여러 전이들을 고속으로 행하기 위한 수천개의 제어 라인들을 필요로 한다. 제어 라인을 통해서 교란 자극을 전달하는 관련된 전력 소모는 금지된다.
도18 및 도19에 예가 도시된 일 실시예에서, 각 선택 게이트의 하부(채널과 마주보는 부분)는 얇은 터널 산화물에 의해 선택 게이트의 상부(플로우팅 게이트와 마주보는 부분)와 분리되는데, 이 터널 산화물은 하부 및 상부 선택 게이틀 간을 직접 터널링시킨다. 이 방식으로, 프로그래밍을 위한 모든 워드 라인 전압 펄스가 하부 선택 게이트들에 전달되는 것은 아니다. 선택 게이트들의 하부가 더욱 효율적인 소스측 밸러스틱 주입을 허용하는 더 낮은 전압에 있는 동안, 이는 상부 선택 게이트들이 더 높은 공통 모드 결합 전압을 소정 워드 라인 상의 플로우팅 게이트들로 전달하도록 하여, 이들을 최저 임계 상태의 프로그래밍을 시작하도록 한다.
일부 아키텍쳐들에서 셀 마다 특정하게 제어될 수 있는 제어 게이트 전압들은 나머지 결합을 제공하여 칼럼 마다 데이터 종속 프로그래밍을 허용하도록 한다. 동시에, 낮은 선택 게이트들은 더 낮은 전압으로 동작하여, 이들의 전압이 선택 트랜지스터의 임계값을 다소 초과하도록 한다. 이 방식으로, 소스측 주입은 고 선택 게이트 전압들을 초과함으로써 억압되지 않는다. 하부 및 상부 선택 게이트들 간의 직접 터널링 저항은 제어되어, 하나 또는 다수의 프로그래밍 펄스들에 대응하는 짧은 시간 스케일들에 걸쳐서 상당량의 터널링이 발생되지 않도록 한다. 그러나, 한 섹터 프로그래밍 및 또 다른 섹터 프로그래밍 간의 더 긴 시간 스팬들에 걸쳐서, 가능한 충전된 하부 선택 게이트는 방전할 수 있다.
대안적으로, 선택 게이트 필러들의 수직축을 따라서 가변하는 도펀트 농도는 일부 정전 전위 차를 제공하여 터널 산화물을 지닌 상부 및 하부 선택 게이트들을 분리시킬 필요성 없이 동일한 목적을 성취한다.
또한 다른 방법은 6볼트 또는 8볼트 만큼 높은 전압에서 소스 측 주입이 가능하고 효율적이 되는 정도로 선택 게이트의 임계값을 상승시키는 것이다. 프로그래밍을 시작하는데 필요로 되는 공통 모드 플로우팅 게이트의 나머지는 제어 게이트들에 의해 공급되어야 할 것이다.
또한 다른 실시예에서, 플로우팅 게이트들의 측들상에 산화물 에칭에 앞서 선택 게이트 폴리로 선택 게이트 캐비티의 부분적인 충전은 이중 두께 선택 게이트 산화물을 생성하는데 사용될 수 있다. 채널과 마주보는 이 선택 게이트 산화물은 플로우팅 게이트들을 마주보는 선택 게이트 산화물 보다 두껍게 되도록 처리될 수 있다. 이 방식으로, 최적의 밸러스틱 소스 측 주입 프로그래밍에 부합되는 6볼트의 낮은 선택 게이트 전압은 제어 게이트 전압과 함께 최고 소망의 VTs에 프로그래밍을 허용하는 플로우팅 게이트들에 충분히 높은 전압을 결합시킨다.
도10은 필러 구조 셀들의 2개의 비트 라인들을 걸쳐서 그리고 워드 라인을 따라서 필러 셀에 대한 또 다른 단면을 도시한 것으로서, 여기서 2개의 인접 셀들에 대해서, 동일한 비트 라인의 2측들상에 존재하는 제어 게이트 라인들의 모든 쌍은 동일한 선택 게이트의 2측들 상에 잇는 제어 게이트 라인들의 모든 쌍과 비교하여 모두 더욱 근접하게 되도록 설계된다. 이 실시예는 도8의 실시예와 유사하다. 이 실시예들 간의 차이는 제어 게이트 라인 쌍들이 모두 인접 쌍들에 대해서 보다 더 근접하다는 것이다. 도10은 선택 게이트 및 폴리 4 워드 라인을 형성하기 위한 2가지 옵션들을 도시한다. 한 가지 옵션은 도면에서 실선으로 도시된 바와 같은 비트 라인들에 걸쳐서 플로우팅 게이트 차폐로 폴리 4 플로우팅 게이트를 형상화하는 것이고, 다른 한 가지 옵션은 점선의 프로파일들(1003 및 1006)을 형성하는 2단계들로 폴리 4를 증착하는 것이다. 이 실시예가 사용되는 경우, 다시 주입되는 선택 게이트 재료는 2개의 워드 라인들 간의 공간에서 완전히 에칭되어 짧은 인접 워드 라인들이 되는 스트링거들(stringers)을 남기지 않도록, 선택 게이트 재료를 에칭하는 단계 동안 관심을 두어야 한다. 비등방성 수직 플라즈마 에칭 및 등방성 습식 에칭의 조합은 이와 같은 스트링거들의 억압을 보장하는데 사용될 수 있어야 한다.
도11은 필러 구조 셀들의 2개의 비트 라인들을 가로질러 그리고 워드 라인을 따라서 필러 셀의 또 다른 단면을 도시한 것으로서, 여기서 제어 게이트 라인의 폭은 제어 게이트의 폭보다 작게되어 오정렬 마진이 제어 게이트 폭 빼기 제어 라인 폭의 1/2과 동일하게 되도록 한다. 이 실시예는 도8의 실시예와 유사하다.하나의 저장 소자를 위한 선택 게이트는 화살표들(1115)로 표시된다. 제어 게이트 라인 층(1129)의 폭(1118)은 폴리실리콘-2 제어 게이트(1125)의 폭(1124)보다 작게 된다는 점에 주목하라. 이 반대 또한 도8의 구조에 대해선 마찬가지이다.
도12는 도11과 유사하지만 로컬 상호접속 폴리실리콘이 없는 필러 구조 셀들의 2개의 비트 라인들을 가로질러 그리고 워드 라인을 따른 또 다른 단면을 도시한 것이다.
이 실시예는 도11의 실시예와 유사하다. 이 실시예에서, 로컬 상호접속 폴리실리콘은 도11에서 처럼 비트 라인을 위하여 사용되지 않는다.
도13은 필러 구조 셀들의 구현방식을 위한 여러 워드 라인들을 가로질러 그리고 제어 라인을 따른 단면을 도시한 것이다. 이 단면은 본 발명의 필러 셀의 많은 이전 실시예들에 속하는데, 여기서 절단은 제어 라인들을 따라서, 비트 라인들에 평행하게 그리고 워드 라인들을 가로질러 그리고 이와 같은 셀들의 어레이의 채널 길이들을 따라서 행해진다. 이 구조는 p-웰 또는 p-기판(1306)에서 형성된다. 필러 스택에서, p-웰 또는 p-기판, 폴리실리콘-1 플로우팅 게이트(1315), ONO 층(1319), 및 폴리실리콘-2 제어 게이트(1325) 상에 채널 절연체(즉, 많은 실시예들의 터널 산화물)이 존재한다. 제어 게이트와의 접촉하는 것은 폴리실리콘 또는 금속 제어 게이트 라인(1329)이다. 이 라인은 이들과 접촉하는 제어 게이트들의 최상부를 따라서 진행하고 인접 필러들을 분리시키는 아이솔레이션 트렌치들의 깊이의 부분 아래로 민더링한다. 제어 게이트 라인 위에는 절연체(1333)이 존재하고 절연체 (1333) 위에는 폴리실리콘 또는 금속 워드 라인(1336)이 존재한다. 필러 구조의 측들 상에는, 제어 게이트 라인(1329)로부터의 스택의 층들을 분리시키는 절연체(1340)가 있다. 절연체(1337)는 워드 라인들 간의 공간들을 충전한다.
도14는 또 다른 구현방식을 위한 필러 구조 셀들의 2개의 비트 라인들을 가로질러 그리고 워드 라인을 따른 단면을 도시한 것으로서, 여기서 선택 게이트는 2개의 인접 폴리-2 제어 게이트들 간의 공간에서 넓어지지 않는다. 이 실시예는 폴리 선택 게이트들이 2개의 분리 단계들에서 증착되지 않는다는 것을 제외하면 도8의 실시예와 유사하다. 이 실시예에서, 요각의 폴리-3 코너들은 존재하지 않음으로, 서로에 대해 인접 워드 라인을 짧게하는 폴리 스트링거들을 위한 전위를 감소시킨다. 이 실시예의 단점은 선택 게이트 대 플로우팅 게이트 결합을 감소시킨다는 것이다.
도15는 필러 구조 셀들의 또 다른 구현방식을 위하여 비트 라인을 가로질러 그리고 워드 라인을 따른 필러 셀의 단면을 도시한 것으로서, 여기서 필러들의 측벽들은 수직하고 로컬 상호접속 폴리실리콘은 제공되지 않는다. 이 도면에서, 로컬 상호접속 폴리실리콘은 존재하지 않거나 사용되지 않는다. 이 실시예는 각 측상에서 수직벽들을 지닌 필러들을 갖는다.
도16은 도15와 유사한 필러 구조 셀들의 또 다른 구현방식을 위한 비트 라인을 가로질러 그리고 워드 라인을 따른 단면을 도시한 것으로서, 여기서 선택 트랜지스터들의 게이트들은 하나의 폴리 층으로 이루어지고 이들 격리된 선택 게이트 필러들은 나중에 워드 라인들의 방향을 따라서 서로에 접속되어 금속 층을 이용하는 워드 라인들을 형성하거나 나중에 실리사이드될 수 있는 또 다른 폴리 층을 형성한다. 이 선택 게이트들 및 워드 라인들은 2개의 상이한 층들로 구현된다. 이 구성은 금속 워드 라인들이 트렌치 내로 진행하는 것이 아니라 대신 폴리 선택 게이트 필러들에 접촉한다는 것을 제외하면 도15와 유사하다.
도17은 도15, 16, 18 및 19의 실시예들을 포함한 수직 필러/트렌치 벽들을 갖는 필러 구조 셀들의 구현방식들을 위한 3개의 워드 라인들을 가로질러 그리고 제어 라인을 따른 단면을 도시한 것이다. 이는 도15, 16, 18 또는 19에 대해서 횡으로 절단한 것이다.
도18은 상부 폴리 선택 게이트로부터 하부 폴리 선택 게이트를 분리시키는 얇은 터널 절연체로 이루어진 새로운 특징의 부가와 더불어 수직 트렌치/필러 벽 실시예를 도시한 것이다. 이 터널 장벽의 두께는 0.5nm 내지 4nm의 범위이고, 직접 터널링 범위에서 터널링을 허용한다. 이 특징의 목적은 상부 폴리 선택 게이트의 순시 전압이 하부 폴리 선택 게이트의 순시 전압보다 높게 되도록 하는데, 그 이유는 워드 라인 전압이 프로그래밍 워드 라인 전압까지 고속으로 램프 업되기 때문이다. 각 워드 라인 프로그래밍 펄스의 초기 부분에서, 상부 선택 게이트는 매우 높은 전압으로 되어 선택된 워드 라인상에 플로우팅 게이트에 충분한 전압을 결합시키는 반면에, 하부 선택 게이트 포리는 더 높은 효율의 소스측 밸러스틱 주입을 위하여 이상적이될 수 있는 더 낮은 전압으로 될 것이다. 하부 선택 게이트로부터 상부를 분리시키는 터널링 저항 및 커패시턴스는 2개의 연속적인 프로그래밍 펄스들 간의 시간 간격에서 더 낮은 선택 게이트 전압들이 가장 아마도 제로 볼트들의 펄스간 워드 라인 전압으로 재평형화되도록 되어야 한다는 것이다. 이 특징을 사용하면 고 선택 게이트 프로그래밍 동작 전압에서 효율적인 밸러스틱 소스 측 주입을 허용하는 큰 선택 게이트 임계 전압을 초과하는 요건을 상승시킨다. 이 제한으로 인해, 대부분의 실시예들에서 채널 및 선택 게이트 간의 절연체의 두께와 동일하게 되는 선택 게이트 및 플로우팅 게이트 간의 절연체의 두께는 감소될 수 있음으로, 선택 게이트 대 플로우팅 게이트 결합비는 증가된다.
도19에서 상부 폴리 워드 라인이 또 다른 금속 층 또는 실리사이드화로 보강될 수 있는 연속적인 워드 라인을 형성하는 반면에 도18에서 상부 선택 게이트 폴리는 워드 라인을 형성하기 위하여 필러들을 결합하는 금속 층과 같은 부가적인 증착된 층을 이용하여 워드 라인들의 방향을 따라서 접속되어야 하는 디스조인트 필러들을 형성한다는 차이를 제외하면, 도19는 도18의 실시예와 유사한 실시예를 도시한다.
본 발명의 필러 구조 셀을 제조하는 2가지 예의 공정 흐름이 이하에서 설명된다. 이들 흐름들에 대한 많은 변형들이 존재하고, 많은 다른 흐름들이 또한 가능하다. 또한, 많은 단계들의 순서는 상호교환될 수 있다.
도1이 후술된다. 흐름 1에서, 워드 라인들을 따른 아이솔레이션 에치는 비트 라인 및 선택 게이트 에치 전 수행된다.
단계 1: 어레이 에어리어에서 선택적인 트리플 웰 주입 및 어닐을 수행하거나, 트리플 웰에서 메모리 어레이 구성을 피하기 위하여 포토레지스트로 메모리 어레이를 마스크하라. 플로우팅 게이트들의 임계값을 설정하기 위하여 얕은 주입을 수행하라.
단계 2: 전체 어레이 에어리어 상에서 약 8 나노미터 내지 약 10 나노미터 두께의 얇은 터널 산화물을 성장시켜라.
단계 3: 폴리실리콘(폴리-1) 층을 증착시키고 이를 n-형 도펀트들로 주입하거나, 원래 위치에서 폴리-1 층을 도핑하라. 폴리-1 두께는 제어 게이트 및 선택 게이트 결합비들에 영향을 미칠 것이다. 일반적으로, 폴리1 층이 두꺼우면 두꺼울 수록, 이들 결합비들은 더욱 크게된다.
단계 4a: 그 후 5 나노미터 내지 6 나노미터 산화물 층은 폴리-1 층 상에 성장된다. 다음에, 5 나노미터 내지 6 나노미터의 질화물 층이 증착된다. 그 후, 질화물은 5 나노미터 내지 7 나노미터 산화물을 생성하도록 산화된다. 이는 ONO를 완성한다. ONO의 산화물 층들 중 어느 하나 또는 두 개는 성장대신에 증착된다. 성장과 반대인 증착은 열 비용을 감소시킬 수 있다. 산화물들이 증착되면, 고온 산화물 조밀도화(densification)은 산화물 품질을 개선시킬 수 있다. 또한, 산화물들 각각 하나는 각종의 증착되고 성장된 층들로 이루어질 수 있다.
단계 4b: 대안으로서, ONO는 단일 성장되거나 증착된 산화물층 또는 이들 둘 다로 대체될 수 있다.
단계 5; 현재 폴리-2 층은 전체 어레이 에어리어 상에 증착된다. 폴리-2 층은 주입되거나 원래 장소에 도핑될 수 있다.
단계 6: 스톱 에치 질화물 층을 증착하라. 이 지점까지 모든 성장, 주입, 및 증착은 블랭킷 형태이다. 웨이퍼의 평면에는 가변하는 특징들이 존재하지 않는다.
단계 7: 현재 리소그래피 단계는 상이한 워드 라인들 상의 셀들 간에서 아이솔레이션을 규정하도록 수행된다. 이 마스크는 워드 라인들의 방향에서 스트립들로 이루어진다.
단계 8: 조우되는 각종 층들 상에서 수행되는 에치 단계들의 순서는 약 200 나노미터 내지 약 400 나노미터의 깊이의 아이솔레이션 트렌치들을 기판 내로 생성한다
단계 9a: 주입은 아이솔레이션 영역들의 최하부 및/또는 측벽들의 VT를 상승시키기 위한 지점에서 수행될 수 있다. 단계 9a는 선택적임으로 건너뛸 수 있다.
단계 9b: 단계 9a를 건너뛰라.
단계 10: 두꺼운 산화물 층이 트렌치들을 완전히 충전하도록 증착되고 나서 트렌치들에서 아이솔레이션 산화물을 남기도록 다시 에칭되거나 폴리싱된다.
단계 11: 리소그래피 단계는 약 200 나노미터 내지 400 나노미터의 깊이로 각종 층들내로 얕은 트렌치들을 실리콘 기판 내로 에칭한다. 이들 트렌치들은 비트 라인들의 방향을 따른 긴 스트립들이다. 어레이 내의 N개의 비트 라인들에 대해서, 2*N+1 스트립들이 존재할 것이다. 첫번째 및 최종 스트립들을 포함한 모든 기수 스트립들은 비트 라인들을 형성하도록 처리될 것이다. 우수 스트립들은 선택 게이트들을 리세스된 캐비티들에 형성하도록 처리될 것이다.
단계 12: 비트 라인 영역들(아이솔레이션 산화물 스트립들과 비트 라인 스트립들의 교차하는 에어리어들)위의 아이솔레이션 산화물은 에칭 다운되어, 매립된 n+ 주입에 앞서 실리콘을 노출시킨다. 단계 8의 아이솔레이션 에치가 단계 11의 비트 라인/선택 게이트 에치 보다 깊게 되면, 에치 비트 라인은 비트 라인들의 방향을 따라서 전체 셀에 걸쳐서 통과될 때 위와 아래로 민더링하는 매립된 n+ 실리콘 표면으로 이루어질 것이다. 단계들 8 및 11의 2개의 에치들이 실리콘 기판 내로 동일한 기판으로 되면, 비트 라인들은 위, 아래로 민더링하지 않을 것이다.
단계 13a: 열 산화 공정은 웨이퍼 상에 얇은 희생 산화물을 성장시키기 위하여 수행되는데, 그렇치 않다면 단계 13a를 건너뛰라.
단계 13b: 단계 13a를 건너뛰라.
단계 14a: 전체 웨이퍼는 선택 게이트 VT 주입으로 주입된다. 이는 또한, 선택 게이트들의 측벽들을 도핑하기 위하여 각을 이룬 주입을 포함한다. 단계 14a는 선택적임으로 건너뛸 수 있다.
단계 14b: 단계 14a를 건너뛰라.
단계 15a: 얇은 산화물이 성장된다. 이 단계는 건너뛸 수 있다.
단계 15b: 단계 15a를 건너뛰라.
단계 16: 플래시 셀들의 소스/드레인들 및 비트 라인들을 따라서 접속을 형성하기 위하여, 심지어 스트립들은 포토레지스트로 커버되고, 기수 스트립들은 비소(As) 또는 인(P) 또는 이들 둘 다로 주입되어, N+ 확산을 형성한다. 각을 이룬 주입은 비트 라인 트렌치들의 측벽들을 도핑할 것이다.
단계 17a: 비트 라인들은 주입, 포토리소그래피, 및 에치 후, 단지 비트 라인 트렌치 스트립들에만 남게 되는 선택적인 로컬 상호접속 폴리 층으로 보강될 수 있다. 로컬 상호접속 폴리는 불필요할 수 있고, 대부분 아마도 공정만을 복잡하게 한다. 로컬 상호접속들이 포함되면, 비트 라인 영역들을 커버하는 희생 산화물은 우선 에칭 제거되어야 한다. 이 단계는 건너뛸 수 있다.
단계 17b: 17a를 건너뛰라.
단계 18a: 단계 14a가 선택되면, 단계 19로 진행하라.
단계 18b: 단계 15b가 선택되면, 리소그래피 단계는 기수 비트 라인 스트립들을 커버하도록 수행된다. 이 우수 스트립들(선택 게이트 스트립들)은 주입되어 선택 게이트들의 임계값들을 조정한다.
단계 19: 제어 게이트들 상에 질화물을 에칭하도록 하는 에칭 단계는 폴리-2 제어 게이트들을 노출시키는데 필요로 된다.
단계 20: 측벽 에어리어들 상에서 플로우팅 게이트들로부터 스티어링 라인들을 분리시키는 산화물은 성장 또는 증착되거나 이들 둘 다이어야 한다. 이 산화물은 스페이서 형태로 있을 수 있고, 이의 두께는 플로우팅 게이트 및 제어 게이트 간의 최대 전압 차에 관한 신뢰성 문제들에 의해 관리된다.
단계 21: 폴리 또는 금속 층은 증착, 패턴닝, 및 에칭되어 제어(스티어링) 게이트들을 접속시킴으로써 스티어링 라인들을 형성하는 협 스트립들을 남긴다. 이 스티어링 라인들은 비트 라인들과 동일한 방향으로 진행한다.
단계 22: 선택 에어리어들을 커버하는 산화물을 제거하기 위하여 웨이퍼를 커버하는 노출된 산화물을 에치한다. 이것이 행해지지 않고 대신 부가적인 산화물이 성장되면, 선택 게이트 산화물은 선택 게이트들로부터 스티어링 라인들을 분리시키는 산화물보다 두껍게 되어 종료되지만, 이 반대 상황이 바람직하다.
단계 23: 웨이퍼 상에 산화물을 성장 또는 증착, 또는 이들 둘 다를 행하여 선택 게이트들로부터 스티어링 라인들 및 비트 라인들을 분리시키는 산화물과 더불어 더 두꺼운 선택 게이트 산화물을 형성하라. 높게 도핑된 비트 라인 영역들의 고속 산화물 성장 속도에도 불구하고, 비트 라인 대 워드 라인 분리 산화물이 충분히 두껍지 않으면, 더 두꺼운 산화물이 성장 또는 증착 , 또는 이들 둘 다가 행해져야 한다. 다음의 마스킹 단계는 선택 게이트 산화물 만을 얇게 할 필요가 있을 수 있다. 약 15 나노미터로부터 약 30 나노미터까지의 어느곳에서도 상대적으로 두꺼운 선택 게이트 산화물 두께는 선택 게이트들의 높은 동작 전압을 지원하는데 필요로 된다.
단계 24: 선택 게이트 폴리는 현재 증착, 마스킹 및 에칭된다. 이 폴리 층은 실리사이드화되어 워드 라인 저항을 감소시킨다.
단계 25: 산화물 층을 증착하고 다시 폴리싱하거나 에칭하여 금속화 전 메모리 어레이를 평활화하라. 종래의 반도체 금속화 기술들은 이 공정을 완료하기 위하여 사용될 수 있다.
메모리 어레이 에어리어가 다음 이점들을 제공하는 폴리 2의 증착 후 블랭킷 균일성을 갖는다는 점에 유의하라. 이는 ONO의 질화물 층을 플로우팅 게이트의 최상부로 한정하여, 선택 또는 플로우팅 게이트 채널들로부터 안전한 거리를 두고 모든 질화물들을 유지한다. 공정 균일성 및 터널 절연체를 포함한 각종 절연층들(예를 들어, 산화물들)의 품질은 개선될 것이다. 채널 절연체 두께는 더욱 균일하게 되어, 더욱 균일한 소거 특성들을 허용한다. 터널 산화물을 통해서 전하 도통은 더욱 균일하게 되어, 메모리의 프로그램/소거 순환 내구성을 증가시키고 소거된 셀 VT들의 타이트한 분포를 제공한다. 필러 셀에서, 얕은 아이솔레이션 트렌치들은 워드 라인들과 병렬이고 인접 워드 라인으로부터 하나의 워드 라인을 분리시켜, 동일한 비트 라인 상의 2개의 인접 셀들이 트렌치에 의해 서로로부터 격리되도록 한다.
흐름 2가 후술된다. 흐름 2에서, 비트 라인 및 선택 게이트 에치는 워드 라인들을 따라서 아이솔레이션 에치 전 수행된다.
단계 1 내지 6은 상기 흐름 1의 단계들 1 내지 6과 동일하다.
단계 7: 리소그래피 단계가 수행되어 각종 층들 내의 얕은 트렌치들을 약 200 나노미터 내지 400 나노미터의 깊이로 실리콘 기판 내로 에칭한다. 이들 트렌치들은 비트 라인들의 방향을 따라서 긴 스트립들이 된다. 어레이 내의 N 비트 라이들에 대해서, 2*N+1 스트립들이 존재할 것이다. 첫번째 및 최종 스트립들을 포함한 모든 기수 스트립들이 처리되어 비트 라인들을 형성한다. 우수 스트립들은 처리되어 리세스된 캐비티들에서 선택 게이트들을 형성한다.
도8a : 열 산화 공정은 웨이퍼 상에 얇은 희생 산화물을 성장시키기 위하여 수행되거나, 이 단계는 건너뛸 수 있다.
단계 8b: 단계 8a를 건너뛰라.
단계 9a: 전체 웨이퍼는 선택 게이트 VT 주입으로 주입된다. 이는 또한, 선택 게이트들의 측벽들을 도핑하기 위하여 각을 이룬 주입을 포함한다. 이 단계는 건너뛸 수 있다.
단계 9b: 단계 9a를 건너뛰라.
단계 10: 플래시 셀들의 소스/드레인들 및 비트 라인들을 따라서 접속을 형성하기 위하여, 심지어 스트립들은 포토레지스트로 커버되고, 기수 스트립들은 비소(As) 또는 인(P) 또는 이들 둘 다로 주입되어, n+ 확산을 형성한다. 각을 이룬 주입은 비트 라인 트렌치들의 측벽들을 도핑할 것이다.
단계 11a: 단계 9a가 선택되면, 단계 12로 진행하라.
단계 11b: 단계 9b가 선택되면, 리소그래피 단계는 기수 비트 라인 스트립들을 커버하기 위하여 수행된다. 우수 스트립들(선택 게이트 스트립들)은 선택 게이트들의 임계값들을 조정하기 위하여 주입된다.
단계 12: 두꺼운 산화물 층은 트렌치들을 완전히 충전하기 위하여 증착되고 나서 다시 에칭되거나 폴리싱되어 트렌치들에서 아이솔레이션 산화물을 남긴다.
단계 13: 리소그래피 단계는 상이한 워드 라인들 상의 셀들 간에 아이솔레이션을 한정한다. 이 마스크는 워드 라인들의 방향으로 스트립들을 이룬다.
단계 14: 조우되는 각종 층들 상에서 수행되는 에치 단계들의 순서는 약 200 나노미터 내지 약 400 나노미터의 깊이로 아이솔레이션 트렌치들을 기판 내로 생성한다. 이 아이솔레이션 트렌치들은 BN+ 주입 깊이보다 더 깊게될 수 없거나, 아이솔레이션 트렌치들은 BN+ 비트 라인들을 아이솔레이트된 조각들로 절단할 것이다.
단계 15a: 주입은 아이솔레이션 영역들의 최하부 및/또는 측벽들 또는 이들 둘 다의 VT를 상승시키기 위한 지점에서 수행될 수 있다. 이 단계는 건너뛸 수 있다.
단계 15: 단계 15a를 건너뛰라.
단계 16: 트렌치들로부터 산화물을 완전히 제거하기 위하여 이 산화물을 에치하라.
끝으로 단계 17: 상기 흐름 1의 끝인 단계 19와 동일하다.
본 발명의 기술에서, 블랭킷-형 증착 및 단계들은 폴리-2 증착까지 사용되는데, 이 지점에서 에칭이 시작될 수 있다.
상기 언급된 것은 비트 라인들을 위한 전체 금속 라인들, 전체 제어 라인들을 위한 전체 금속 라인들(통상적으로 여러 금속 층), 비트 라인 세그먼테이션, 및 비트 라인 세그먼트 선택 트랜지스터들, 제어 라인 세그먼트들(일부 구현방식들에서 비트 라인 세그먼트들과 동일한 크기가 아니다) 및 제어 라인 세그먼트 선택 트랜지스터들로 이루져야 한다. 상기 금속층들 중 하나 또는 가능한 새로운 금속 층이 사용되어 워드 라인들을 스트랩하여 워드 라인 저항을 감소시킨다.
표 1A
표 1B
어레이 단자, 판독/검증 , 프로그램/복구, 단일 WL 소거, 블록 소거
상기 표 1A 및 1B는 CCCSA(Cell-by-Cell Conditional Steering Architecture)에 대한 전형적인 바이어스 조건들의 세트를 나타낸다. CCCSA 형 어레이들을 동작시키는 많은 옵션들이 존재한다. 상기 표는 몇 가지 가능한 변화들만을 반영한다. BL0 내지 BL 15는 16 비트 라인들을 표시한다. 어레이는 많은 비트 라인들을 갖지만, 표1의 특정 실시예에서, 16 비트 라인들의 기간의 셀 동작 주기성이 존재하여, 비트 라인들 16, 32, 48 등이 BL0과 동일한 동작 조건들을 갖도록 한다. CLP0 내지 CLP 15는 16개의 제어 라인 쌍들이다. CLP 0은 BL 0 등을 둘러싸는 로컬 제어 게이트 라인들의 쌍이다.
임의의 단일 워드 라인을 따라서 그리고 각 비트 라인의 양측 상에는 2개의 플로우팅 게이트 메모리 셀들이 존재하며, 하나는 비트 라인의 좌측(L)상에 그리고 다른 하나는 비트 라인의 우측(R) 상에 존재하는데, 이들 각각은 제어 라인 아래에 위치된다. 이들 2개의 플로우팅 게이트들을 통과하는 2개의 제어 라인들은 각 세그먼트의 끝에서 로컬 제어 라인 쌍에 병합된다. 이 제어 라인 쌍은 단일 전극으로서 동작된다. 16의 동일한 주기성은 제어 라인 쌍들에 적용되어, 제어 라인 쌍들 16, 32, 48 등은 CLP 0과 동일한 동작 조건들을 가질 것이다.
SWL은 소정 동작 동안 선택된 워드 라인 또는 워드 라인들을 나타낸다. 프로그래밍 및 판독 동작을 위하여, 로컬 세그먼트 당 단지 하나의 워드 라인만이 선택된다. 그러나, 블록 소거 동작들을 위해선, 로컬 세그먼트 내의 모든 워드 라인들이 선택되어 전체 블록을 소거한다. NSWL은 비선택된 워드 라인 또는 워드 라인들을 나타낸다. P웰은 트리플 웰에 구성되는 어레이의 내부 P-웰을 나타낸다. 메모리 어레이가 트리플 웰에 구성되지 않으면, 표1B의 P웰 로우는 전압이 모든 동작 동안 제로가 되는 전체 어레이의 기판 단자라 칭한다. N웰은 어레이가 트리플 웰에 구성될 때 메모리 어레이의 N-웰 단자라 칭한다. 드레인 단자는 항상 소스 단자 보다 높은 전압으로 동작되는 비트 라인이라 칭한다. 전자 흐름은 항상 소스로부터 드레인으로 될 것이다.
표들 1A 및 1B는 각 로우가 어레이의 특정 단자에 인가되는 바이어스들을 나나태고 각 칼럼이 특정 전형적인 동작을 나타내도록 배열된다. 표 1A 및 1B의 바디의 엔트리들은 이하에서 설명되는 바와 같은 바이어스 조건들의 명칭이다. 각 명칭의 최종 문자는 동작, 판독/검증 동작들을 위한 R, 프로그래밍 동작들을 위한 P, 및 소거 동작들을 위한 E를 나타낸다. SR은 통상적으로 접지되는 판독을 위한 소스를 나타낸다. DR은 전형적으로, 범위[0.4V, 1.5V]의 값으로 동적으로 프리-챠지된 판독을 위한 드레인을 나타내는데, 감지 트립 포인트(sensing trip point)는 범위 [0.05V, 0.8V]의 값만큼 프리-챠지 전압보다 낮게될 것이다. 이 트립 포인트는 SR 전압보다 높게되어야 할 것이다. DNR은 DR과 동일하거나 DR 및 SR의 프리-챠지 값 사이의 중간 값인 판독을 위하여 인접한 드레인을 나타낸다.
DINR은 통상적으로 DNR과 동일한 값이지만 일부 실시예들에선 DNR과 다른 값을 취할 수 있는 판독을 위한 인접한 중간 드레인을 나타낸다. SNR은 판독을 위한 인접한 소스를 나타내고, 전형적으로 SR의 동일한 접지 바이어스이다. SP는 바람직한 실시예에서 바이어스가 범위 [100nA, 1000nA]에서 전류를 싱크하는 일정 전류 싱크에 의해 지정되는 프로그래밍 동안 소스를 나타낸다. 이 전류 싱크를 소스상에 가하는 동적으로 변화하는 전압은 전형적으로, 일정 싱킹 전류를 유지하기 위하여 범위 [0.3V, 2.0V] 내에 있다.
DP는 프로그래밍 동안 드레인을 나타내고 범위 [3.2V, 6.5V] 내에 있다. SNP는 전형적으로 접지되는 프로그래밍 동안 인접 소스를 나타낸다. DNP는 프로그래밍 동안 인접 드레인을 나타낸다. DNP 전압은 전형적으로 DP 값의 1/2이다. BLE는 범위 [0.0V, 2.0V] 내에 있는 비트 라인 소거 전압을 나타낸다. BLIE는 전형적으로 0.0V인 비트 라인 금지 소거 전압을 나타낸다. CGR은 값이 판독되는 셀의 상태를 따른 제어 게이트 판독을 나타낸다. TGR은 값이 범위[6.0V, 8.0V] 내에 있는 전달 게이트 판독 전압을 나타낸다. CGIR은 가상 접지 어레이 내의 전류 스니크 경로들을 억압하기 위하여 값이 범위 [-3.0V, 0.0] 내에 있는 제어 게이트 아이솔레이션 전압을 나타낸다.
CGP는 값이 범위 [2.0V, 12.0V] 내에 있는 제어 게이트 프로그래밍 전압을 나타낸다. 이 전압은 통상적으로 하나의 프로그래밍 펄스로부터 다음 펄스까지 케이스화되는 스테어이다. TGP는 값이 범위 [6.0, 8.0]상에 있는 프로그래밍 동안 제어 게이트 아이솔레이션을 나타낸다. CGIP는 범위 [-3.0V, 0.0V] 내에 있는 프로그래밍 동안 제어 게이트 아이솔레이션을 나타낸다. CGE는 범위 [-10.0V, -25.0V] 내에 있는 소거동안 제어 게이트를 나타낸다.
CGIE는 제어 게이트 금지 소거를 나타내고 소거동안 접지된 워드 라인들의 경우에 대한 제로 볼트 또는 소거 동안 선택된 워드 라인들에 부의 전압을 인가하는 경우에 범위 [5.0V, 12.0V] 내의 정의 전압중 하나이다. WR은 선택된 게이트 임계 전압들에 따라서 범위 [1.0V, 10.0V] 내에 있는 판독 동안 워드 라인 전압이다. WP는 선택 게이트 임계 전압에 따라서 그리고 가장 효율적인 소스 측 밸러스틱 주입을 위한 선택 게이트 프로그래밍 전압의 최적 값에 따라서 범위 [1V, 10.0V]에 있는 선택 게이트 프로그래밍 전압을 나타낸다. WE는 소거를 위하여 선택되는 이들 워드 라인들을 위하여 범위 [-5.0V, -12.0V] 내의 제로 또는 부의 값 중 하나인 워드 라인 소거 전압을 나타낸다.
OWR은 판독 동안 다른 워드 라인들을 나타낸다. 이들 비선택된 워드 라인들은 전형적으로 접지된다. OWP는 프로그래밍 동안 다른 워드 라인들을 나타낸다. 이들 비선택된 워드 라인들은 전형적으로 접지된다. OWE는 소거 동안 다른 워드 라인들을 나타낸다. 이들 비선택된 워드 라인들은 소거를 금지하기 위하여 [0.0V, 10.0V] 내의 전압이될 것이다. PWR은 전형적으로 제로인 판독 동안 P-웰 전압을 나타낸다. PWP는 전형적으로 제로인 프로그래밍 동안 P-웰 전압을 나타낸다. PWE는 전형적으로 제로인 소거 동안 P-웰 전압을 나타내지만, 일부 실시예들에선, 이 전압은 채널로의 전자들의 터널링을 지원하기 위하여 정의 값이 될 수 있다.
NWR은 전형적으로 제로인 판독 동안 N-웰 전압을 나타낸다. NWP는 전형적으로 제로인 프로그래밍 동안 N-웰 전압을 나타낸다. NWE는 전형적으로 제로인 소거 동안 N-웰 전압을 나타내지만 일부 실시예들에서 이 전압은 P-웰 대 N-웰 접합들을 순방향 바이어스시키지 않도록 PWE와 동일한 정의 값으로 될 수 있다.
표2는 공통 구동되는 스티어링 아키텍쳐(또는 CDSA)를 위한 바이어스들을 도시한다.
표 2
표2는 공통 구동되는 스티어링 아키텍쳐(또는 CDSA)를 위한 바이어스들을 도시한다. CDSA 아키텍쳐 및 CCCSA 아키텍쳐 간의 일부 차이들이 이하에 설명된다. 어레이 동작들은 비트 라인들 (4, 8, 12...)이 BL 0과 동일한 동작 전압들을 갖도록 4비트 라인들의 기간을 갖는다. 각 타겟 임계 전압들에 대해서 검증되는 셀들의록 아웃(LO)은 부가적인 프로그래밍을 금지하기 위하여 대응하는 프로그래밍 소스들의 전압을 범위 [1V, 2.5V] 내의 전압으로 상승시킴으로써 성취된다. 기록 동작들이 비트 라인을 스트로들하는 셀들의 쌍들에 대해서 수행되는 것과 반대로 단일 셀들에 대해 수행될 때, 프로그램되지 않은 측은 제로의 전달 게이트 전압을 가질 것이다. 대안적으로, 이는 TGP 전압을 가질 수 있고 상승된 소스 전압에 좌우되어 셀이 프로그램되는 것을 방지한다.
본 발명의 이 설명은 예시 및 설명을 위하여 제공된다. 본 발명은 서술된 형태로 제한되지 않으며, 많은 수정들 및 변형들이 상기 개시 내용에 의해서 가능하다. 이 실시에들은 본 발명의 원리 및 실제 응용들을 위하여 선택되어 설명된 것이다. 이 설명은 당업자가 각종 실시예들에서 본 발명을 최적으로 이용 및 실시하도록 하고 특정 용도에 부합되도로 각종 수정들을 행할 수 있다. 본 발명의 범위는 이하의 청구범위에 의해 규정된다.
Claims (33)
- 반도체 기판의 적어도 일부에 걸쳐서 형성되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이에 있어서,상기 기판의 표면상에 게이트 유전층, 상기 게이트 유전체 상의 도전성 플로우팅 게이트, 상기 플로우팅 게이트 상의 게이트 간 유전층, 및 상기 게이트 간 유전체 상의 도전성 제어 게이트를 포함한 자체 정렬된 소자들의 이격된 스택들의 2차원 어레이;개별 스택들 사이 및 이를 둘러싸는 상기 기판에 형성되는 아이솔레이션 트렌치들; 및,제어 게이트들과 접촉하는 스택들을 가로질러 신장하고 인접 스택들의 상기 플로우팅 게이트들 간의 공간들 내로 돌출하는 신장된 도체들의 적어도 제1 세트를 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제1항에 있어서, 인접 스택들의 상기 플로우팅 게이트들 간의 스택들을 가로질러 그리고 이들 간의 공간들 내로 신장하는 신장된 도체들의 제2 세트를 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제2항에 있어서, 신장된 도체들의 상기 제1 및 제2 세트들은 상기 어레이를 가로질러 서로에 수직으로 배열됨으로써, 상기 도체들은 모든 스택 측들 주위에서 차폐를 제공하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제1항에 있어서, 상기 공간들 내로 돌출하는 신장된 도체들의 제1 세트의 부분들의 끝들로 형성되는 트렌치들 내의 게이트들을 포함하는 스택들에 인접한 트렌치들 내에 형성되는 선택 트랜지스터들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제1항에 있어서, 이들 간의 터널 유전체의 층들을 통해서 공간들 내로 돌출하는 신장된 도체들의 제1 세트의 부분들과 결합되는 트렌치들 내에서 게이트들을 포함하는 스택들에 인접한 트렌치들 내에 형성되는 선택 트랜지스터들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 반도체 기판의 적어도 일부에 걸쳐서 형성되는 소거가능한 프로그래가능 비휘발성 메모리 셀들의 어레이에 있어서,상기 기판을 가로지른 평면도에서 직사각형 형상이고 상기 기판의 표면 상에 게이트 유전층, 상기 게이트 유전체 상의 도전성 플로우팅 게이트, 상기 플로우팅 게이트 상의 게이트 간 유전층, 및 상기 게이트 간 유전체 상의 도전성 제어 게이트를 포함한 서로 자체 정렬되는 4개의 에지들을 갖는 요소들로 개별적으로 형성되는 필러들의 2차원 어레이;이들 간의 공간들 아래에서 상기 개별적인 필터들 간에 그리고 이를 둘러싸는 상기 기판에 형성되는 트렌치들;상기 필러들의 제어 게이트와 접촉하는 제1 방향으로 상기 어레이를 가로질러 신장하는 제1 다수의 병렬 게이트 도체들로서, 상기 도체들은 상기 제어 게이트들을 통과하여 상기 제1 방향으로 인접한 필러들의 플로우팅 게이트들 간의 공간 내로 신장하는, 제1 다수의 병렬 게이트 도체;상기 제2 방향으로 상기 어레이를 가로질러 신장하는 제2 다수의 병렬 게이트 도체들로서, 상기 제1 및 제2 방향들은 서로 직교하며, 상기 제2 게이트 도체들은 상기 제1 게이트 도체들로부터 절연되고 인접한 필러들의 플로우팅 게이트들 간의 공간들로 신장되고 상기 제2 방향으로 상기 필러들의 적어도 일부 필러들 간의 트렌치들에 위치되는 트랜지스터들의 선택 게이트들과 결합되는 제2 다수의 병렬 게이트 도체를 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 제2 방향으로 상기 필러들의 적어도 일부와 다른 트렌치들 간의 기판 트렌치들에서 소스 및 드레인 이온 주입을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제7항에 있어서, 상기 소스 및 드레인 이온 주입과 접촉하는 제1 방향에서 상기 트렌치들 내의 어레이를 가로질러 신장하는 다수의 병렬 비트 라인 도체들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제7항에 있어서, 상기 소스 및 드레인 이온 주입 중 하나를 포함하지 않는 트렌치들의 인접 측벽들 위로 그리고 상기 트렌치들 간에 위치되는 상기 플로우팅 게이트들 내로 가속하도록 전자들을 프로그램하는 상기 기판 내에 경로가 제공되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제7항에 있어서, 상기 소스 및 드레인 이온 주입은 다수의 상기 필러들을 통과하는 제1 방향으로 신장되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제10항에 있어서, 신장된 소스 및 드레인 이온 주입과 접촉하는 제1 방향으로 상기 트렌치들 내에서 상기 어레이를 가로질러 신장하는 다수의 병렬 비트 라인 도체들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 선택 게이트들은 상기 제2 게이트 도체들과 일체로 형성되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 선택 게이트들은 이들 간에 샌드위치된 터널 유전층을 통해서 상기 제2 게이트 도체들과 결합되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 게이트 간 유전체는 이산화 실리콘의 층들로 양 측들상에 둘러싸여진 질화 실리콘의 층을 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 필러들은 상기 기판 표면과 수직하게 지향되는 자신들의 측벽들을 갖는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 트렌치들은 400 내지 800 나노미터들의 범위 내의 깊이들을 갖는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제6항에 있어서, 상기 제2 다수의 게이트 도체들 및 상기 플로우팅 게이트들의 에지들 간의 유전체보다 두꺼운, 상기 선택 게이트들 및 상기 트렌치들의 최하부 간의 트렌치 내의 유전체를 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 반도체 기판의 적어도 일부에 걸쳐서 형성되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이에 있어서,상기 기판을 가로지른 평면도에서 직사각형 형상이고 상기 기판의 표면 상에 게이트 유전층, 상기 게이트 유전체 상의 도전성 플로우팅 게이트, 상기 플로우팅 게이트 상의 게이트 간 유전층, 및 상기 게이트 간 유전체 상의 도전성 제어 게이트를 포함한 서로 자체 정렬되는 4개의 에지들을 갖는 요소들로 개별적으로 형성되는 필러들의 2차원 어레이;이들 간의 공간들 아래에서 상기 개별적인 필터들 간에 그리고 이를 둘러싸는 상기 기판에 형성되는 트렌치들;상기 필러들의 제어 게이트와 접촉하는 제1 방향으로 상기 어레이를 가로질러 신장하는 제1 다수의 병렬 게이트 도체들로서, 상기 도체들은 상기 제어 게이트들을 통과하여 상기 제1 방향으로 인접한 필러들의 플로우팅 게이트들 간의 공간 내로 신장하는, 제1 다수의 병렬 게이트 도체;상기 제2 방향으로 상기 어레이를 가로질러 신장하는 제2 다수의 병렬 게이트 도체들로서, 상기 제1 및 제2 방향들은 서로 직교하며, 상기 제2 게이트 도체들은 상기 제1 게이트 도체들로부터 절연되고 제2 방향으로 인접한 필러들의 플로우팅 게이트들 간의 공간들로 신장되는, 제2 다수의 병렬 게이트 도체;상기 제2 방향으로 상기 어레이를 가로질러 신장하는 대안적인 트렌치들의 제1 세트의 최하부에서 인접 필러들 간의 상기 기판에 소스 및 드레인 이온 주입;인접 필러들 간에 위치되고 상기 제2 방향을 가로질러 신장하는 대안적인 트렌치들의 제2 세트 내의 선택 게이트들을 포함하는 선택 트랜지스터들로서, 상기 대안적인 트렌치들의 제1 및 제2 세트들은 서로 구별되며, 상기 선택 게이트들은 인접 필러들 간의 공간들로 신장하는 상기 제2 게이트 도체들의 부분과 결합되는, 선택 트랜지스터들을 포함하는데,이로 인해 2개의 소스 및 드레인 임플란드틀 및 이들간의 선택 트랜지스터를 각각 포함하는 메모리 셀들의 어레이를 제2 방향으로 제공하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제18항에 있어서, 상기 소스 및 드레인 이온 주입과 접촉하는 제1 방향으로 상기 트렌치들 내에서 상기 어레이를 가로질러 신장하는 다수의 병렬 비트 라인 도체들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제18항에 있어서, 상기 소스 및 드레인 이온 주입은 다수의 필러들을 통과하여 제1 방향으로 신장되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제20항에 있어서, 상기 신장된 소스 및 드레인 이온 주입과 접촉하는 제1 방향으로 상기 트렌치들 내에서 상기 어레이를 가로질러 신장하는 다수의 병렬 비트 라인 도체들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제18항에 있어서, 상기 선택 게이트들은 상기 제2 게이트 도체들과 일체로 형성되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제18항에 있어서, 상기 선택 게이트들은 이들 간에 샌드위치된 터널 유전층을 통해서 상기 제2 게이트 도체들과 결합되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 반도체 기판의 적어도 일부에 걸쳐서 형성되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이에 있어서,상기 기판의 표면에 걸쳐서 형성된 전하 저장 소자들의 직사각형 어레이;상기 전하 저장 소자의 적어도 일부 간의 상기 기판에 형성되는 트렌치들;전하 저장 소자들을 가로질러 신장하고 이들 간에서 아래로 신장되는 부분들을 갖는 신장된 제어 게이트들; 및,상기 트렌치들의 적어도 일부 내에 위치되고 이들 간에 샌드위치된 터널 유전층을 통해서 하방향으로 신장하는 제어 게이트 부분들과 결합되는 선택 트랜지스터 게이트들을 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제24항에 있어서, 상기 전하 저장 소자들은 도전성 플로우팅 게이트인 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제24항에 있어서, 상기 터널 유전층은 0.5-4nm의 범위 내의 두께를 갖는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 제24항에 있어서, 상기 제어 게이트들 및 상기 전하 저장 소자 간의 유전층들보다 두꺼운, 상기 선택 트랜지스터 게이트들 및 상기 트렌치들의 최하부 간의 유전층들을 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이.
- 반도체 기판의 적어도 일부분에 걸쳐서 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법에 있어서,상기 기판의 표면의 적어도 어레이 부분에 걸쳐서 제1 유전층을 형성하는 단계;적어도 상기 어레이 부분에 걸쳐서 상기 제1 유전층에 걸쳐서 도전성 재료의 제1 층을 형성하는 단계;상기 제1 도전성 재료층에 걸쳐서 유전 재료의 제2 층을 형성하는 단계;상기 제2 유전층에 걸쳐서 도전 재료의 제2 층을 형성하는 단계;도전 재료의 상기 제1 및 제2 층들 및 유전 재료의 상기 제1 및 제2 층들을 통해서 상기 기판 표면 내로 채널들의 제1 세트를 비등방적으로 에칭하여 그 내에서 트렌치들을 형성하는 단계로서, 상기 채널들의 제1 세트 및 트렌치들은 상기 어레이 부분을 가로질러 한 방향으로 신장되고 상기 어레이 부분을 가로질러 상기 제2 방향으로 이격되며, 상기 제1 및 제2 방향들은 서로 직교하는, 트렌치 형성 단계;그 후, 도전 재료의 상기 제1 및 제2 층들 및 유전 재료의 상기 제1 및 제2 층들을 통해서 상기 기판 표면 내로 채널들의 제2 세트를 비등방적으로 에칭하여 그 내에서 트렌치들을 형성하는 단계로서, 상기 채널들의 제2 세트 및 트렌치들은 상기 어레이 부분을 가로질러 제2 방향으로 신장되고 상기 어레이 부분을 가로질러상기 제1 방향으로 이격되는, 트렌치 형성 단계를 포함함으로써,채널들의 제1 및 제2 세트들 및 트렌치들로 둘러싸여진 상기 어레이 부분에 걸쳐서 필러들의 어레이를 남기며,그 후, 상기 필러들의 부분으로서 남아있는 도전성 재료의 상기 제2 층을 가로질러 신장되고 이와 접촉하는 도체들의 한 세트를 형성하는 단계로서, 상기 도체들의 한 세트는 상기 제1 방향으로 신장되고 상기 제2 방향으로 이격되는, 형성 단계를 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
- 제28항에 있어서, 자신들간에 유전체를 갖는 상기 도체들의 한 세트를 가로질러 신장되는 도체들의 제2 세트를 형성하는 단계를 더 포함하는데, 상기 도체들의 제2 세트는 상기 제2 방향으로 신장되고 상기 제1 방향으로 이격되는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
- 제29항에 있어서, 상기 도체들의 한 세트 및 제2 세트를 형성하는 단계는 상기 제1 및 제2 방향들 둘 다에서 서로로부터 인접 필러들의 플로우팅 게이트들을 차폐하는 정도로 인접 필러들 간의 채널들로 상기 도체들을 신장시키는 단계를 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
- 제29항에 있어서, 상기 도체들의 제2 세트를 형성하기 전, 상기 제2 방향을 따라서 상기 필러들의 적어도 일부 간의 위치들에서 상기 트렌치들에 이온들을 주입하는 단계를 더 포함하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
- 제31항에 있어서, 상기 도체들의 제2 세트를 형성하는 단계는 소스 및 드레인 영역들이 형성되지 않고 이들 간에 유전체를 갖는 제2 방향을 따라서 상기 필러들의 적어도 일부 간의 위치들에서 상기 트랜치 내로 상기 도체들의 제2 세트를 신장시키는 단계를 포함함으로써, 상기 제2 방향으로 서로로부터 인접 필러들의 플로우팅 게이트들을 격리시키고 선택 트랜지스터 게이트들로서 작용하도록 하는 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
- 제32항에 있어서, 상기 도체들의 한 세트를 형성하는 단계는 상기 제1 방향으로 인접 필러들의 플로우팅 게이트들 간의 채널들 내로 상기 도체들의 한 세트를 신장시키는 단계를 포함함으로써, 상기 제1 방향으로 서로로부터 인접 필러들의 플로우팅 게이트들을 격리시키는, 소거가능한 재프로그램가능 비휘발성 메모리 셀들의 어레이를 형성하는 방법.
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