TW200845312A - Nonvolatile semiconductor memory and manufacturing method thereof - Google Patents

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Fumitaka Arai
Riichiro Shirota
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Toshiba Kk
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Description

200845312 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性半導體記憶體，特別係關於使用 將笔％蓄積層與閘極電極積層之記憶胞的快閃記憶體。 本申明案主張2006年12月21曰申請之日本專利申請案第 2006-344803號之優先權，該案之全文以引用的方式併入 本文中。 【先前技術】 非揮發性半導體記憶體，例如NAND型快閃記憶體係作 為各種電子機器的記憶裝置而使用。 近年來，由於大記憶容量化及高積體化，記憶胞朝微細 化進展。但，對於依存於製造裝置之加工尺寸及記憶胞之 物理尺寸仍存有限度。 因此，有人提出一種記憶胞具有對半導體基板表面於垂 直方向上積層之3維結構的NAND型快閃記憶體（例如參照 曰本特開平10-93083號公報）。 作為其一例，係配置於半導體基板内所形成之凹部狀槽 的侧壁上具有懸浮閘極電極之記憶胞之構造（例如參照曰 本特開2006-128390號公報）的NAND型快閃記憶體。此構 ^中’對於凹部側面上所形成之多晶石夕膜必須實施餘刻等 加工，製造步驟難度高。 因此，有人提出一種採用可較容易製作記憶胞之 M0N0S(Metal Oxide Nitride Oxide Semiconductor)構造的 縱型積層構造之NAND型快閃記憶體。 127697.doc 200845312 A憶胞為MONOS構造之情形，與記憶胞以同一步驟製 作之選擇閘極電晶體亦成為具有M〇N〇s構造。此時，由 於記憶胞上端側之選擇閘極電晶體可容易進行蝕刻，故可 以去除電荷蓄積層，可成為容易控制閾值電壓的MIS (Metal Insulator Semiconduct〇r)構造。另一方面位於記 憶胞最下端、即半導體基板側之選擇閘極電晶體，因去除 電荷蓄積層非常困難，所以維持M〇N〇s構造。因此，驅 動此選擇閘極電晶體時，電荷蓄積於電荷蓄積層，閾值電 壓控制困難，而且，欲使截止，必須有負電位，必須新設 置生成及控制負電位之電路。 且’ NAND型快閃記憶體一般於同一晶片上形成記憶胞 陣列區域和控制記憶胞之周邊電路。因此，記憶胞陣列領 域為縱型積層構造之情形，記憶胞陣列領域之上端與形成 周邊電晶體之半導體基板上面會產生較大階差。所以，於 $憶胞陣列領域形成後所製作之周邊電晶體，其加工難度 增南。 、 【發明内容】 本發明之非揮發性半導體記憶體之一方面包括··半導體 基板；對於前述半導體基板表面於垂直方向上延伸之柱狀 半導體層；於前述半導體層側面上並列配置於前述垂直方 向且具有電荷蓄積層及控制閘極電極之複數的記憶胞； 配置於前述複數的記憶胞之前述半導體基板側端部之前述 半導體基板上之第丨選擇閘極電晶體；配置於前述複數的 »己L、胞之與$述半導體基板側成相反側之端部之前述半導 127697.doc 200845312 體層側面上之第2選擇閘極電晶體；前述第1選擇閘極電晶 體於前述半導體基板内具有成為源極/汲極區域之擴散 層，並經由前述擴散層與前述半導體層電性連接。 本發明之非揮發性半導體記憶體之另一方面包括：半導 體基板，對於$述半導體基板表面於垂直方向上延伸之柱 狀的第1及第2半導體層；於前述第丨半導體層侧面上並列 配置於前述垂直方向，且具有電荷蓄積層及控制閘極電極 之複數的第1記憶胞；配置於前述複數第丨記憶胞之與前述 半導體基板成相反側之端部之前述半導體層側面上之第工 汲極側選擇閘極電晶體；於前述第2半導體層側面上並列 配置於前述垂直方向，且具有電荷蓄積層及控制閘極電極 之複數的第2記憶胞；配置於前述複數第2記憶胞之與前述 半導體基板成相反側之端部之前述第2半導體層側面上之 第2汲極側選擇閘極電晶體 ，配置於前述複數之第1及第2
……，，一，久從啦辦&擴散層，且經由前述 擴散層與前述第丨及第2半導體層電性連接。 體於前述半導 ，且經由前述
於位於與前述半導體基板側成相反側 之端部之層間絕 127697.doc 本發明之非揮發性半導體記憶體之製造方法包括：於半 導體基板表面之問極絕緣膜上形成第1選擇間極電晶體之 200845312 緣膜上’形成第2選擇閘極雷 〒閑位笔日日體之閘極電極材，·依次蝕 刻前述第2選擇閘極電晶體 _ 之閘極包極材、前述控制閘極 笔極材以及前述層間絕緣膜，使前述第!選擇閑極電晶體 之前述成為汲極區域之擴散層的上面露出；於前述控制閉 極電極材及前述第2選擇閉極電晶體之間極電極材之側面 上形成第1絕緣膜；於前述第1絕緣膜側面上形成電荷蓄積 層，去除形成於前述第2選擇閑極電晶體之閘極電極側面 上的可述第1絕㈣及前述電荷蓄㈣；於前述電荷蓄積 層及剛逑第2選擇閘極電晶體之閘極電極側面上形成第现 緣膜；及於前述第2絕緣臈側面上形成柱狀半導體層。 【實施方式】 以下，一面參照圖㈣本發明之實施形態進行詳細說 明。 1·概要 本發明之實施形態之非揮發性半導體記憶體，於對半導 體基板表面於垂直方向上延伸之柱狀半導體層㈣面上設有 複數之縱型記憶胞電晶體。此等複數之縱型記憶胞電晶體 之源極、汲極區域設於半導體層巾，藉由與其他記憶胞電 曰曰體共有一個記憶胞電晶體之源極、汲極區域，記憶胞電 晶體串聯連接。以該串聯連接之記憶胞電晶體構成記憶 胞。其特徵在於：配置於前述記憶胞兩端之選擇閘極電晶 體中，位於記憶胞下端側（半導體基板側）之選擇閘極電晶 體U又於半導體基板上，以形成於半導體基板内之擴散層作 為源極/汲極區域。位於下端側之選擇閘極電晶體經由形 127697.doc 200845312 成於半$體基板内之擴散層與設有記憶胞之半導體層電性 連接。又，該選擇閘極電晶體係與周邊電晶體相同構造之 MIS電晶體。 且，縱型記憶胞及縱型電晶體係通道對半導體基板表面 縱向形成之電晶體。 如上述之構造，藉由將位於下端側之選擇閘極電晶體與 MONOS構造之縱型記憶胞之形成不同，另外形成於半導 體基板上，即使不實施高難度加工，亦能夠使下端側之選 擇閘極電晶體成為閾值電壓控制容易的MIS構造電晶體。 又’周邊電路區域與形成有記憶胞之記憶胞陣列區域設 於同 B曰片上。配置於该周邊電路區域之周邊電晶體與設 於半導體基板上之記憶胞下端側之選擇閘極電晶體同時形 因此，可於記憶胞陣列區域與周邊電路區域之間不具有 大的階差之狀態下形成周邊電晶體，故可以使製造步驟難 度降低。 所以，可降低加工難度，而容易提供為微細化而積層記 憶胞之非揮發性半導體記憶體。 2·實施形態 以下針對幾個較佳實施形態進行說明。 (A)基本單元之構造 圖1係顯示快閃記憶體之構成之概略圖。快閃記憶體於 同一晶片上配置記憶胞陣列區域丨〇〇、用於控制記憶胞陣 列區域100之列解碼器電路11 〇、感測放大器電路120以及 127697.doc 200845312 控制電路130。以下，將配置有列解碼器電路"0等之記情 胞陣列區域100之周邊區域稱作周邊電路區域。 記憶胞陣列II域刚由複數個區塊Βκι、船.....ΒΚη 構成。記憶胞陣列區域具有财仙型構成之情況下，進而η 各區塊由複數之NAND元件單元構成。周邊電路區域作為 主要兀件由MIS構造之周邊電晶體構成。 圖2係本發明之實施形態中作為基本單元之-個NAND元 件單元之主要部的立體圖，圖3係作為基本單元之一個 财肋元件單元之平面圖。圖4係沿圖3之IV_IV線之剖面 圖’圖5係沿圖3之V_V線之剖面圖。且，圖2中為求方便， 省略層間絶緣層5。又，圖4中亦圖示配置於周邊電路區域 200之周邊電晶體之構造。 NAND元件單元由串聯連接之複數之記憶胞mc、配置於 其兩端之選擇閘極電晶體SGD、SGS構成。以下，將此串 聯連接之複數之記憶胞MC稱作NAND串NS。 本貝施形恶中’記憶胞MC在相對半導體基板1表面大致 垂直方向上延伸之柱狀半導體層側面上，形成縱型之記憶 胞0 因此’ NAND串NS成為複數之縱型記憶胞mc經由層間 矣巴緣層5複數積層之積層體。 控制閘極電極CG1〜CGn沿與半導體基板1之主平面平行 之Y方向延伸，配置為與半導體基板丨之主平面垂直之方向 上具有特定間隔。記憶胞MC形成於柱狀之N·型半導體層 與閘極電極CG1〜CGn之交點處。 127697.doc -10· 200845312 控制閘極電極CG1〜CGn為求低電阻化，例如具有由多晶 矽層、使多晶矽層之一部分矽化物化之矽化物層構成之2 層構造。另外，控制閘極電極CG1〜CGn亦可為多晶矽層或 矽化物層之1層構造。又，控制閘極電極CGi〜cGn亦可為 由鎢（W)、鋁（A1)、銅（Cu)等金屬構成之單層構造，藉此亦 ’ 可低電阻化。控制閘極電極CG1〜CGn利用金屬之情況下無 • 需矽化物層。 ^ () 該記憶胞1"40係所謂的MONOS構造之記憶胞，即存在於 控制閘極電極CG1〜CGn與N-型半導體層9之間之閘極絕緣 膜8具有將電荷蓄積層8B夾於第i及第2絕緣膜8a、8c之間 之積層構造。 第1絕緣膜8A配置於電荷蓄積層卟與控制閘極電極 CG1〜CGn之間，防止蓄積於電荷蓄積層8β之電荷向控制 間極電極CG1〜CGn擴散。於第1絕緣膜8A使用例如氧化石夕 膜’其膜厚例如係1 〇 nm左右。 V 電何蓄積層犯進行電荷（電子）之捕捉及蓄積，於電荷蓄 積層8B例如使用氮化矽膜。電荷蓄積層8B之膜厚例如係8 左右第2絕緣膜8C，於電荷蓄積層8B從N-型半導體層 9蓄積電何時，或蓄積於電荷蓄積層8B之電荷向怀型半導 " 體層9擴散時，成為電位障壁。於第2絕緣膜8C例如使用氧 化矽膜，其膜厚例如係4 nm左右。 本實施形態之記憶胞係空乏型MIS電晶體，且隨著 、1陕閃5己丨思體之記憶胞朝細微化進展，即使不具有 成為源極/汲極區域之擴散層，亦能夠進行正常的寫入/讀 127697.doc 200845312 取動作。因此，記憶胞⑽即使於柱狀之n•型半導體層9内 不具有與半導體層9導電型不同之作為源極/沒極區域之擴 散層亦可°即，Ν·型半導體層9作為記憶胞之通道區域、 源極區域及及極區域而起作I此記憶胞MC，藉由基於 施加於閘極電極CG1〜CGn之電位，將閘極電極正下方心 型半導體層9内大致空乏化，而實現關閉狀態。
又，因細微化縮短記憶胞間之距離時，作為記憶胞MC
之源極级極區域，即使不形成雜質濃度比Ν·型半導體層9 高之Ν+型擴散層亦可。其原因為即使不形別+型擴散層亦 能夠使電流充分流動。 圖6係圖4所顯示之記憶胞敗之一個的剖面圖。如上所 述’本發明之例之記憶胞係縱型記憶胞。因此，閘極電極 CG之膜厚為閘極長(通道長）。將此閘極長設為L。且，將 作為記憶胞MC之活性區域之N•型半導體層9之膜厚設為 丁 ° 此時，閘極長L與膜厚τ宜滿足以下關係式。 其理由為能夠正常且容易地讀取資料。 1 nm<T<Lx〇.8 Ρ σ賣取動作中，於閘極電極CG正下方之通道區域， 於距與閘極絕緣膜8之界面！ nm左右範圍形成反轉層。因 此，膜厚T薄於i nm時，&轉層之載體面密度急劇降低， 位元線電流減少。結果，資料讀取困難。 另一方面，為正常進行讀取動作，必須使記憶胞電晶體 之截止特性良好。為此，膜厚τ之上限值宜滿足上述關係 I27697.doc -12- 200845312 式0 如上所述，記憶胞MC係具有電荷蓄積層8B之MONOS構 造。此記憶胞MC ’由於含有電荷蓄積層8B之閘極絕緣膜8 整體為絕緣體，故不需要如浮閘極型記憶胞般，於每個單 元中將浮動閘極電極分離。即，閘極絕緣膜8只要形成於 N型半導體層9之整個側面即可，因無需圖案化，故能夠 容易實現將縱型記憶胞縱向積層之構造。 f
C 又，於NAND串NS之一端及另一端，分別配置有第1及 第2選擇閘極電晶體SGD、SGS。此等第丨及第2選擇閘極電 晶體SGD、SGS之閘極電極如圖3所示向γ方向延伸。 該選擇閘極電晶體中，NAND串之一端（汲極側）之第2選 擇閘極電晶體SGD位於由記憶胞組成之積層體之最上端， 以連接於N·型半導體層9之！>-型半導體層1〇作為通道區 域，形成縱型電晶體。 P_型半導體層10係摻雜有低濃度（1E18 at〇m/cm3左右）之 P·型雜質之半導體層。 且，第2選擇閘極電晶體SGD係以配置有記憶胞敗之化 型半導體層9作為源極區域，連接於ρ·型半導體層之γ 型半導體層11作為汲極區域。N+型半導體層u係摻雜有高 濃度（1E20 atom/cm3左右）之矿型雜質之半導體層。於2 N +型半導體層11連接有位元線bl。 ' 猎由使此源極/汲極區域成為非對稱，能夠減少於圮俨 胞寫入資料時之因GIDL電流所引起的錯誤寫A，降低： 元線BL之連接電阻。 - 127697.doc 13 200845312 該選擇閘極電晶體SGD，係以記憶胞之積層構造閘極絕 緣膜8中之第2絕緣膜8C作為閘極絕緣膜。選擇閘極電晶體 SGD位於最上端，由於加工容易，故從選擇閘極電晶體 S G D之通道區域去除閘極絕緣膜8中之電荷蓄積層8 b及第工 絕緣膜8A後，形成第2絕緣膜8C，成為上述之構造。另 外，選擇閘極電晶體SGD之閘極絕緣膜不利用第2絕緣膜 8C作為閘極絕緣膜，利用另外形成之絕緣膜作為閘極絕緣 膜亦可再者，除去第2絕緣膜8C與電荷蓄積層8B，以第 1絕緣膜8 A作為閘極絕緣膜亦可。 選擇閘極電晶體SGD因是縱型電晶體，故閘極電極之膜 厚成為閘極長。 選擇閘極電晶體SGD之閘極長（膜厚），設定為比記憶胞 之閘極長（膜厚）大。其原因為使選擇閘極電晶體之截 止特性成為良好。例如，設記憶胞之閘極電極的閘極長 (膜厚）為30 nm左右時，選擇閘極電晶體SGD之閘極長（膜 厚）設定為150 nm左右。又，將閘極電極間之距離、即層 間絕緣膜5之膜厚，例如設定為與閘極電極CG1〜cGn之= 厚相同的厚度。 另一方面，NAND串之另一端（源極側）之第1選擇閘極電 曰曰體SGS配置於半導體基板丨上。選擇閘極電晶體SGS與 型半導體層9間之間隔具有能夠確保絕緣耐壓之期望距 離。 選擇閘極電晶體SGS在形成於半導體基板丨表面之閘極 絕緣膜2 A上具有閘極電極3 a。 127697.doc 14 200845312 此選擇閘極電晶體SGS以形成於半導體基板1内之N型擴 散層4A、4B作為源極/汲極區域。 作為選擇閘極電晶體SGS之汲極區域的擴散層4A與柱狀 之N型半導體層9連接。且，作為源極區域之擴散層仆與 沿Y方向延伸的源極線SL連接。 源極線SL形成於絕緣層13A内，源極線认之上面被設定 於低於複數之控制閘極電極C g 1〜c Gn中最接近半導體基板 1之控制閘極電極CG1的底面之位置。 據上述之構造，源極線SL成為不與NAND串NS鄰接之構 造。因此’為提高NAND串與源極線SL之間的絕緣耐壓， 就無需確保擴大NAND串與源極線SL之間的距離。因此可 細小晶片面積。 又，為縮小晶片面積，選擇閘極電晶體SGS宜位於由記 憶胞之控制閘極電極CG1〜CGn及層間絕緣膜5構成之積層 體下部。此時，為使選擇閘極電晶體SgS與閘極電極CG1 相互不影響，於兩者間存在層間絕緣膜5與閘極電極3八上 之遮罩材14，以確保其距離。 設於周邊電路區域200之周邊電晶體Trl、71<2與配置於 半導體基板1上之選擇閘極電晶體SGS同樣，以形成於半 導體基板1内之擴散層41、42作為源極/汲極區域。且，周 邊電晶體Trl、Tr2在形成於半導體基板丨表面之閘極絕緣 膜2B、2C上具有閘極電極3B、3C。 選擇閘極電晶體SGS與周邊電晶體Trl、Tr2同時形成。 因此，為獲得本發明之例之構造，於半導體基板丨上形成 127697.doc . 1ς 200845312 選擇閘極電晶體SGS與周邊電晶體Trl、Tr2後，形成記情 胞 MC。 & 如上所述，選擇閘極電晶體SGD由於位於柱狀之半導體 9、1 0、11之上端，所以可以加工。因此，除去選擇閘 層 極電晶體SGD之通道區域上的電荷f積層，成為以第现 緣膜8C作為閘極絕緣膜之MIS構造的電晶體。再者，選擇 閘極電晶體SGD能夠成為以形成於柱狀半導體層内的厂型 半導體層10作為通道區域，N-型半導體層9作為源極區 f Ο 域，N+型半導體層11作為汲極區域之P通道增強型MIS電 晶體。 另一方面，源極側之選擇閘極電晶體SGS在半導體基板 1表面的閘極絕緣膜2A上具有閘極電極3A，並以形成於p 型半導體基板1内之擴散層4A、4B作為源極/汲極區域。 該選擇閘極電晶體SGS與形成於柱狀半導體層9側面上 之情形不同，由於與周邊電晶體Tr 1、Tr2同時形成於半導 體基板1上，所以在閘極電極3A與閘極絕緣膜2八之間不存 在電荷蓄積層。因此，即使選擇閘極電晶體SGS不進行難 度高的加工’亦能夠形成閾值電壓控制容易的p通道增強 型MIS電晶體。 又’周邊電晶體與形成於半導體基板1上之選擇閘極電 晶體SGS同時形成。因此，能夠在由記憶胞MC和層間絕緣 層5構成之積層體上面與半導體基板表面之間不具有階差 的狀態下形成周邊電晶體。所以周邊電路區域之加工變容 易。 127697.doc -16- 200845312 由此可不提高難易度地，提供一種為細微化而將縱型記 憶胞積層之NAND型快閃記憶體。 (B) 實施例 (1) 構造 就利用上述N AND元件單元之實施例進行說明。且，關 -於相同構件賦與相同符號，省略詳細說明。 . 圖7係顯示本實施例之平面圖。且圖8係顯示沿圖7之 VIII-VIII線之剖面圖，圖9係顯示沿圖7之IX-IX線之剖面 〔圖。 記憶胞陣列區域中，複數之NAND元件單元NU1〜NU4配 置於向X方向延伸之活性區域AA内。且於Y方向上鄰接之 活性區域AA間設有元件分離區域STI。 記憶胞之控制閘極電極CG1〜CGn係作為字元線向Y方向 延伸。 位元線BL與NAND元件單元NU1〜NU4分別之N+型半導 體層11電性連接，向X方向延伸。位元線BL由X方向上鄰 接之NAND元件單元NU1〜NU4共有。 配置有記憶胞之柱狀N_型半導體層9,於每個NAND元件 * 單元中分別於X方向上相遠離。 - 於X方向鄰接之2個NAND元件單元（如NAND元件單元 NU1、NU2)，成為柱狀N_型半導體層9經由形成於半導體 基板1内之一個擴散層4A與各源極側之選擇閘極電晶體 SGS分別電性連接之構造。 如2個NAND元件單元NU1、NU2，未形成記憶胞之側面 127697.doc -17- 200845312 所相對的2個N型半導體層9間之間隔，為使該N•型半導體 層9間不產生電位差，因此可以比選擇閘極電晶體sgs與 源極線SL之間隔更小的間隔配置，可減小元件尺寸。 又，源極線SL如NAND元件單元！^^、NU3般，由鄰接 之2個NANDtl件單το共有。源極線儿與選擇閘極電晶體 、 SGS具有能夠確保選擇閘極電晶體SGS與源極線sl間之絕 , 緣耐壓之間隔。 〇 如上所述，成為將連接型半導體層9與源極側之選擇 閘極電晶體SGS之擴散層4Α由2個NAND串共有，且1個源 極線SL由2個NAND元件單元共有之構造，所以無需設置义 方向之元件分離絕緣區域。 除了 Υ方向之70件分離絕緣層外，將於χ方向鄰接之 NAND元件單元間電性絕緣之情況下，必須在χ方向亦設 置兀件分離絕緣層，亦必須考慮NAND元件單元與活性區 域之對準的偏差。因此加工難度增大。
〇 仁是如本貝轭例之構造般，藉由在X方向配置NAND 7L件單兀，其加工難度不會變高，且可以提高製造良率。 且，由於不需要確保X方向之元件分離區域，故亦能夠縮 小晶片面積。 以下對本實施例之製造方法進行說明。 Ο}製造方法 、首先，如圖10所示，在半導體基板丨内形成井區域後， 於半導體基板1上藉由熱氧化法形成問極絕緣Μ，例如氧 化矽膜。接著，於半導體基板1上藉由CVD(Chemical 127697.doc -18- 200845312
Vapor Deposition)法依次形成閘極電極、例如多晶矽膜 及遮罩材、例如氮化矽膜。 散層^仙“卜仏根據以上’在半導體基板⑺之記 憶胞陣列區域100及周邊電路區域2〇〇分別形成連接於 繼而，在遮罩材上實施圖案化後，以遮罩材作為遮罩進 行閘極加工。藉此’於半導體基W表面之閘極絕緣膜 2A、2B' 2C上分別形成第i選擇閘極電晶體之閘極電極 及周邊電晶體之閘極電極3B、3C。之後，例如藉由離子 佈植法於半導體基板i内分別形成作為源極/汲極區域之擴
NAND串之源極側的選擇閘極電晶體SGS和周邊電晶體 Trl 、 Tr2 。 其後，例如使用 CVD 法及 CMP(Chemical Meehanieai Polishing)法，與遮罩材14上端一致地形成絕緣層nA。進 而，源極線SL經由形成於絕緣層13A之開口部與成為選擇 閘極電晶體SGS之源極區域的擴散層4B連接。另外，與源 極線SL形成之同時，也可形成與周邊電晶體之擴散層41、 42連接的接點插塞。 接著，如圖11所示，例如藉由CVD法在絕緣膜13A及遮 罩材14上交互積層層間絕緣膜5及閘極電極61〜6ιι、7。 閘極電極61〜6n成為記憶胞之控制閘極電極，閘極電極7 成為NAND串之汲極側之選擇閘極電晶體之閘極電極。 另外，本實施例中，於閘極電極61〜6n、7例如使用多晶 矽，但亦可以使用鎢（W)、鋁（A1)、銅（Cu)等金屬。且層間 、、巴緣膜 5可使用氧化石夕、BPSG(Boron Phosphorus Silicate 127697.doc -19- 200845312
Glass)、BSG(Boron Silicate Glass)等。 接著，如圖12所示，藉由例如PEP(Ph〇t〇 Etching pr〇cess) 及RIE(Reactive I〇n Etching)法選擇性地蝕刻層間絕緣膜5 及閘極電極61〜6n、7，使成為選擇閘極電晶體sgS之汲極 區域之擴散層4A表面露出，形成開口部。 之後，如圖13所示，於面向開口部之層間絕緣膜5及閘 極電極61〜6n、7之側面上，藉由例如CVD法依序形成第j 絕緣膜8A(例如氧化矽膜）及電荷蓄積層8B(例如氮化矽 膜）。 接著，如圖14所示，在電荷蓄積層犯上形成絕緣膜15。 此呤，將絕緣層1 5之上面位置設定為高於多晶矽層6n之上 面，低於閘極電極7之底面。繼而，蝕刻形成於高於絕緣 層15之上面的電荷蓄積層8B及第1絕緣膜8A。 去除絕緣層15後，如圖15所示，在電荷蓄積層8B上及閘 極電極7側面上形成第2絕緣層8C。 其後，如圖16所示，藉由非等向性蝕刻依序選擇性地蝕 刻第1絕緣膜8A、電荷蓄積層8B、第2絕緣層叱後，在半 導體基板1上、第1絕緣膜8A上及侧面上形成Ν·型半導體層 9此N型半導體層9與擴散層4 A接觸。型半導體層9係 例如使用經摻雜低濃度之磷（P)或砷（As)之多晶矽。且，此 時，亦可使多晶矽磊晶生長，以成-型半導體層9之結 晶軸與半導體基板1之結晶軸一致之磊晶層之方式，形成 N-型半導體層9亦可。此情況下，配置於結晶化之型半 ‘體層9之圯憶胞，其載體（電子）之移動度等元件特性提 127697.doc -20- 200845312 高。 下面如圖1 7所不，藉由非等向性蝕刻法選擇性地蝕刻N- 型半導體層9。藉此，使半導體基板1之上面的一部分露 出，於每個NAND元件單元進行N-型半導體層9之χ方向的 分離。 、、廬而，如圖1 8所不，絕緣層12Α以埋入開口部之方式形 成於Ν型半$體層9之側面上。此絕緣層12Α之上面設定在 與閘極電極7之底面大致相同之位置。然後，藉由例如 GPD(Gas Phase法對高於絕緣層12八上面之露出的 半導體層導人低濃度之ρ型雜質（如石朋⑻）。如此，形成為 汲極側之選擇閘極電晶體之通道區域之Ρ-型半導體層1〇。 如圖19所示，絕緣層12Β形成於絕緣層ΐ2Α上。此時絕 緣層12Β之上面設定在與閘極電極7之上面大致相同之位置 上。之後，向高於絕緣層上面之露出的半導體層導入 同/辰度之Ν型雜質。如此，形成為選擇閘極電晶體之汲極 區域之Ν+型半導體層u。 繼而，如圖20所*，絕緣層12c形成於絕緣層咖上。 而後，由於形成複數之單元，在半導體層UA絕緣層W 上利用沿X方向延伸、於γ方向上具有特定間隔地形成之 遮罩（未圖示），藉由非等向性钱刻選擇性地姓刻半導體層 :、1〇、"。藉此，進0方向之分離，使於每個單元：： 柱狀之半導體層。於此藉由㈣步驟所形成之溝部中埋入 絕緣層（未圖示）。且，於每j@NAND元件單元以成為柱狀 之方式將半導體層9、10、方向上分離 127697.doc
ί 200845312 定於上述製造步驟之順序，例如與將]ST型半導體層9於X方 向上分離之步驟同時進行亦可。 之後’藉由非等向性蝕刻法選擇性地蝕刻源極線SL上部 區域之閘極電極6 1〜6n、7及層間絕緣膜5，形成開口部。 在此開口部埋入如鐵（W)、鈦（Ti)、鉬（Mo)等任一之高熔 點金屬1 6。然後一經加熱處理，構成閘極電極之多晶矽進 行石夕化物化’獲得具有低電阻之石夕化物層的控制閘極電極 CG1〜CGn及閘極電極7。 繼而，去除埋於開口部之高熔點金屬16及形成於周邊區 域之層間絕緣層5及閘極電極材後，如圖21所示，在開口 部依次形成鈍化膜17及絕緣層13B。再者，於積層體上面 整體形成金屬膜後，對該金屬膜實施圖案化。根據此圖案 化，藉由選擇性地蝕刻金屬膜，以與N+型半導體層u電性 連接之方式形成位元線BL。藉由以上步驟完成實施例所示 之NAND型快閃記憶體。 如上所述本只施例所示之由縱型記憶胞構成之NAND 型快閃記憶體’位於最下端之選擇閘極電晶體，在形成於 柱狀半導體層之縱型記憶胞及位於最上端之選擇閘極電晶 體之形成步驟之前’形成於半導體基板^。因此，可不 進行去除電荷蓄積層等高加4度之㈣ 之選擇閘極電晶體成為閾值電壓控制容易的腿構造電晶 體。 且，周邊電晶體與形成於半 體同時形成。 導體基板上之選擇閘極電晶 127697.doc -22- 200845312 因此，於形成記憶胞陣列區域100内之元件後，如在周 邊電路區域200内形成元件時之情況，可在記憶胞陣列區 域與半導體基板表面無階差之狀態下形成周邊電晶體，因 此能夠降低由縱型記憶胞構成之NAND型快閃記憶體的加 工難度。 (C)變形例 圖22係顯示本發明之實施形態之變形例的剖面圖。且關
於與圖8及圖9所示構件相同之構件，賦與相同符號，省略 詳細說明。 如圖22所示，對2個财仙串設置i個源極側之選擇閉極 電晶體SGS。 根據上述構造，可減少源極線乩及選擇閘極電晶體 之數目，且^需要確保錢少部分之雜線與㈣閉極電 曰曰體之間的絕緣耐壓所考量之間隔。 因此，藉由使用上述構造能夠縮小晶片面積。 3·其他 根據本發明之實施形態，能夠提供—種降低加工難易 度，且容易細微化之非揮發性半導體記憶體。 熟悉此技藝者當可容易理解其他優點及變形。因此，本 發明於廣義上並不限定於此詳細說明及所揭示之實施形 態。其等變形皆包含於所附申請專利範圍之本發明之要旨 及範圍内。 【圖式簡單說明】 圖1係快閃記憶體之概略圖。 127697.doc •23- 200845312 憶體之主要部分 圖2係顯示本發明之實施形態之快閃記 之立體圖。 之平 圖3係顯示本發明之實施形態之一個N and元件單元 面圖。 圖4係沿圖3之IV-IV線之剖面圖。 圖5係沿圖3之V-V線之剖面圖。 圖6係顯示一個記憶胞之剖面圖。 f' 圖7係實施例中之記憶胞陣列區域之平面圖。 圖8係沿圖7之VIII-VIII線之剖面圖。 圖9係沿圖7之IX-IX線之剖面圖。 圖1〇係實施例之製造步驟中之一步驟的示意圖。 圖11係實施例之製造步驟中之—步驟的示意圖。 圖12係實施例之製造㈣中之—步驟的示意圖。 圖13係實施例之製造步冑中之一步驟的示意圖。 圖14係實施例之製造步驟中之一步驟的示意圖。 圖15係實施例之製造步驟中之—步驟的示意圖。 圖16係實施例之製造步驟中之一步驟的示意圖。 圖17係實施例之製造步驟中之一 τ ^ 步驟的示意圖。 圖18係實施例之製造步驟中之一 ^ 步驟的示意圖。 圖19係實施例之製造步驟中之一 T < 步驟的示意圖。 圖2 〇係實施例之製造步驟中之 ^^ γ之一步驟的示意圖。 圖21係實施例之製造步驟中之 之一步驟的示意圖。 圖22係顯示變形例之構造之剖面圖。 【主要元件符號說明】 127697.doc -24- 200845312 1 半導體基板 2A 閘極絕緣膜 2B 閘極絕緣膜 2C 閘極絕緣膜 3A 閘極電極 3B 閘極電極 3C 閘極電極 4A 擴散層 4B 擴散層 5 層間絕緣層 7 閘極電極 8 閘極絕緣膜 8A 第1絕緣膜 8B 電荷蓄積層 8C 第2絕緣膜 9 >Γ型半導體層 10 Ρ·型半導體層 11 Ν+型半導體層 12A 絕緣層 12B 絕緣層 12C 絕緣層 13A 絕緣層 13B 絕緣層 14 遮罩材 127697.doc -25- 200845312
17 41 42 6 1 〜6n 100 110 120 130 200 AA BK1 〜BKn BL CGI 〜CGn MC NS SGD SGS SL STI Trl 、 Tr2 NU1 〜NU4 鈍化膜 擴散層 擴散層 閘極電極 記憶胞陣列區域 列解碼器電路 感測放大電路 控制電路 周邊電路區域 活性區域 區塊 位元線 控制閘極電極 記憶胞 NAND 串 第1選擇閘極電晶體 第2選擇閘極電晶體 源極線 元件分離區域 周邊電晶體 NAND元件單元 127697.doc -26-

Claims (1)

  1. 200845312 十、申請專利範園： 1 · 一種非揮發性半導體記憶體，包括·· 半導體基板； 對於岫述半導體基板表面於垂直方向上延伸之柱狀半 導體層； 於岫述半導體層側面上並列配置於前述垂直方向，且 /、有私荷蓄積層及控制閘極電極之複數的記憶胞； 配置於前述半導體基板上之第1選擇閘極電晶體，·及 配置於丽述複數的記憶胞之與前述半導體基板側成相 反側之端部之前述半導體層側面上之第2選擇閘極電晶 體； 月’J述第1選擇閘極電晶體於前述半導體基板内具有擴 月文層’且經由前述擴散層與前述柱狀半導體層電性連 接。 2·如請求項丨之非揮發性半導體記憶體，其中前述第丨選擇 閘極电晶體之閘極電極介隔以層間絕緣膜位於前述記憶 胞之控制閘極電極的下部。 3·如請求項1之非揮發性半導體記憶體，其中進一步具有 與則述第1選擇閘極電晶體連接之源極線，前述源極線 之上面位於較前述複數記憶胞中最接近前述半導體基板 的記憶胞之前述控制閘極電極底面為低的位置。 4·如請求項1之非揮發性半導體記憶體，其中前述第丨及第 2選擇閘極電晶體係增強型MIS電晶體。 5·如請求項1之非揮發性半導體記憶體，其中前述記憶胞 127697.doc 200845312 係空乏型MGW)s構造電晶體。 6·如請求項5之非 進一+ “ 牛v體吕己十思體，其令前述記憶胞 广又於則述控制閘極電極與前述電荷蓄積層之 声門G緣膜、及设於前述電荷蓄積層與前述半導體 層之間之第2絕緣膜。 ''貝6之非揮發性半導體記憶體 擇閘極雷曰舻々,日』 r ^ m ，曰曰體之間極電極與前述半導體層之間，_ 心弟2絕緣膜相同構造之問極絕緣膜。 δ. 之非揮發性半導體記憶體，其中前述第2選擇 閘極長。 長大於則述记憶胞之控制 9·如請求項〗之非揮發性 層盆膜;^— 其巾前述半導體 戶於i、子别述記憶胞之閘極長以L表示時，τ 与於1 nm，且丁薄於LX〇 8。 10·如請求項1之非揮發性半導 献罢认一、，· 步具有 _ ;則述半導體基板上之周邊電晶體。 U· 一種非揮發性半導體記憶體之製造方法'包括： 於半導體基板表面之閘極絕緣 電晶體之閉極電極； 成弟1選擇問極 以前述閘極電極作為遮罩，形成成為前㈣ 極電晶體之源極/汲極區域的擴散層； &擇閘 於前述閘極電極及前述半導體基板上六 緣膜與記憶胞之控制閘極電極材； 、層層間絕 於位於與前述半導體基板側成相 又鸲邛之層間絕 127697.doc 200845312 緣膜上，形成第2選擇閘極電晶體之閘極電極材； 依次蝕刻前述第2選擇閘極電晶體之閘極電極材、前 述控制閘極電極材以及前述層間絕緣膜，使成為前述第 1 4擇閘極電晶體之前述汲極區域之擴散層的上 出； 於前述控制閘極電極材及前述第2選擇閘極電晶體之 閘極電極材之側面上形成第1絕緣膜； 於鈾述第1絕緣膜之側面上形成電荷蓄積層； 去：形成於前述第2選擇間極電晶體之J極電極側面 上之前述第1絕緣膜及前述電荷蓄積層； 於前述電荷蓄積層及前述第2選擇閉極電晶體之閉極 電極側面上形成第2絕緣膜；及 12. 13. 於珂述第2絕緣膜之側面上形成柱狀半導體層。 如請求項U之非揮發性半導體記憶體之製造方法，其進 一步包括： 在^成成為前述第lil#閘極電晶體之源極/沒極區域 之擴政層後，以與成為前述源極區域之擴散層連接之方 式形成源極線；及 “在月j述源極線上面及雨述第i選擇閘極電晶體之閉極 電極上形成前述層間絕緣膜。 如請求項11之非揮發性半導體記憶體之製造方法，其進 一步包括： 2前述第1選擇閘極電晶體之閘極電極形成之同時， 在則述半導體基板表面之閘極絕緣膜上形成周邊電晶體 127697.doc 200845312 之閘極電極；及 與成為前述第1選擇閘極電晶體之源極及沒極區域之 擴散層形成之同時，形成成為前述周邊電晶體之源極及 >及極區域之擴散層。 14, 一種非揮發性半導體記憶體，包括： 半導體基板； —對於則述半導體基板表面於垂直方向上延伸之柱狀的 第1及第2半導體層； 於前述第1半導體層側面上並列配置於前述垂直方 向且具有電荷蓄積層及控制閘極電極之複數的第j記 憶胞； 配置於前述複數第丨記憶胞之與前述半導體基板成相 反側之端部的珂述半導體層側面上之第丨汲極側選擇閘 極電晶體； 於鈾述第2半導體層側面上並列配置於前述垂直方 向，且具有電荷蓄積層及控制閘極電極之複數的第2記 憶胞； 配置於前述複數第2記憶胞之與前述半導體基板成相 反側之知部之别述第2半導體層側面上之第2汲極側選擇 閘極電晶體；及 配置於前述半導體基板上之源極側選擇閘極電晶體； 兩述源極側選擇閘極電晶體於前述半導體基板内具有 成為源極及汲極區域之擴散層，且經由成為前述汲極區 域之擴散層與前述第1及第2半導體層電性連接。 127697.doc
    200845312 15.如請求項14之非揮發性半導體記憶體，其中進一步具有 ,接於成為前述源極側選擇閘極電晶體之源極區域之擴 散層的源極線’前述源極線之上面位於較前述複數記情 胞中最接近前述半導體基板的記憶胞之前述控制問極電 極底面為低的位置。 16·如凊求項14之非揮發性半導體記憶體，其中前述第1及 第2記憶胞係空乏型MONOS構造電晶體。 ^請求項16之非揮發性半導體記憶體，其中前述第以 :2記憶胞進一步具有分別設置於前述控制閘極電極與 則述電荷蓄積層之間之第丨絕緣膜、及分別設置於前述 電荷蓄積層與前述第丨及第2半導體層之間之第2絕緣 A如請求項17之非揮發性半導體記憶體，其中於前述第】 及第2汲極側選擇閘極電晶體之間極電極與前述第上及第 2一半導體層之間、前述第2選擇閉極電晶體之閉極電極盥 别述+導體層之間分別設有與前述第2絕緣膜 之閘極絕緣膜。 再& 19. ^請求項14之非揮發性半導體記憶體，其中前述第以 第2選擇閘極電晶體係增強型MIS電晶體。 2〇·如請求項14之非揮發性半導體記憶體，其中前述半導體 層其膜厚以T表示，前述記憶胞之間極長以[表示時，^ 厚於1 nm，且T薄於Lx〇.8。 127697.doc
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