JP2001177079A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
(57)【要約】
【課題】 プロセスの制約及びダメージが少なく、CMP
法を用いずに安定して良好な素子分離絶縁膜を提供する
こと。 【解決手段】 半導体基板上にパターニングされた凹部
に絶縁膜を埋め込む際、少なくとも幅の狭い凸部上方の
絶縁膜は完全に除去し、かつ、すべての凸部パターン側
面及び上面の一部は露出する状態で、上記露出した凸部
上面と側面及び凹部の絶縁膜上面にマスク層を設けて凸
部上面に残存する絶縁膜を選択的に除去する。
法を用いずに安定して良好な素子分離絶縁膜を提供する
こと。 【解決手段】 半導体基板上にパターニングされた凹部
に絶縁膜を埋め込む際、少なくとも幅の狭い凸部上方の
絶縁膜は完全に除去し、かつ、すべての凸部パターン側
面及び上面の一部は露出する状態で、上記露出した凸部
上面と側面及び凹部の絶縁膜上面にマスク層を設けて凸
部上面に残存する絶縁膜を選択的に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは、半導体基板上に、幅の異な
る複数の凸部を、隣接する凸部間に形成される凸部の幅
が所定の大きさになるように形成した後、凹部に素子分
離絶縁層を形成する半導体装置の製造方法に関する。本
発明は、特に、フローティングゲート及びコントロール
ゲートを有し、フローティングゲートに対して自己整合
的にソース／ドレイン領域が非対称で構成され、かつ、
ソース／ドレイン領域上に絶縁膜を配置する半導体記憶
装置の製造に好適なものである。
方法に関し、更に詳しくは、半導体基板上に、幅の異な
る複数の凸部を、隣接する凸部間に形成される凸部の幅
が所定の大きさになるように形成した後、凹部に素子分
離絶縁層を形成する半導体装置の製造方法に関する。本
発明は、特に、フローティングゲート及びコントロール
ゲートを有し、フローティングゲートに対して自己整合
的にソース／ドレイン領域が非対称で構成され、かつ、
ソース／ドレイン領域上に絶縁膜を配置する半導体記憶
装置の製造に好適なものである。
【０００２】
【従来の技術】半導体基板上にパターニングによって形
成された凹部にCVD絶縁膜を埋め込む方法として、凸部
に配置された研磨に対するストッパー膜上及び凹部にそ
れぞれ堆積されたCVD絶縁膜をCMP法（化学的機械研磨
法）を用いて平坦化するのが一般的である。そしてスト
ッパー膜上のCVD絶縁膜は素子分離に必要な膜厚以上堆
積されており、該膜厚分の研磨が必要となる。しかし、
CMP法による問題点には、研磨量が増加すると広い素子
分離用域が研磨され、膜減りする現象（Dishing現象）
があり、凹部に埋め込まれる絶縁膜の膜厚の確保が困難
である。このような問題に対し、特開平８−７８３８９
号公報にCMP法の研磨量を少なくした手法が提案されて
いる。この方法を従来の技術として、以下述べる。
成された凹部にCVD絶縁膜を埋め込む方法として、凸部
に配置された研磨に対するストッパー膜上及び凹部にそ
れぞれ堆積されたCVD絶縁膜をCMP法（化学的機械研磨
法）を用いて平坦化するのが一般的である。そしてスト
ッパー膜上のCVD絶縁膜は素子分離に必要な膜厚以上堆
積されており、該膜厚分の研磨が必要となる。しかし、
CMP法による問題点には、研磨量が増加すると広い素子
分離用域が研磨され、膜減りする現象（Dishing現象）
があり、凹部に埋め込まれる絶縁膜の膜厚の確保が困難
である。このような問題に対し、特開平８−７８３８９
号公報にCMP法の研磨量を少なくした手法が提案されて
いる。この方法を従来の技術として、以下述べる。
【０００３】図17〜19は、従来の実施の形態における半
導体記憶装置の製造工程図である。以下、図17〜19を用
いて従来の半導体記憶装置の製造工程を説明する。ま
ず、Ｐ型半導体基板１の活性領域上に熱酸化法により、
膜厚が10nm程度のシリコン酸化膜からなる熱酸化膜２を
形成した後、CVD（化学気相成長）法により、膜厚が200
nmのシリコン窒化膜５を堆積する。そして、図１７(a)
に示すように、フォトリソグラフィ技術により、レジス
トマスクを用いて反応性イオンエッチングによりシリコ
ン窒化膜５及び熱酸化膜２を順次エッチングし、更に半
導体基板１をエッチングして半導体基板１内に300nmの
溝161、163を形成する（図１７(b)）。次いで、それら
の溝の内部に熱酸化法により、膜厚が20nmのシリコン酸
化膜17を形成する（図１７(c)）。その後、凸部上に後
のストッパー層となるシリコン窒化膜５が残存した状態
で、HDP-CVD（高密度プラズマ化学気相成長）法によ
り、絶縁膜となるシリコン酸化膜101〜104を350nm程度
堆積する（図７(d)）。これにより、シリコン窒化膜５
上には三角形状シリコン酸化膜104乃至台形状シリコン
酸化膜102を得る。また、凸状部シリコン酸化膜102、10
4と凹部シリコン酸化膜101、103とがストッパー層とな
るシリコン窒化膜５により分離される構成で形成する。
次いで（図１８(e)）に示すように全面にCVD（化学気相
成長）法により、後のエッチングマスク層となるシリコ
ン窒化膜15を20nm堆積する。次いで凸状部シリコン酸化
膜102、104上のマスク層15の頭頂部を研磨法によって除
去する（図１８(f)）。これに引き続き、ウェットエッ
チバック法（希釈弗酸）によって該マスク層15の除去部
分からシリコン酸化膜102a、104aのエッチングを進行さ
せ、ストッパー層であるシリコン窒化膜51、52の上面を
完全に露出させる（図１９(g)）。この際、マスク層15
a、15bで被覆されている溝凹部ではシリコン酸化膜10
1、103はこのウェットエッチバック工程ではエッチバッ
クされない。その後、マスク層であるシリコン窒化膜15
a、15b及びストッパー層であるシリコン窒化膜51、52を
熱リン酸にて除去し（図１９(h)）、平坦化仕上げを行
う（図１９(i)）。
導体記憶装置の製造工程図である。以下、図17〜19を用
いて従来の半導体記憶装置の製造工程を説明する。ま
ず、Ｐ型半導体基板１の活性領域上に熱酸化法により、
膜厚が10nm程度のシリコン酸化膜からなる熱酸化膜２を
形成した後、CVD（化学気相成長）法により、膜厚が200
nmのシリコン窒化膜５を堆積する。そして、図１７(a)
に示すように、フォトリソグラフィ技術により、レジス
トマスクを用いて反応性イオンエッチングによりシリコ
ン窒化膜５及び熱酸化膜２を順次エッチングし、更に半
導体基板１をエッチングして半導体基板１内に300nmの
溝161、163を形成する（図１７(b)）。次いで、それら
の溝の内部に熱酸化法により、膜厚が20nmのシリコン酸
化膜17を形成する（図１７(c)）。その後、凸部上に後
のストッパー層となるシリコン窒化膜５が残存した状態
で、HDP-CVD（高密度プラズマ化学気相成長）法によ
り、絶縁膜となるシリコン酸化膜101〜104を350nm程度
堆積する（図７(d)）。これにより、シリコン窒化膜５
上には三角形状シリコン酸化膜104乃至台形状シリコン
酸化膜102を得る。また、凸状部シリコン酸化膜102、10
4と凹部シリコン酸化膜101、103とがストッパー層とな
るシリコン窒化膜５により分離される構成で形成する。
次いで（図１８(e)）に示すように全面にCVD（化学気相
成長）法により、後のエッチングマスク層となるシリコ
ン窒化膜15を20nm堆積する。次いで凸状部シリコン酸化
膜102、104上のマスク層15の頭頂部を研磨法によって除
去する（図１８(f)）。これに引き続き、ウェットエッ
チバック法（希釈弗酸）によって該マスク層15の除去部
分からシリコン酸化膜102a、104aのエッチングを進行さ
せ、ストッパー層であるシリコン窒化膜51、52の上面を
完全に露出させる（図１９(g)）。この際、マスク層15
a、15bで被覆されている溝凹部ではシリコン酸化膜10
1、103はこのウェットエッチバック工程ではエッチバッ
クされない。その後、マスク層であるシリコン窒化膜15
a、15b及びストッパー層であるシリコン窒化膜51、52を
熱リン酸にて除去し（図１９(h)）、平坦化仕上げを行
う（図１９(i)）。
【０００４】以下、図示を省略するが、ゲートカップリ
ング比を上げるために、燐が不純物としてドープされた
多結晶シリコン膜を堆積し、フォトリソグラフィ技術に
より、パターニングされたレジストをマスクにして反応
性イオンエッチングにより多結晶シリコン膜をエッチン
グして上層フローティングゲートの加工を行う。ここで
マスクの開口部は前記シリコン酸化膜の膜厚部の上方に
位置し、後のコントロールゲート加工時のONO膜エッチ
量に耐えうることとなる。その後、フローティングゲー
トとコントロールゲートとの間の誘電膜となるONO膜を
形成する。
ング比を上げるために、燐が不純物としてドープされた
多結晶シリコン膜を堆積し、フォトリソグラフィ技術に
より、パターニングされたレジストをマスクにして反応
性イオンエッチングにより多結晶シリコン膜をエッチン
グして上層フローティングゲートの加工を行う。ここで
マスクの開口部は前記シリコン酸化膜の膜厚部の上方に
位置し、後のコントロールゲート加工時のONO膜エッチ
量に耐えうることとなる。その後、フローティングゲー
トとコントロールゲートとの間の誘電膜となるONO膜を
形成する。
【０００５】次に、コントロールゲートの材料となるポ
リサイド膜を堆積する。そして、フォトリソグラフィ技
術により、パターニングされたレジストをマスクに反応
性イオンエッチングによりコントロールゲートの加工を
行う。次いで、レジストを除去した後、コントロールゲ
ートをマスクにメモり素子分離用の不純物層を導入す
る。その後、公知の技術により、層間絶縁膜を形成しコ
ンタクトホール及びメタル配線を形成する。
リサイド膜を堆積する。そして、フォトリソグラフィ技
術により、パターニングされたレジストをマスクに反応
性イオンエッチングによりコントロールゲートの加工を
行う。次いで、レジストを除去した後、コントロールゲ
ートをマスクにメモり素子分離用の不純物層を導入す
る。その後、公知の技術により、層間絶縁膜を形成しコ
ンタクトホール及びメタル配線を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
基板に形成された溝部の深さに対して必要とする素子分
離膜厚が厚い場合、あるいは、半導体基板に溝部を形成
せずにパターニングされた凹部に絶縁膜を埋め込む場合
のように、半導体基板表面より上方に、埋め込み絶縁膜
の上面を位置させようとしたとき、必然的に半導体基板
溝部の深さより厚膜の絶縁膜を堆積する必要がある。ま
た、半導体基板に溝部を形成せずにパターニングされた
凹部に絶縁膜を埋め込む場合では、凹部に埋め込まれる
絶縁膜の膜厚の確保のために凹部に埋め込まれる絶縁膜
の上面を半導体基板上にパターニングされたストッパー
膜の上面に対して上方に位置させた方が好ましく、その
ためにストッパー膜上にある三角状もしくは台形状の酸
化膜と凹部に埋め込まれる絶縁膜とがつながり、この状
態でマスク層を堆積した場合、所望の形状が得られな
い。そこで特開平8-78389号公報では凹部に埋め込まれ
る絶縁膜の膜厚を凹部に埋め込まれる絶縁膜の上面が半
導体基板上にパターニングされたストッパー膜の上面に
対して下方に位置させるよう限定しており、プロセスの
制約が生じている。
基板に形成された溝部の深さに対して必要とする素子分
離膜厚が厚い場合、あるいは、半導体基板に溝部を形成
せずにパターニングされた凹部に絶縁膜を埋め込む場合
のように、半導体基板表面より上方に、埋め込み絶縁膜
の上面を位置させようとしたとき、必然的に半導体基板
溝部の深さより厚膜の絶縁膜を堆積する必要がある。ま
た、半導体基板に溝部を形成せずにパターニングされた
凹部に絶縁膜を埋め込む場合では、凹部に埋め込まれる
絶縁膜の膜厚の確保のために凹部に埋め込まれる絶縁膜
の上面を半導体基板上にパターニングされたストッパー
膜の上面に対して上方に位置させた方が好ましく、その
ためにストッパー膜上にある三角状もしくは台形状の酸
化膜と凹部に埋め込まれる絶縁膜とがつながり、この状
態でマスク層を堆積した場合、所望の形状が得られな
い。そこで特開平8-78389号公報では凹部に埋め込まれ
る絶縁膜の膜厚を凹部に埋め込まれる絶縁膜の上面が半
導体基板上にパターニングされたストッパー膜の上面に
対して下方に位置させるよう限定しており、プロセスの
制約が生じている。
【０００７】また、この従来の技術のように埋め込み絶
縁膜を堆積した後、ストッパー膜上にある三角状もしく
は台形状の酸化膜と凹部に埋め込まれる絶縁膜とがつな
がらないように絶縁膜の堆積を行うには、HDP-CVDのス
パッタ成分を大きくする必要があり（スパッタ成分とは
ArやO2などの原子によるスパッタされる成分であり、絶
縁膜を分離するには、スパッタ成分を大きくし薄く成膜
する必要がある）、基板もしくは素子へのダメージが大
きくなる。さらに、従来の技術に示すストッパー膜５と
マスク層15の接続面は極めて小さくピンホールなどによ
る形成不良が発生しかねない。
縁膜を堆積した後、ストッパー膜上にある三角状もしく
は台形状の酸化膜と凹部に埋め込まれる絶縁膜とがつな
がらないように絶縁膜の堆積を行うには、HDP-CVDのス
パッタ成分を大きくする必要があり（スパッタ成分とは
ArやO2などの原子によるスパッタされる成分であり、絶
縁膜を分離するには、スパッタ成分を大きくし薄く成膜
する必要がある）、基板もしくは素子へのダメージが大
きくなる。さらに、従来の技術に示すストッパー膜５と
マスク層15の接続面は極めて小さくピンホールなどによ
る形成不良が発生しかねない。
【０００８】さらに、半導体基板上にパターニングされ
た広いストッパー膜（言い換えれば広い活性領域）で囲
まれて素子分離領域で分離された微細なストッパー膜パ
ターン（言い換えれば微細な活性領域）の場合、図２０
(a)に示すように、周囲の広いストッパー膜パターン52
の上面に対して、微細なストッパー膜パターン53上にな
る三角状酸化膜が低く形成され、該微細パターンの上に
あるマスク層15cに対して研磨量が不足した状態とな
り、該マスク層15cの頭頂部をCMP法を用いて制御よく開
口することが困難になる（図２０(b)）。
た広いストッパー膜（言い換えれば広い活性領域）で囲
まれて素子分離領域で分離された微細なストッパー膜パ
ターン（言い換えれば微細な活性領域）の場合、図２０
(a)に示すように、周囲の広いストッパー膜パターン52
の上面に対して、微細なストッパー膜パターン53上にな
る三角状酸化膜が低く形成され、該微細パターンの上に
あるマスク層15cに対して研磨量が不足した状態とな
り、該マスク層15cの頭頂部をCMP法を用いて制御よく開
口することが困難になる（図２０(b)）。
【０００９】その結果、微細なストッパー膜パターン上
になる三角状酸化膜104cが除去されない状態図２０(c)
でマスク層15a、15cまたはストッパー膜51、52、53を除
去する際に該酸化膜104cがリフトオフされ、ダストの原
因になる。また、図２１(a)に示すように、広いストッ
パー膜パターン52（活性領域）と広い素子分離領域103
が混在している場合、広いストッパー膜パターン52最上
層のマスク層15の除去を行えば、CMP法の特性上、広い
素子分離領域103の中央部においても最上層のマスク層1
5が除去され、図２１(b)のようなマスク層15dが残存す
る。したがって、後のウェットエッチバック法（希釈弗
酸）により素子分離領域の埋め込み酸化膜が103dのよう
に侵食されてしまう（図２１(c)）。以上より、従来の
技術のように、CMP法による研磨量が少なくなった場合
においても、CMP法を用いる限りパターンの疎密依存性
が強く、図２０と図２１に示すパターンが混在する場合
はなおさらのことである。
になる三角状酸化膜104cが除去されない状態図２０(c)
でマスク層15a、15cまたはストッパー膜51、52、53を除
去する際に該酸化膜104cがリフトオフされ、ダストの原
因になる。また、図２１(a)に示すように、広いストッ
パー膜パターン52（活性領域）と広い素子分離領域103
が混在している場合、広いストッパー膜パターン52最上
層のマスク層15の除去を行えば、CMP法の特性上、広い
素子分離領域103の中央部においても最上層のマスク層1
5が除去され、図２１(b)のようなマスク層15dが残存す
る。したがって、後のウェットエッチバック法（希釈弗
酸）により素子分離領域の埋め込み酸化膜が103dのよう
に侵食されてしまう（図２１(c)）。以上より、従来の
技術のように、CMP法による研磨量が少なくなった場合
においても、CMP法を用いる限りパターンの疎密依存性
が強く、図２０と図２１に示すパターンが混在する場合
はなおさらのことである。
【００１０】これに対し、本発明はプロセスの制約及び
ダメージが少なく、CMP法を用いずに安定して良好な素
子分離絶縁膜を形成する方法を提供するものである。と
りわけ、フローティングゲート及びコントロールゲート
を有する半導体記憶装置においてフローティングゲート
に対して自己整合的に絶縁膜を有するメモリセルの加工
を容易かつ安定に行うことができる方法を提供するもの
である。
ダメージが少なく、CMP法を用いずに安定して良好な素
子分離絶縁膜を形成する方法を提供するものである。と
りわけ、フローティングゲート及びコントロールゲート
を有する半導体記憶装置においてフローティングゲート
に対して自己整合的に絶縁膜を有するメモリセルの加工
を容易かつ安定に行うことができる方法を提供するもの
である。
【００１１】
【課題を解決するための手段】本発明は、半導体基板上
に、幅の異なる複数の凸部を、隣接する凸部間に形成さ
れる凹部の幅が所定の大きさになるように形成した後、
凹部に素子分離絶縁層を形成するに際し、（イ）凹部に
素子分離絶縁層形成用絶縁膜を凸部の上面より高位に埋
め込む工程と、（ロ）次いで、少なくとも幅の狭い凸部
上面の絶縁膜を除去し、かつ凹部の絶縁膜上面が前記幅
の狭い凸部の上面より下位になるまでエッチバックし、
前記幅の狭い凸部の上面及び側面と幅の広い凸部の側面
及びそれに続く上面の一部とを露出させる工程と、
（ハ）露出させた凸部の上面及び側面と凹部の絶縁膜上
面とにマスクをして幅の広い凸部の上面に残存する絶縁
膜を除去し、次いで、前記マスクを取り除くことで凹部
に素子分離絶縁層を形成する工程とを有する半導体装置
の製造方法を提供する。ここで本発明における凸部及び
凹部は、半導体基板上面より上方に複数の凸部を形成す
ることによって形成されてもよいが、更に半導体基板上
面部自体に凹部の一部又は全部を形成することによって
形成されてもよい。
に、幅の異なる複数の凸部を、隣接する凸部間に形成さ
れる凹部の幅が所定の大きさになるように形成した後、
凹部に素子分離絶縁層を形成するに際し、（イ）凹部に
素子分離絶縁層形成用絶縁膜を凸部の上面より高位に埋
め込む工程と、（ロ）次いで、少なくとも幅の狭い凸部
上面の絶縁膜を除去し、かつ凹部の絶縁膜上面が前記幅
の狭い凸部の上面より下位になるまでエッチバックし、
前記幅の狭い凸部の上面及び側面と幅の広い凸部の側面
及びそれに続く上面の一部とを露出させる工程と、
（ハ）露出させた凸部の上面及び側面と凹部の絶縁膜上
面とにマスクをして幅の広い凸部の上面に残存する絶縁
膜を除去し、次いで、前記マスクを取り除くことで凹部
に素子分離絶縁層を形成する工程とを有する半導体装置
の製造方法を提供する。ここで本発明における凸部及び
凹部は、半導体基板上面より上方に複数の凸部を形成す
ることによって形成されてもよいが、更に半導体基板上
面部自体に凹部の一部又は全部を形成することによって
形成されてもよい。
【００１２】本発明において、凹部の幅が所定の大きさ
とは、その凹部に素子分離絶縁層を形成したときに、最
小限の長さ寸法で、素子分離に必要な絶縁性を得ること
ができるような大きさを意味し、具体的には、例えば、
素子分離絶縁層が酸化膜で構成されているときには、10
0〜300nmである。
とは、その凹部に素子分離絶縁層を形成したときに、最
小限の長さ寸法で、素子分離に必要な絶縁性を得ること
ができるような大きさを意味し、具体的には、例えば、
素子分離絶縁層が酸化膜で構成されているときには、10
0〜300nmである。
【発明の実施の形態】本発明に係る半導体装置が、半導
体基板上にトンネル酸化膜を介して形成されたフローテ
ィングゲートと、このフローティングゲート上に層間容
量膜を介して形成されたコントロールゲートとを有する
半導体記憶装置である場合、その半導体記憶装置の製造
方法は、素子分離絶縁層形成用絶縁膜を該凹部に埋め込
んだ後、等方エッチバックにより幅の狭い凸部上面（微
細なストッパー膜上）の絶縁膜を完全に除去し、かつ該
凹部に埋め込まれた絶縁膜の上面がストッパー膜の上面
に対して下方に位置するまでエッチバックを行う。かく
してこのエッチバックにより、少なくともパターニング
されたすべてのストッパー膜の上面の一部と側面の一部
が露出することで上面に堆積するマスク（層）との密着
性を向上させ、ストッパー膜上に残存する三角状もしく
は台形状の酸化膜と凹部に埋め込まれる絶縁膜とが完全
に分離されるよう構成される。
体基板上にトンネル酸化膜を介して形成されたフローテ
ィングゲートと、このフローティングゲート上に層間容
量膜を介して形成されたコントロールゲートとを有する
半導体記憶装置である場合、その半導体記憶装置の製造
方法は、素子分離絶縁層形成用絶縁膜を該凹部に埋め込
んだ後、等方エッチバックにより幅の狭い凸部上面（微
細なストッパー膜上）の絶縁膜を完全に除去し、かつ該
凹部に埋め込まれた絶縁膜の上面がストッパー膜の上面
に対して下方に位置するまでエッチバックを行う。かく
してこのエッチバックにより、少なくともパターニング
されたすべてのストッパー膜の上面の一部と側面の一部
が露出することで上面に堆積するマスク（層）との密着
性を向上させ、ストッパー膜上に残存する三角状もしく
は台形状の酸化膜と凹部に埋め込まれる絶縁膜とが完全
に分離されるよう構成される。
【００１３】このように、十分大きくパターニングされ
たストッパー膜上のみに三角状もしくは台形状の酸化膜
が残存するため、重ね合わせ精度を気にせず、レジスト
マスクにより該三角状もしくは台形状の酸化膜上方のマ
スク層を除去することで選択的にストッパー膜上に残存
する三角状もしくは台形状の酸化膜を完全に除去するこ
とが可能となる。以上のごとく、本発明によれば、パタ
ーニングされたストッパー膜間凹部に配置される埋め込
み絶縁膜の膜厚を確保しつつCMP法を用いずに該凹部に
絶縁膜を容易に埋め込むことができるわけである。
たストッパー膜上のみに三角状もしくは台形状の酸化膜
が残存するため、重ね合わせ精度を気にせず、レジスト
マスクにより該三角状もしくは台形状の酸化膜上方のマ
スク層を除去することで選択的にストッパー膜上に残存
する三角状もしくは台形状の酸化膜を完全に除去するこ
とが可能となる。以上のごとく、本発明によれば、パタ
ーニングされたストッパー膜間凹部に配置される埋め込
み絶縁膜の膜厚を確保しつつCMP法を用いずに該凹部に
絶縁膜を容易に埋め込むことができるわけである。
【００１４】以下、具体的に図に示す各実施の形態に基
づいて本発明を詳細に説明する。なお、これによって本
発明が限定されるものではない。 （実施の形態１）ここで、図10は半導体記憶装置の平面
図であり、また図1〜6はこの平面図のＸ方向、Ｙ方向に
対応する断面図であり、更に詳しく言えば、各図の左側
は図１０のＸ−Ｘ’断面における本発明の半導体記憶装
置の製造工程図であり、各図の右側は図１０のＹ−Ｙ’
断面における本発明の半導体記憶装置の製造工程図であ
る。
づいて本発明を詳細に説明する。なお、これによって本
発明が限定されるものではない。 （実施の形態１）ここで、図10は半導体記憶装置の平面
図であり、また図1〜6はこの平面図のＸ方向、Ｙ方向に
対応する断面図であり、更に詳しく言えば、各図の左側
は図１０のＸ−Ｘ’断面における本発明の半導体記憶装
置の製造工程図であり、各図の右側は図１０のＹ−Ｙ’
断面における本発明の半導体記憶装置の製造工程図であ
る。
【００１５】以下、図1〜6を用いて本発明の実施の形態
１の半導体記憶装置の製造工程を説明する。まず、Ｐ型
半導体基板１の活性領域上に熱酸化法により、膜厚が10
nm程度のシリコン酸化膜からなるトンネル酸化膜２を形
成した後、フローティングゲートの材料となる燐が不純
物としてドープされた、膜厚が50nmの第一の導電膜とし
ての多結晶シリコン膜３、CVD（化学気相成長）法によ
り第一の絶縁膜となるシリコン酸化膜４を50〜150nm程
度堆積し、第二の絶縁膜となるシリコン窒化膜５を200n
m堆積する。そして、図１０及び図１(a)に示すように、
フォトリソグラフィ技術により、レジストＲ１（フロー
ティングゲート形成用）をマスクに反応性イオンエッチ
ングによりシリコン窒化膜５、シリコン酸化膜４、多結
晶シリコン膜３、トンネル酸化膜２を順次エッチングし
てフローティングゲートの加工を行う。
１の半導体記憶装置の製造工程を説明する。まず、Ｐ型
半導体基板１の活性領域上に熱酸化法により、膜厚が10
nm程度のシリコン酸化膜からなるトンネル酸化膜２を形
成した後、フローティングゲートの材料となる燐が不純
物としてドープされた、膜厚が50nmの第一の導電膜とし
ての多結晶シリコン膜３、CVD（化学気相成長）法によ
り第一の絶縁膜となるシリコン酸化膜４を50〜150nm程
度堆積し、第二の絶縁膜となるシリコン窒化膜５を200n
m堆積する。そして、図１０及び図１(a)に示すように、
フォトリソグラフィ技術により、レジストＲ１（フロー
ティングゲート形成用）をマスクに反応性イオンエッチ
ングによりシリコン窒化膜５、シリコン酸化膜４、多結
晶シリコン膜３、トンネル酸化膜２を順次エッチングし
てフローティングゲートの加工を行う。
【００１６】次に、レジストＲ１を除去した後、フロー
ティングゲートをマスクに不純物層８、９の導入を行
う。例えば、砒素を注入角度０度、注入エネルギー５〜
40KeV、ドーズ量５E12〜５E13/cm2注入した後（図１
(b)）、砒素を注入角度マイナス７〜25度、注入エネル
ギー５〜40KeV、ドーズ量１E12〜１E16/cm2斜めイオン
の注入を行う（図１(c)）。この後、熱処理によって不
純物を活性化し、HDP-CVD（高密度プラズマ化学気相成
長）法により、素子分離絶縁層形成用絶縁膜となるシリ
コン酸化膜10を400〜600nm程度堆積し（図１(d））、等
方エッチバックとしてのウエットエッチバック法（希釈
弗酸）によってシリコン酸化膜10の全面をエッチバック
し、微細にパターニングされたシリコン窒化膜51の上面
を完全に露出するようにする。
ティングゲートをマスクに不純物層８、９の導入を行
う。例えば、砒素を注入角度０度、注入エネルギー５〜
40KeV、ドーズ量５E12〜５E13/cm2注入した後（図１
(b)）、砒素を注入角度マイナス７〜25度、注入エネル
ギー５〜40KeV、ドーズ量１E12〜１E16/cm2斜めイオン
の注入を行う（図１(c)）。この後、熱処理によって不
純物を活性化し、HDP-CVD（高密度プラズマ化学気相成
長）法により、素子分離絶縁層形成用絶縁膜となるシリ
コン酸化膜10を400〜600nm程度堆積し（図１(d））、等
方エッチバックとしてのウエットエッチバック法（希釈
弗酸）によってシリコン酸化膜10の全面をエッチバック
し、微細にパターニングされたシリコン窒化膜51の上面
を完全に露出するようにする。
【００１７】この時の微細パターン、つまり幅の狭い凸
部の定義は、堆積されるHDP-CVDシリコン酸化膜10の膜
厚及び成膜条件で決まる。例えば、本実施例のようにHD
P-CVDシリコン酸化膜10の傾斜部の延長セント凸部上シ
リコン窒化膜51もしくは52パターンの上面が交わる位置
がシリコン窒化膜51もしくは52パターンの端が重なる程
度で、かつ、該傾斜角が基板表面に対して50〜60度程度
となる条件を用いて、400〜600nm程度HDP-CVDシリコン
酸化膜10を堆積した場合、微細パターンはおよそ500〜8
00nm程度までの幅を有するパターンである。この時、上
記の幅より大きくパターニングされたシリコン窒化膜52
上には三角もしくは台形状のシリコン酸化膜が残存する
がシリコン窒化膜52上面の一部と側面の一部は露出して
いる。
部の定義は、堆積されるHDP-CVDシリコン酸化膜10の膜
厚及び成膜条件で決まる。例えば、本実施例のようにHD
P-CVDシリコン酸化膜10の傾斜部の延長セント凸部上シ
リコン窒化膜51もしくは52パターンの上面が交わる位置
がシリコン窒化膜51もしくは52パターンの端が重なる程
度で、かつ、該傾斜角が基板表面に対して50〜60度程度
となる条件を用いて、400〜600nm程度HDP-CVDシリコン
酸化膜10を堆積した場合、微細パターンはおよそ500〜8
00nm程度までの幅を有するパターンである。この時、上
記の幅より大きくパターニングされたシリコン窒化膜52
上には三角もしくは台形状のシリコン酸化膜が残存する
がシリコン窒化膜52上面の一部と側面の一部は露出して
いる。
【００１８】次いで、全面にシリコン窒化膜からなる第
三の絶縁膜としてのマスク層15を形成し、シリコン窒化
膜51上面と側面の一部、シリコン窒化膜52上面の一部と
側面の一部とを良好に密着することとなる（図２
(e)）。次いで、図１０及び図２(f)に示すように、フォ
トリソグラフィ技術により、残存シリコン酸化膜102aの
上方が開口されたレジストＲ２をマスクに反応性イオン
エッチングによりシリコン窒化膜15を選択的に除去す
る。この工程により、埋め込み酸化膜101aはシリコン窒
化膜51、52及び15aにより被覆され、残存シリコン酸化
膜102aが一部露出した状態を得る。
三の絶縁膜としてのマスク層15を形成し、シリコン窒化
膜51上面と側面の一部、シリコン窒化膜52上面の一部と
側面の一部とを良好に密着することとなる（図２
(e)）。次いで、図１０及び図２(f)に示すように、フォ
トリソグラフィ技術により、残存シリコン酸化膜102aの
上方が開口されたレジストＲ２をマスクに反応性イオン
エッチングによりシリコン窒化膜15を選択的に除去す
る。この工程により、埋め込み酸化膜101aはシリコン窒
化膜51、52及び15aにより被覆され、残存シリコン酸化
膜102aが一部露出した状態を得る。
【００１９】このような状態でウェットエッチバック法
（希釈弗酸）を用いることによってシリコン酸化膜102a
を選択的に除去することが可能となり、同時に埋め込み
酸化膜101aは保護されているため、膜厚の確保ができる
（図２(g)）。ここで、埋め込み酸化膜101aの膜厚ばら
つきは、HDP-CVDシリコン酸化膜10の堆積膜厚ばらつき
とシリコン酸化膜10の全面エッチバック時のエッチング
ばらつきで決まり、CMP法とウェットエッチバック法の
ばらつきが同等の場合においてもパターン疎密依存の少
ないウェットエッチバック法の方が均一性に優れてい
る。一般的には同一パターンでの面内均一性はCMP法
（５〜10％）よりウェットエッチバック法（３〜５％）
の方が良好である。
（希釈弗酸）を用いることによってシリコン酸化膜102a
を選択的に除去することが可能となり、同時に埋め込み
酸化膜101aは保護されているため、膜厚の確保ができる
（図２(g)）。ここで、埋め込み酸化膜101aの膜厚ばら
つきは、HDP-CVDシリコン酸化膜10の堆積膜厚ばらつき
とシリコン酸化膜10の全面エッチバック時のエッチング
ばらつきで決まり、CMP法とウェットエッチバック法の
ばらつきが同等の場合においてもパターン疎密依存の少
ないウェットエッチバック法の方が均一性に優れてい
る。一般的には同一パターンでの面内均一性はCMP法
（５〜10％）よりウェットエッチバック法（３〜５％）
の方が良好である。
【００２０】続いて、シリコン窒化膜15a及び51、52を
熱リン酸にて除去し（図２(h)）、さらに、ウェットエ
ッチバック方（希釈弗酸）によってシリコン酸化膜４を
除去しつつ、シリコン酸化膜101aのラウンドエッチを行
う。このようにして、フローティングゲート間スペース
部に上に凸で、かつ基板保護膜として十分な膜厚100nm
程度のシリコン酸化膜101bが形成される（図３(i)）。
この後、ゲートカップリング比を上げるために、燐が不
純物としてドープされた多結晶シリコン膜11を100nm堆
積し（図３(j)）、フォトリソグラフィ技術により、パ
ターニングされたレジストＲ３をマスクにして反応性イ
オンエッチングにより多結晶シリコン膜11をエッチング
して上層フローティングゲートの加工を行う（図３
(k)）。ここでＲ３のマスクの開口部は前記シリコン酸
化膜101bの膜厚部の上方に位置し、後のコントロールゲ
ート加工時のONO膜エッチ量に耐えうることとなる。
熱リン酸にて除去し（図２(h)）、さらに、ウェットエ
ッチバック方（希釈弗酸）によってシリコン酸化膜４を
除去しつつ、シリコン酸化膜101aのラウンドエッチを行
う。このようにして、フローティングゲート間スペース
部に上に凸で、かつ基板保護膜として十分な膜厚100nm
程度のシリコン酸化膜101bが形成される（図３(i)）。
この後、ゲートカップリング比を上げるために、燐が不
純物としてドープされた多結晶シリコン膜11を100nm堆
積し（図３(j)）、フォトリソグラフィ技術により、パ
ターニングされたレジストＲ３をマスクにして反応性イ
オンエッチングにより多結晶シリコン膜11をエッチング
して上層フローティングゲートの加工を行う（図３
(k)）。ここでＲ３のマスクの開口部は前記シリコン酸
化膜101bの膜厚部の上方に位置し、後のコントロールゲ
ート加工時のONO膜エッチ量に耐えうることとなる。
【００２１】その後、フローティングゲートとコントロ
ールゲートとの間の誘電膜となるONO膜12（シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の３層）を形成
する。即ち、熱酸化法により、フローティングゲート表
面に６nmのシリコン酸化膜を形成した後、CVD（化学気
相成長）法により８nmのシリコン窒化膜を、更に６nmの
シリコン酸化膜を順次堆積する。
ールゲートとの間の誘電膜となるONO膜12（シリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の３層）を形成
する。即ち、熱酸化法により、フローティングゲート表
面に６nmのシリコン酸化膜を形成した後、CVD（化学気
相成長）法により８nmのシリコン窒化膜を、更に６nmの
シリコン酸化膜を順次堆積する。
【００２２】次に、コントロールゲートの材料となるポ
リサイド膜13を200nm堆積する。ポリサイドとしては、
例えば、燐が不純物としてドープされた多結晶シリコン
膜の100nmとタングステンシリサイド膜を100nmとを順次
堆積したものが挙げられる。次に、フォトリソグラフィ
技術により、パターニングされたレジストＲ４をマスク
に反応性イオンエッチングによりコントロールゲートの
加工を行う。即ち、コントロールゲートとなるポリサイ
ド膜13、ONO膜12及び多結晶シリコン膜11a、多結晶シリ
コン膜３を順次エッチングする。次いで、レジストＲ４
を除去した後、コントロールゲートをマスクにメモり素
子分離用の不純物層14を導入する。例えば、硼素を注入
角度０度、注入エネルギー10〜40KeV、ドーズ量５E12〜
５E13/cm2の注入を行う（図３(l)）。その後、公知の技
術により、層間絶縁膜を形成しコンタクトホール及びメ
タル配線を形成する。以上、実施の形態のように基板に
溝を形成させずに隣接するゲート電極間に絶縁膜を設け
る必要がある場合、詳しくは、ゲート電極側壁部分を薄
く、コントロールゲート加工時のONO膜エッチに晒され
る部分を厚く加工したい場合は、埋め込み最終段階で絶
縁膜のラウンドエッチが必要であり、ラウンドエッチ量
分、初期堆積膜厚を増やす必要がある。つまり素子間に
埋め込む絶縁膜の膜厚確保が重要となる。実施例のよう
に微細にパターニングされたシリコン窒化膜51の上面の
シリコン酸化膜10を完全に露出しつつ凹部絶縁膜10を堆
積する必要がある。ゆえに、必然的に凹部と凸部のシリ
コン酸化膜10がそれぞれつながってしまう。
リサイド膜13を200nm堆積する。ポリサイドとしては、
例えば、燐が不純物としてドープされた多結晶シリコン
膜の100nmとタングステンシリサイド膜を100nmとを順次
堆積したものが挙げられる。次に、フォトリソグラフィ
技術により、パターニングされたレジストＲ４をマスク
に反応性イオンエッチングによりコントロールゲートの
加工を行う。即ち、コントロールゲートとなるポリサイ
ド膜13、ONO膜12及び多結晶シリコン膜11a、多結晶シリ
コン膜３を順次エッチングする。次いで、レジストＲ４
を除去した後、コントロールゲートをマスクにメモり素
子分離用の不純物層14を導入する。例えば、硼素を注入
角度０度、注入エネルギー10〜40KeV、ドーズ量５E12〜
５E13/cm2の注入を行う（図３(l)）。その後、公知の技
術により、層間絶縁膜を形成しコンタクトホール及びメ
タル配線を形成する。以上、実施の形態のように基板に
溝を形成させずに隣接するゲート電極間に絶縁膜を設け
る必要がある場合、詳しくは、ゲート電極側壁部分を薄
く、コントロールゲート加工時のONO膜エッチに晒され
る部分を厚く加工したい場合は、埋め込み最終段階で絶
縁膜のラウンドエッチが必要であり、ラウンドエッチ量
分、初期堆積膜厚を増やす必要がある。つまり素子間に
埋め込む絶縁膜の膜厚確保が重要となる。実施例のよう
に微細にパターニングされたシリコン窒化膜51の上面の
シリコン酸化膜10を完全に露出しつつ凹部絶縁膜10を堆
積する必要がある。ゆえに、必然的に凹部と凸部のシリ
コン酸化膜10がそれぞれつながってしまう。
【００２３】このようにして形成されたソース／ドレイ
ン非対称半導体記憶装置の等価回路図を図１１に示す。
以下、回路及び動作原理を説明する。図１１において、
Tr.00〜Tr.32はフローティングゲートを有するメモリセ
ルであり、WL０〜３はメモリセルのコントロールゲート
と接続されたワード線、BL０〜３はメモリセルのドレイ
ン／ソース共通拡散配線層と接続されたビット線であ
る。ワード線WL０はTr.00, Tr01, Tr.02のコントロール
ゲートと、ワード線WL１はTr.10,Tr.11，Tr.12のコント
ロールゲートと（以下省略）それぞれ接続されている。
また、ビット線BL１はTr.01, Tr.11, Tr.21, Tr.31のド
レインもしくは、Tr.00, Tr.10, Tr.20, Tr.30のソース
に接続されており、ビット線BLはTr.02, Tr.12, Tr.22,
Tr.32のドレインもしくはTr.01, Tr.11, Tr.21, Tr.31
のソースとに接続されている。
ン非対称半導体記憶装置の等価回路図を図１１に示す。
以下、回路及び動作原理を説明する。図１１において、
Tr.00〜Tr.32はフローティングゲートを有するメモリセ
ルであり、WL０〜３はメモリセルのコントロールゲート
と接続されたワード線、BL０〜３はメモリセルのドレイ
ン／ソース共通拡散配線層と接続されたビット線であ
る。ワード線WL０はTr.00, Tr01, Tr.02のコントロール
ゲートと、ワード線WL１はTr.10,Tr.11，Tr.12のコント
ロールゲートと（以下省略）それぞれ接続されている。
また、ビット線BL１はTr.01, Tr.11, Tr.21, Tr.31のド
レインもしくは、Tr.00, Tr.10, Tr.20, Tr.30のソース
に接続されており、ビット線BLはTr.02, Tr.12, Tr.22,
Tr.32のドレインもしくはTr.01, Tr.11, Tr.21, Tr.31
のソースとに接続されている。
【００２４】また、図１１におけるTr.11を選択した時
の読み出し、書き込み及び消去の動作電圧を図１２に示
す。また、図１３はTr.11を選択し読み出す状態、図１
４はTr.11を選択し書き込む状態、図１５はTr.11を含む
ワード線WL１に接続されたTr.10,12を消去する状態を示
す。図１３及び図１２に基づき読み出し方法について説
明する。メモリセルの書き込みの定義はVth＜３Vで、消
去の定義はVth＞４Vである。この場合、コントロールゲ
ートに３V印加、基板とドレインは接地、ソースに１V印
加することでメモリセルの情報を読み出す。
の読み出し、書き込み及び消去の動作電圧を図１２に示
す。また、図１３はTr.11を選択し読み出す状態、図１
４はTr.11を選択し書き込む状態、図１５はTr.11を含む
ワード線WL１に接続されたTr.10,12を消去する状態を示
す。図１３及び図１２に基づき読み出し方法について説
明する。メモリセルの書き込みの定義はVth＜３Vで、消
去の定義はVth＞４Vである。この場合、コントロールゲ
ートに３V印加、基板とドレインは接地、ソースに１V印
加することでメモリセルの情報を読み出す。
【００２５】図１４及び図１２に基づき書き込み方法に
ついて説明する。Tr.11の書き込みには、図１２に示す
ように、コントロールゲートに-12V印加、基板は接地、
ドレインに４V印加することでドレイン拡散層とフロー
ティングゲートのオーバーラップ領域の薄い酸化膜に流
れるFNトンネル電流を用いてフローティングゲートから
電子を引き抜くことにより行う。この時、正の電圧が印
加されたドレインと共通なTr.10のソースにも４Vの電圧
が印可されるが、不純物濃度が薄いために基板側に空乏
層が延び、実際のソース拡散層とフローティングゲート
のオーバーラップ領域の薄い酸化膜に加わる電界がFNト
ンネル電流が発生するのに不充分となり、その結果、選
択的にドレイン側（高濃度不純物層側）とオーバーラッ
プしているフローティングゲートを有するメモリセルの
書き込みが行われる。
ついて説明する。Tr.11の書き込みには、図１２に示す
ように、コントロールゲートに-12V印加、基板は接地、
ドレインに４V印加することでドレイン拡散層とフロー
ティングゲートのオーバーラップ領域の薄い酸化膜に流
れるFNトンネル電流を用いてフローティングゲートから
電子を引き抜くことにより行う。この時、正の電圧が印
加されたドレインと共通なTr.10のソースにも４Vの電圧
が印可されるが、不純物濃度が薄いために基板側に空乏
層が延び、実際のソース拡散層とフローティングゲート
のオーバーラップ領域の薄い酸化膜に加わる電界がFNト
ンネル電流が発生するのに不充分となり、その結果、選
択的にドレイン側（高濃度不純物層側）とオーバーラッ
プしているフローティングゲートを有するメモリセルの
書き込みが行われる。
【００２６】図１５及び図１２に基づき消去方法につい
て説明する。Tr.11の消去には、図１２のような電圧が
印可され、コントロールゲートに12V印加されソース／
ドレイン及び基板に-８V印加されることで、チャネル全
体に流れるFNトン得る電流を用いてフローティングゲー
トへ電流を注入することにより行う。この際、Tr.11と
ワード線WL１を介して接続されたTr.10, Tr.11のコント
ロールゲートとソース／ドレイン／基板との間の印加電
圧状態は同じで選択されたワードラインに接続されたメ
モリセルは同時に消去される。なお、本発明で使用でき
る第三の絶縁膜としては、上述のシリコン窒化膜のほか
にシリコン酸化膜などのごとき無機膜などのごとき有機
膜を挙げることができる。さらに第三の絶縁膜に代えて
シリコン膜のごとき導電膜の使用が可能である。
て説明する。Tr.11の消去には、図１２のような電圧が
印可され、コントロールゲートに12V印加されソース／
ドレイン及び基板に-８V印加されることで、チャネル全
体に流れるFNトン得る電流を用いてフローティングゲー
トへ電流を注入することにより行う。この際、Tr.11と
ワード線WL１を介して接続されたTr.10, Tr.11のコント
ロールゲートとソース／ドレイン／基板との間の印加電
圧状態は同じで選択されたワードラインに接続されたメ
モリセルは同時に消去される。なお、本発明で使用でき
る第三の絶縁膜としては、上述のシリコン窒化膜のほか
にシリコン酸化膜などのごとき無機膜などのごとき有機
膜を挙げることができる。さらに第三の絶縁膜に代えて
シリコン膜のごとき導電膜の使用が可能である。
【００２７】（実施の形態２）図４〜６の左側は図１０
のＸ−Ｘ’断面における本発明の半導体記憶装置の製造
工程図であり、図４〜６の右側は図１０のＹ−Ｙ’断面
における本発明の半導体記憶装置の製造工程図である。
以下、図４〜６を用いて本発明の実施の形態２の半導体
記憶装置の製造工程を説明する。図５(e)までは発明実
施の形態１と同様であり、図１０及び図５(f)に示すよ
うに、フォトリソグラフィ技術により、残存シリコン酸
化膜102aの上方が開口されたレジストＲ２をマスクに反
応性イオンエッチングによりシリコン窒化膜15及び残存
シリコン酸化膜102aの一部を除去する。この時、残存シ
リコン酸化膜102aの下層にあるシリコン窒化膜52はシリ
コン酸化膜４及び埋め込みシリコン酸化膜101aが露出し
ない程度に膜減りしてもかまわない。この工程により、
埋め込み酸化膜101aはシリコン窒化膜51、52a及び15aに
より被覆され、残存シリコン酸化膜102aは一部除去され
た状態を得る。ゆえに、次工程のウェットエッチバック
法（希釈弗酸）のエッチング量が削減できる。さらにレ
ジストＲ２の境界をマスク層15とシリコン窒化膜52上面
と密着している箇所に設定できた場合、上記反応性イオ
ンエッチングにより残存シリコン酸化膜102aが完全に除
去されているため、ウェットエッチバック工程を削減で
きる。
のＸ−Ｘ’断面における本発明の半導体記憶装置の製造
工程図であり、図４〜６の右側は図１０のＹ−Ｙ’断面
における本発明の半導体記憶装置の製造工程図である。
以下、図４〜６を用いて本発明の実施の形態２の半導体
記憶装置の製造工程を説明する。図５(e)までは発明実
施の形態１と同様であり、図１０及び図５(f)に示すよ
うに、フォトリソグラフィ技術により、残存シリコン酸
化膜102aの上方が開口されたレジストＲ２をマスクに反
応性イオンエッチングによりシリコン窒化膜15及び残存
シリコン酸化膜102aの一部を除去する。この時、残存シ
リコン酸化膜102aの下層にあるシリコン窒化膜52はシリ
コン酸化膜４及び埋め込みシリコン酸化膜101aが露出し
ない程度に膜減りしてもかまわない。この工程により、
埋め込み酸化膜101aはシリコン窒化膜51、52a及び15aに
より被覆され、残存シリコン酸化膜102aは一部除去され
た状態を得る。ゆえに、次工程のウェットエッチバック
法（希釈弗酸）のエッチング量が削減できる。さらにレ
ジストＲ２の境界をマスク層15とシリコン窒化膜52上面
と密着している箇所に設定できた場合、上記反応性イオ
ンエッチングにより残存シリコン酸化膜102aが完全に除
去されているため、ウェットエッチバック工程を削減で
きる。
【００２８】（実施の形態３）図７(d)までは実施例
１、２と同様であり、図８(e)に示すようにウェットエ
ッチバック法（希釈弗酸）によってシリコン酸化膜10の
全面をエッチバックし、微細にパターニングされたシリ
コン窒化膜51の上面を完全に露出するようにした後、図
１０及び図８(f)に示すように、フォトリソグラフィ技
術により、残存シリコン酸化膜102aの上方が開口された
レジストＲ２をマスクにウェットエッチバック法（希釈
弗酸）を用いて残存シリコン酸化膜102aを除去する。こ
の時、反応性イオンエッチングとウェットエッチバック
法（希釈弗酸）の組合せを用いてもよい。さらに好まし
くは、レジストＲ２のパターニングの際、希釈弗酸に対
して耐性のある、下地絶縁膜と密着性の強いレジストマ
スクを用いたほうがよい。本実施例においてはマスク層
としてのCVD絶縁膜（例えばSiN）を堆積する工程と該CV
D絶縁膜をパターニングする工程（エッチング工程）が
削減でき、コストの低下につながる。
１、２と同様であり、図８(e)に示すようにウェットエ
ッチバック法（希釈弗酸）によってシリコン酸化膜10の
全面をエッチバックし、微細にパターニングされたシリ
コン窒化膜51の上面を完全に露出するようにした後、図
１０及び図８(f)に示すように、フォトリソグラフィ技
術により、残存シリコン酸化膜102aの上方が開口された
レジストＲ２をマスクにウェットエッチバック法（希釈
弗酸）を用いて残存シリコン酸化膜102aを除去する。こ
の時、反応性イオンエッチングとウェットエッチバック
法（希釈弗酸）の組合せを用いてもよい。さらに好まし
くは、レジストＲ２のパターニングの際、希釈弗酸に対
して耐性のある、下地絶縁膜と密着性の強いレジストマ
スクを用いたほうがよい。本実施例においてはマスク層
としてのCVD絶縁膜（例えばSiN）を堆積する工程と該CV
D絶縁膜をパターニングする工程（エッチング工程）が
削減でき、コストの低下につながる。
【００２９】（実施の形態４）実施の形態４は実施の形
態１のマスク層となる膜が異なるだけであり、図１〜３
を用いて実施の形態４の半導体記憶装置の製造工程を説
明する。図１(d)までは発明の実施の形態１、２と同様
であり、図２(e)に示すようにウェットエッチバック法
（希釈弗酸）によってシリコン酸化膜10の全面をエッチ
バックし、微細にパターニングされたシリコン窒化膜51
の上面を完全に露出するようにした後、下地残存シリコ
ン酸化膜102aとエッチングの選択比の大きな多結晶シリ
コン膜でマスク層15を構成する。したがって、容易に図
２(f)の形状を得ることができる。また、後工程で用い
るウェットエッチバック方（希釈弗酸）に対しても多結
晶シリコン膜は高選択比を保ち、制御よく容易に所望の
形状を得ることができる。
態１のマスク層となる膜が異なるだけであり、図１〜３
を用いて実施の形態４の半導体記憶装置の製造工程を説
明する。図１(d)までは発明の実施の形態１、２と同様
であり、図２(e)に示すようにウェットエッチバック法
（希釈弗酸）によってシリコン酸化膜10の全面をエッチ
バックし、微細にパターニングされたシリコン窒化膜51
の上面を完全に露出するようにした後、下地残存シリコ
ン酸化膜102aとエッチングの選択比の大きな多結晶シリ
コン膜でマスク層15を構成する。したがって、容易に図
２(f)の形状を得ることができる。また、後工程で用い
るウェットエッチバック方（希釈弗酸）に対しても多結
晶シリコン膜は高選択比を保ち、制御よく容易に所望の
形状を得ることができる。
【００３０】（実施の形態５）実施の形態５を図１６を
用いて詳細に説明する。Ｐ型半導体基板上にシリコン酸
化膜を介してパターニングされたシリコン窒化膜の間に
素子分離絶縁膜となるシリコン酸化膜101aを埋め込む
際、少なくとも微細な凸部シリコン窒化膜51の上方のシ
リコン酸化膜は完全に除去し、かつ、すべての凸部シリ
コン窒化膜51、52側面及び上面の一部が露出する状態で
上記露出した凸部上面と側面及び凹部の絶縁膜上面に真
ｓく層15aを設ける構造とすることで、シリコン窒化膜5
1、52とマスク層15aはそれぞれ２平面で密着し、このよ
うな状態でウェッチバック法（希釈弗酸）を用いること
によってシリコン酸化膜102aを選択的に除去することが
可能となり、同時に埋め込み酸化膜101aは保護されてい
るため、膜厚の確保が容易に行えて、CMP法を用いずに
安定して良好な素子分離絶縁膜を形成することができ
る。以上、実施の形態１から５に対して述べてきたが、
半導体基板（自体）に溝を形成することによって凸部及
び凹部を形成した場合に適用可能なことは言うまでもな
い。
用いて詳細に説明する。Ｐ型半導体基板上にシリコン酸
化膜を介してパターニングされたシリコン窒化膜の間に
素子分離絶縁膜となるシリコン酸化膜101aを埋め込む
際、少なくとも微細な凸部シリコン窒化膜51の上方のシ
リコン酸化膜は完全に除去し、かつ、すべての凸部シリ
コン窒化膜51、52側面及び上面の一部が露出する状態で
上記露出した凸部上面と側面及び凹部の絶縁膜上面に真
ｓく層15aを設ける構造とすることで、シリコン窒化膜5
1、52とマスク層15aはそれぞれ２平面で密着し、このよ
うな状態でウェッチバック法（希釈弗酸）を用いること
によってシリコン酸化膜102aを選択的に除去することが
可能となり、同時に埋め込み酸化膜101aは保護されてい
るため、膜厚の確保が容易に行えて、CMP法を用いずに
安定して良好な素子分離絶縁膜を形成することができ
る。以上、実施の形態１から５に対して述べてきたが、
半導体基板（自体）に溝を形成することによって凸部及
び凹部を形成した場合に適用可能なことは言うまでもな
い。
【００３１】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、素子分離絶縁層形成用絶縁膜を該凹部に埋め込んだ
後、エッチバックにより幅の狭い凸部上面の、すなわち
微細なストッパー膜上の絶縁膜を完全に除去し、かつ該
凹部に埋め込まれた絶縁膜の上面がストッパー膜の上面
に対して下方に位置するまでエッチバックを行うことに
より、少なくともパターニングされたすべてのストッパ
ー膜の上面の一部と側面の一部が露出することで上面に
堆積するマスク層との密着性を向上させ、ストッパー膜
上に残存する三角状もしくは台形状の酸化膜と凹部に埋
め込まれる絶縁膜とが完全に分離され、それによってプ
ロセスの制約及びダメージが少なく、CMP法を用いず
に、安定して良好な素子分離絶縁膜を形成できる。特に
半導体基板に溝部を形成せず、半導体基板上にパターニ
ングされた凹部に絶縁膜を埋め込む半導体記憶装置の製
造方法について具体的に述べれば、CMP法による平坦化
加工技術を用いずに、フローティングゲート間の凹部に
埋め込み絶縁膜を配置でき、かつ、コントロールゲート
の加工の際の基板保護膜として必要な絶縁膜の膜厚を確
保できる。ゆえに容易で安定した加工が行え、コストが
大幅に削減でき、安価な半導体記憶装置が実現できる。
またCMP法特有の研磨時の残膜の疎密依存がなくなり、
埋め込み後の絶縁膜厚のばらつきが抑制される。これに
より、マスクの設計及びプロセスの組立てが容易とな
る。
ば、素子分離絶縁層形成用絶縁膜を該凹部に埋め込んだ
後、エッチバックにより幅の狭い凸部上面の、すなわち
微細なストッパー膜上の絶縁膜を完全に除去し、かつ該
凹部に埋め込まれた絶縁膜の上面がストッパー膜の上面
に対して下方に位置するまでエッチバックを行うことに
より、少なくともパターニングされたすべてのストッパ
ー膜の上面の一部と側面の一部が露出することで上面に
堆積するマスク層との密着性を向上させ、ストッパー膜
上に残存する三角状もしくは台形状の酸化膜と凹部に埋
め込まれる絶縁膜とが完全に分離され、それによってプ
ロセスの制約及びダメージが少なく、CMP法を用いず
に、安定して良好な素子分離絶縁膜を形成できる。特に
半導体基板に溝部を形成せず、半導体基板上にパターニ
ングされた凹部に絶縁膜を埋め込む半導体記憶装置の製
造方法について具体的に述べれば、CMP法による平坦化
加工技術を用いずに、フローティングゲート間の凹部に
埋め込み絶縁膜を配置でき、かつ、コントロールゲート
の加工の際の基板保護膜として必要な絶縁膜の膜厚を確
保できる。ゆえに容易で安定した加工が行え、コストが
大幅に削減でき、安価な半導体記憶装置が実現できる。
またCMP法特有の研磨時の残膜の疎密依存がなくなり、
埋め込み後の絶縁膜厚のばらつきが抑制される。これに
より、マスクの設計及びプロセスの組立てが容易とな
る。
【図１】本発明の半導体装置の製造方法（実施の形態
１）の(a)〜(d)の段階を説明するための概略断面工程図
である。
１）の(a)〜(d)の段階を説明するための概略断面工程図
である。
【図２】本発明の半導体装置の製造方法（実施の形態
１）の(e)〜(h)の段階を説明するための概略断面工程図
である。
１）の(e)〜(h)の段階を説明するための概略断面工程図
である。
【図３】本発明の半導体装置の製造方法（実施の形態
１）の(i)〜(l)の段階を説明するための概略断面工程図
である。
１）の(i)〜(l)の段階を説明するための概略断面工程図
である。
【図４】本発明の半導体装置の製造方法（実施の形態
２）の(a)〜(d)の段階を説明するための概略断面工程図
である。
２）の(a)〜(d)の段階を説明するための概略断面工程図
である。
【図５】本発明の半導体装置の製造方法（実施の形態
２）の(e)〜(h)の段階を説明するための概略断面工程図
である。
２）の(e)〜(h)の段階を説明するための概略断面工程図
である。
【図６】本発明の半導体装置の製造方法（実施の形態
２）の(i)〜(l)の段階を説明するための概略断面工程図
である。
２）の(i)〜(l)の段階を説明するための概略断面工程図
である。
【図７】本発明の半導体装置の製造方法（実施の形態
３）の(a)〜(d)の段階を説明するための概略断面工程図
である。
３）の(a)〜(d)の段階を説明するための概略断面工程図
である。
【図８】本発明の半導体装置の製造方法（実施の形態
３）の(e)〜(h)の段階を説明するための概略断面工程図
である。
３）の(e)〜(h)の段階を説明するための概略断面工程図
である。
【図９】本発明の半導体装置の製造方法（実施の形態
３）の(i)〜(l)の段階を説明するための概略断面工程図
である。
３）の(i)〜(l)の段階を説明するための概略断面工程図
である。
【図１０】本発明の半導体装置の製造方法を説明するた
めの平面図である。
めの平面図である。
【図１１】本発明の半導体装置の製造方法を説明するた
めの等価回路図である。
めの等価回路図である。
【図１２】本発明の半導体装置の動作原理を説明するた
めの印加電圧関係図である。
めの印加電圧関係図である。
【図１３】本発明の半導体装置の読み出し原理を説明す
るための模式断面図である。
るための模式断面図である。
【図１４】本発明の半導体装置の書き込み原理を説明す
るための模式断面図である。
るための模式断面図である。
【図１５】本発明の半導体装置の消去原理を説明するた
めの模式断面図である。
めの模式断面図である。
【図１６】本発明に係る半導体装置を説明するための構
造図である。
造図である。
【図１７】従来の半導体装置の製造方法の(a)〜(c)の段
階を説明するための概略断面工程図である。
階を説明するための概略断面工程図である。
【図１８】従来の半導体装置の製造方法の(d)〜(f)の段
階を説明するための概略断面工程図である。
階を説明するための概略断面工程図である。
【図１９】従来の半導体装置の製造方法の(g)〜(i)の段
階を説明するための概略断面工程図である。
階を説明するための概略断面工程図である。
【図２０】従来の半導体装置の製造方法における解決課
題を説明するための要部の概略断面工程図である。
題を説明するための要部の概略断面工程図である。
【図２１】従来の半導体装置の製造方法における解決課
題を説明するための要部の概略断面工程図である。
題を説明するための要部の概略断面工程図である。
１ Ｐ型半導体基板 ２ トンネル酸化膜 ３ 多結晶シリコン膜 ４ シリコン酸化膜 ５ 51、52、53シリコン窒化膜 ６、６a 熱酸化膜 ７、７a シリコン酸化膜 ８、８a、８b 低濃度不純物領域 ９、９a、９b 高濃度不純物領域 １０、101、102、103、104、101a、102a、103a、104a、
101ｂ、102ｂ、104ｃ シリコン酸化膜 １１、11a 多結晶シリコン膜 １２ ONO膜 １３ ポリサイド膜 １４ 素子分離要不純物層 １５、15a、15b、15c シリコン窒化膜マスク層 １６１、１６３ 半導体基板溝部 １７ シリコン酸化膜
101ｂ、102ｂ、104ｃ シリコン酸化膜 １１、11a 多結晶シリコン膜 １２ ONO膜 １３ ポリサイド膜 １４ 素子分離要不純物層 １５、15a、15b、15c シリコン窒化膜マスク層 １６１、１６３ 半導体基板溝部 １７ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA25 AB08 AC02 AD18 AD51 AD60 AE02 AE03 AE08 AE40 AG10 AG12 AG21 AG29 5F032 AA11 AA78 AC01 BA02 DA04 DA23 DA24 DA34 5F083 EP02 EP23 EP27 EP55 EP63 EP77 ER03 ER05 ER14 ER15 ER16 ER19 ER21 ER30 GA27 JA04 JA56 PR36 5F101 BA07 BB05 BC02 BD09 BD32 BD35 BE02 BE05 BE07 BE17 BH02 BH09 BH14 BH15
Claims (9)
- 【請求項１】 半導体基板上に、幅の異なる複数の凸部
を、隣接する凸部間に形成される凹部の幅が所定の大き
さになるように形成した後、凹部に素子分離絶縁層を形
成するに際し、 （イ）凹部に素子分離絶縁層形成用絶縁膜を凸部の上面
より高位に埋め込む工程と、 （ロ）次いで、少なくとも幅の狭い凸部上面の絶縁膜を
除去し、かつ凹部の絶縁膜上面が前記幅の狭い凸部の上
面より下位になるまでエッチバックし、前記幅の狭い凸
部の上面及び側面と幅の広い凸部の側面及びそれに続く
上面の一部を露出させる工程と、 （ハ）露出させた凸部の上面及び側面と凹部の絶縁膜上
面とにマスクをして幅の広い凸部の上面に残存する絶縁
膜を除去し、次いで、前記マスクを取り除くことで凹部
に素子分離絶縁層を形成する工程とを有する半導体装置
の製造方法。 - 【請求項２】 半導体装置が、半導体基板上にトンネル
酸化膜を介して形成されたフローティングゲートと、こ
のフローティングゲート上に層間容量膜を介して形成さ
れたコントロールゲートとを有する半導体記憶装置であ
り、 半導体基板上の幅の異なる複数の凸部が、半導体基板上
に、トンネル酸化膜、フローティングゲートの一部とな
る第一の導電膜、第一の絶縁膜及び第二の絶縁膜を順次
積層する膜積層工程と、これらの積層された各膜を順次
パターニングするパターニング工程とで形成される請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 （ハ）の工程が、第二の絶縁膜と密着性
の良好な第三の絶縁膜又は導電膜を形成し、第二の絶縁
膜上に残存する素子分離絶縁層形成用絶縁膜の上方にあ
る第三の絶縁膜又は導電膜を選択的に除去することでマ
スクを形成するマスク形成工程と、露出した素子分離絶
縁層形成用絶縁膜を除去する素子分離絶縁層形成用絶縁
膜除去工程と、マスクを形成した第三の絶縁膜及び第二
の絶縁膜を除去するマスク除去工程とからなる請求項２
に記載の半導体装置の製造方法。 - 【請求項４】 マスク形成工程の、第二の絶縁膜上に残
存する素子分離絶縁層形成用絶縁膜の上方にある第三の
絶縁膜又は導電膜の選択的除去が、残存する素子分離絶
縁形成用絶縁膜の上方にある第三の絶縁膜又は導電膜
を、フォトリソグラフィ技術により、レジストをマスク
に反応性イオンエッチングして行われる請求項３に記載
の半導体装置の製造方法。 - 【請求項５】 （ハ）の工程が、第二の絶縁膜と密着性
の良好な第三の絶縁膜又は導電膜を形成し、第二の絶縁
膜上に残存する素子分離絶縁形成用絶縁膜の少なくとも
一部とその上方にある第三の絶縁膜又は導電膜とを選択
的に除去することでマスクを形成するマスク形成工程
と、素子分離絶縁層形成用絶縁膜の残部を除去する素子
分離絶縁層形成用絶縁膜除去工程と、マスクを形成した
第三の絶縁膜及び第二の絶縁膜を除去するマスク除去工
程とからなる請求項２に記載の半導体装置の製造方法。 - 【請求項６】 マスク形成工程の、第二の絶縁膜上に残
存する素子分離絶縁層形成用絶縁膜の少なくとも一部と
その上方にある第三の絶縁膜又は導電膜との選択的除去
が、 残存する素子分離絶縁層形成用絶縁膜の少なくとも一部
とその上方にある第三の絶縁膜又は導電膜とを、フォト
リソグラフィ技術により、レジストをマスクに反応性イ
オンエッチングして行われる請求項５に記載の半導体装
置の製造方法。 - 【請求項７】 （ハ）の工程の、幅の広い凸部の上面に
残存する絶縁膜の除去が、 露出させた凸部の上面及び側面と凹部の絶縁膜上面と
に、レジストをマスクにしてウェットエッチバック法
か、又はこのウエットエッチバック法と反応性イオンエ
ッチングとの組み合わせを用いて行われる請求項１に記
載の半導体装置の製造方法。 - 【請求項８】 第三の絶縁膜又は導電膜が、無機膜であ
る請求項３に記載の半導体装置の製造方法。 - 【請求項９】 第三の絶縁膜又は導電膜が、有機膜であ
る請求項３に記載の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP35931499A JP3558571B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
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|---|---|---|---|
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| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
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-
1999
- 1999-12-17 JP JP35931499A patent/JP3558571B2/ja not_active Expired - Fee Related
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2000
- 2000-12-18 TW TW089127086A patent/TW478063B/zh not_active IP Right Cessation
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