TW202230725A - 形成具有薄化側邊隧道氧化物之分離閘記憶體單元的方法 - Google Patents

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Abstract

一種記憶體裝置，其包括具有記憶體單元及邏輯區域之半導體基板。一浮動閘設置於該記憶體單元區域上方且具有終止於相對之前邊及後邊及相對之第一及第二側邊之上表面。一氧化物層具有沿該邏輯區域延伸及第一厚度的第一部分、沿該記憶體單元區域延伸且具有該第一厚度的第二部分、及沿該前邊延伸具有該第一厚度及沿該第一側邊之隧道區域部分延伸具有小於該第一厚度之第二厚度的第三部分。一控制閘具有設置於該氧化物層第二部分上之第一部分及垂直地於該前邊及該第一側邊之該隧道區域部分上方之第二部分。一邏輯閘設置於該氧化物層第一部分上。

Description

形成具有薄化側邊隧道氧化物之分離閘記憶體單元的方法
[優先權聲明] 本申請案主張2020年6月23日提出申請之美國專利申請案第16/910,022號，標題「形成具有薄化側邊隧道氧化物之分離閘記憶體單元的方法(Method Of Forming Split Gate Memory Cells With Thinned Side Edge Tunnel Oxide)」之優先權。
本發明係關於分離閘非揮發性記憶體單元，及更特定言之係關於形成該等單元之方法。
已知曉分離閘型記憶體單元陣列。舉例來說，美國專利5,029,130 (其針對所有用途以引用的方式併入本文中)揭示一種分離閘記憶體單元及其形成，其包括在基板中形成源極區域及汲極區域且其間具有一通道區域。一浮動閘設置於通道區域之一部分上方且控制其傳導性，及一控制閘設置於通道區域之其他部分上方且控制其傳導性。控制閘向上且在浮動閘上方延伸。於浮動閘與控制閘之間的絕緣稱為隧道介電材料(例如，二氧化矽，亦稱為氧化物)，因為電子在抹除操作期間隧穿此介電材料。
亦知曉於相同晶圓(基板)上形成高電壓邏輯裝置作為分離閘記憶體單元陣列。圖1A-1G顯示根據一習知方法於相同晶圓上形成高電壓邏輯裝置(例如12伏特邏輯裝置)作為分離閘記憶體單元之步驟。矽半導體基板10具有上表面10a、記憶體單元區域14及邏輯區域16。遮蔽半導體基板10，即沉積光阻，使用遮罩選擇性地暴露，及使用光微影製程圖案化(即選擇性地移除部分)，從而使部分的下伏材料經殘留光阻覆蓋，同時使其他部分的下伏材料(在此為矽半導體基板10，特定而言上表面10a)暴露出來。將經暴露的基板部分蝕刻掉從而留下溝槽，其隨後經填充介電材料 (例如氧化物)以於晶圓之邏輯區域16中形成隔離區域12，如圖1A所示 (於移除光阻後)。隔離區域12係類似地形成於晶圓之記憶體單元區域14中(未圖示)，從而界定交替行的主動區域13及隔離區域12。
將介電材料(例如二氧化矽，以下稱為氧化物)18形成於基板10上，將一層多晶矽(以下稱為多晶)20形成於氧化物層18上，及將一層氮化矽(以下稱為氮化物)22形成於多晶層20上，如圖1B所示。利用光阻遮蔽晶圓，及通過記憶體單元區域14中光阻中之開口選擇性地蝕刻氮化物層22，以暴露下伏多晶層20之部分。使用氧化製程氧化多晶層20之經暴露部分，從而於多晶層20上形成氧化物區域24，如圖1C所示(於移除光阻後)。
使用氮化物蝕刻來移除殘留的氮化物層22。使用各向異性多晶蝕刻來移除多晶層20之經暴露部分，從而留下位在記憶體單元區域14中之氧化物區域24下方之多晶層20的區塊20a (多晶區塊20a將構成記憶體單元的浮動閘)，如圖1D所示。使用氧化物蝕刻來移除氧化物層18之經暴露部分 (即非位在多晶層20之殘留部分下方的彼等部分)。然後藉由沉積(其亦使氧化物區域24增厚)及/或藉由氧化 (其對氧化物區域24沒有影響)於結構上方形成氧化物層26，如圖1E所示。接著將多晶層形成於結構上(即於氧化物層26及氧化物區域24上)。然後經由於多晶層上形成及圖案化光阻來將多晶層圖案化從而使部分的多晶層暴露出來。經由多晶蝕刻選擇性地移除多晶層的經暴露部分，從而留下記憶體單元區域中之多晶區塊28a及邏輯區域中之多晶區塊28b，如圖1F所示 (於移除光阻後)。經由絕緣材料沉積及各向異性蝕刻將絕緣間隔件30形成於多晶區塊28a及28b之側面上，及進行植入以於基板10中，於記憶體單元區域14中形成源極區域32及汲極區域34，及於邏輯區域16中形成源極區域36及汲極區域38。最終結構顯示於圖1G。
以上技術在與高電壓邏輯裝置(各具有呈多晶區塊28b形式之邏輯閘、毗鄰邏輯閘28b之第一及第二端的源極區域36及汲極區域38)相同之基板10上產生非揮發性記憶體單元(各具有由多晶層20之殘留部分形成的浮動閘20a、呈多晶區塊28a形式的控制閘、毗鄰浮動閘20a之一端(且亦較佳地在其下方部分延伸)的源極區域32、及毗鄰控制閘28a之一端的汲極區域34)。此技術有許多優點。首先，使用單一多晶沉積，使用相同的多晶層來形成記憶體單元之控制閘28a及邏輯裝置之邏輯閘28b兩者。其次，使用相同氧化物層26作為邏輯裝置之閘氧化物(即用來使邏輯閘28b與基板10絕緣的氧化物層)、記憶體單元之字線氧化物(即用來使控制閘28a與基板10絕緣的氧化物層)、及記憶體單元之隧道氧化物(即使浮動閘20a與電子在抹除操作中所隧穿通過之控制閘28a絕緣的氧化物)。於記憶體單元區域14及邏輯區域16兩者中形成元件的常用製造步驟簡化、促進及降低製造成本。經由氧化形成氧化物區域24 (如關於圖1E所述)導致浮動閘20a具有終止於面向控制閘28a之銳邊120之內凹上表面，其增進抹除期間的隧穿效能及效率(即抹除操作包括將高電壓置於控制閘28a上以引起電子自浮動閘20a之銳邊120隧穿通過氧化物層26及至控制閘28a)。控制閘28a具有垂直位於基板10上方且與其絕緣之下部部分用來控制其中之通道區域之傳導性，及向上且在浮動閘20a上方延伸用於電壓耦合且鄰近於浮動閘銳邊120用於抹除的第二部分。
前述技術的一缺點係邏輯裝置及記憶體單元兩者的氧化物層26之厚度必須相容。明確言之，氧化物層26必須對邏輯閘28b及控制閘28a的高電壓操作而言足夠厚，同時足夠薄以容許在抹除操作期間自浮動閘20a隧穿至控制閘28a。因此，平衡此等考慮因素，存在由控制閘28a及邏輯閘28b之高電壓操作所驅動之氧化物層26之厚度的下限，其意謂於記憶體單元之抹除操作期間通過其發生隧穿之層26的部分(即介於控制閘28a與浮動閘20a間之層26的部分)係不必要地厚且因此限制抹除效能及效率，及限制耐用效能。然而，自字線氧化物(介於控制閘28a與基板10之間)及邏輯閘氧化物(介於邏輯閘28b與基板10之間)分開形成隧道氧化物(介於控制閘28a與浮動閘20a之間)會顯著地增加製造複雜度、時間及成本，以及使先前形成之字線氧化物及邏輯閘氧化物之完整性因此降低良率的風險。
將期望提高浮動閘與控制閘之間的記憶體單元抹除效率，而不會不利地影響控制閘作為字線之效能或邏輯閘於邏輯裝置中之效能，其中在所有三個位置使用相同的氧化物層。
前述問題及需求藉由提供一種記憶體裝置來解決，該裝置包括半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面；浮動閘，其垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面；氧化物層，其具有沿該基板上表面之該邏輯區域延伸且具有第一厚度的第一部分、沿該基板上表面之該記憶體單元區域延伸且具有該第一厚度的第二部分及沿該等前邊及後邊及沿該等第一及第二側邊延伸的第三部分，其中沿該前邊延伸的該氧化物層之該第三部分具有該第一厚度且其中沿該第一側邊之隧道區域部分延伸的該氧化物層之該第三部分具有小於該第一厚度之第二厚度；控制閘，其具有設置於該氧化物層之該第二部分上的第一部分且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及邏輯閘，其位於該氧化物層之該第一部分上。該氧化物層之該第一部分使該基板與該邏輯閘絕緣，該氧化物層之該第二部分使該基板與該控制閘第一部分絕緣，及沿該第一側邊之該隧道區域部分延伸的該氧化物層之該第三部分使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣。
一種形成記憶體裝置之方法包括：提供半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面；形成浮動閘，該浮動閘垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面；形成氧化物層，該氧化物層具有沿該基板上表面之該邏輯區域延伸的第一部分及沿該基板上表面之該記憶體單元區域延伸的第二部分及沿該等前邊及後邊及沿該等第一及第二側邊延伸的第三部分；進行氧化物蝕刻，該氧化物蝕刻沿該第一側邊之隧道區域部分減小該氧化物層之該第三部分的厚度，其中保護該氧化物層之該等第一及第二部分及沿該浮動閘之該前邊延伸的該氧化物層之該第三部分免受該氧化物蝕刻；形成控制閘，該控制閘具有設置於該氧化物層之該第二部分上的第一部分且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及在該氧化物層之該第一部分上形成邏輯閘。該氧化物層之該第一部分使該基板與該邏輯閘絕緣且具有第一厚度，該氧化物層之該第二部分使該基板與該控制閘第一部分絕緣且具有該第一厚度，及沿該第一側邊之該隧道區域部分的該氧化物層之該第三部分使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣且具有小於該第一厚度的第二厚度。
一種記憶體裝置，包括：半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面；浮動閘，其垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面；第一氧化物層，其具有沿該基板上表面之該邏輯區域延伸且具有第一厚度的第一部分及沿該基板上表面之該記憶體單元區域延伸且具有該第一厚度的第二部分及沿該前邊延伸且具有該第一厚度的第三部分；第二氧化物層，其沿該第一側邊之隧道區域部分延伸且具有小於該第一厚度的第二厚度；控制閘，其具有設置於該氧化物層之該第二部分上的第一部分且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及邏輯閘，其位於該氧化物層之該第一部分上。該第一氧化物層之該第一部分使該基板與該邏輯閘絕緣，該第一氧化物層之該第二部分使該基板與該控制閘第一部分絕緣，及沿該第一側邊之該隧道區域部分延伸的該第二氧化物層使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣。
一種形成記憶體裝置之方法，其包括：提供半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面；形成浮動閘，該浮動閘垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面；形成第一氧化物層，該第一氧化物層具有沿該基板上表面之該邏輯區域延伸的第一部分及沿該基板上表面之該記憶體單元區域延伸的第二部分及沿該等前邊及後邊及沿該等第一及第二側邊延伸的第三部分；進行氧化物蝕刻，該氧化物蝕刻沿該第一側邊之隧道區域部分移除該第一氧化物層之該第三部分，其中保護該第一氧化物層之該等第一及第二部分及沿該浮動閘之該前邊延伸的該第一氧化物層之該第三部分免受該氧化物蝕刻；沿該第一側邊之該隧道區域部分形成第二氧化物層；形成控制閘，該控制閘具有設置於該第一氧化物層之該第二部分上的第一部分且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及在該第一氧化物層之該第一部分上形成邏輯閘。該第一氧化物層之該第一部分使該基板與該邏輯閘絕緣且具有第一厚度，該第一氧化物層之該第二部分使該基板與該控制閘第一部分絕緣且具有該第一厚度，及沿該第一側邊之該隧道區域部分的該第二氧化物層使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣且具有小於該第一厚度的第二厚度。
本發明之其他目的及特徵將經由回顧說明書、申請專利範圍及隨附圖式而明白。
本發明係一種在共同基板上形成記憶體單元及邏輯裝置之技術，其中使用作為隧道氧化物之氧化物層的一部分經選擇性地薄化。
圖2A至2E及3A至3C揭示本發明方法之一具體例的步驟。該製程使用以上針對圖1A至1E所述的相同步驟開始，從而產生示於圖2A中之記憶體單元區域14及邏輯裝置區域16之橫截面視圖中及示於圖3A中之記憶體單元區域14之頂視圖中的結構。在此加工階段，於記憶體單元區域14中存在交替行的主動區域13及隔離區域12，且於各主動區域行13中形成成對的浮動閘20a。各浮動閘20a具有終止於位在浮動閘20a之上表面之周邊處之銳邊120、122及124的內凹上表面。各浮動閘20a與各別的隔離區域12部分重疊以提供用於任何欠對準的邊緣。明確言之，就各對浮動閘20a而言，銳邊120係兩個浮動閘20a之彼此背離的兩個邊(亦稱為前邊120)、銳邊122係兩個浮動閘20a之彼此面對的兩個邊(亦稱為後邊122)、及銳邊124係各浮動閘20a之於銳邊120與122之間延伸且設置於隔離區域12上方的兩個邊(亦稱為側邊124)。因此，就各浮動閘20a而言，前邊及後邊120及122彼此相對，及兩個側邊124彼此相對(亦稱為第一及第二側邊124)。浮動閘20a在文中經顯示及描述為矩形，但其不需為矩形。源極線擴散區域40各於列方向中且於成對的浮動閘20a之間延伸(用於將稍後於製程中形成的一列源極區域連接在一起)。氧化物層26可被視為具有三個部分：沿基板上表面10a之邏輯區域16延伸的第一部分26a、沿基板上表面10a之記憶體單元區域14延伸的第二部分26b、及沿浮動閘20a之側邊及銳邊120、122、124延伸的第三部分26c。
將光阻42形成於結構上方及圖案化以移除光阻42之部分，使得剩餘的光阻42覆蓋邏輯裝置區域16，但僅覆蓋記憶體單元區域14之部分。明確言之，光阻42覆蓋前邊120及僅覆蓋各側邊124的一部分。然而，後邊122及各側邊124的一部分，包括位於其上之氧化物層26c的部分，保留未被光阻42覆蓋，如圖2B及3B所示。
然後於氧化物層26c及氧化物24之經暴露部分上進行氧化物蝕刻(例如，濕式或乾式蝕刻)，其減小於側邊124之部分及於後邊122上之層部分26c(其未經受高電壓操作)的厚度，如圖2C所示。光阻42保護邏輯裝置區域16中之氧化物層部分26a，以及於毗鄰前邊120之基板表面上之氧化物層部分26b(最終將於其上形成控制閘)及氧化物層26c之其他部分。
於移除光阻42後，進行如以上針對圖1E至1F所描述之多晶層沉積及圖案化以形成由多晶區塊28a所形成的控制閘及由多晶區塊28b所形成的邏輯閘，如圖2D及3C所示。各列中之控制閘28a經形成為連續字線WL。各控制閘28a向上且在各別前邊120上方，及於各個別側邊124之一部分上方延伸，包括藉由圖2C中所示之氧化物蝕刻薄化層部分26c且現經控制閘28a垂直覆蓋之各側邊124的隧道區域部分TR。明確言之，隧道區域部分TR係各側邊124之經受氧化物層26a薄化且稍後經控制閘28a垂直覆蓋的部分。進行以上針對圖1F所描述的剩餘步驟，以產生圖2E所示之最終結構。較佳地，使用單次植入來同時形成記憶體單元區域14中之汲極區域34及邏輯區域16中之源極區域36及汲極區域38，如圖4所示。
所得結構具有藉由具有第一厚度之氧化物層26之部分(即氧化物部分26a及26b)與基板10絕緣的邏輯閘28b及控制閘28a，且控制閘28a係藉由具有小於第一厚度之第二厚度之氧化物26c之經薄化部分與側邊124之隧道區域部分TR絕緣。此結構藉由增進控制閘28a與側邊124之隧道區域部分TR之間的穿隧效率而增進記憶體單元的抹除效率及效能，而不損害邏輯裝置的效能或不利地影響控制閘28a控制位於控制閘28a下方之基板之通道區域部分之傳導性的能力。明確言之，前述技術薄化位於側邊124之隧道區域部分TR上之氧化物層26c，而沒有損害其上形成邏輯閘28b及控制閘28a且使其與基板10絕緣之氧化物層部分26a及26b的風險。
圖5繪示一替代具體例，其與圖3C所示之具體例相同，僅除了於字線WL中在浮動閘20a之中心部分處形成缺口44，從而導致控制閘28a之突出凸片46在側邊124上方較在浮動閘20a之中心上方進一步地向外延伸(即各控制閘28a在側邊124之部分上方較在浮動閘20a之中心部分上方相對於前邊120延伸地更深，使得控制閘28a不在位於第一側邊124之隧道區域部分TR與第二側邊124之隧道區域部分TR之間的浮動閘20a之一部分上方垂直延伸)。缺口44減小控制閘28a與浮動閘20a之間的重疊量(在不促成抹除之浮動閘20a的中心區域中)，因此減小控制閘28a與浮動閘20a之間的電容耦合，其繼而可進一步增進抹除效率。
圖6繪示另一替代具體例，其與圖5所示之具體例相同，僅除了就各列浮動閘20a而言，省略替代的凸片46，使得各控制閘28a針對各下伏浮動閘20a僅於一側邊之一個隧道區域部分TR上方延伸。凸片46之圖案可逐列交替，因此在偶數列之浮動閘20a中之凸片46設置在與奇數列浮動閘20a中之凸片46不同的隔離區域12上方，如圖6所示。
圖7A-7D繪示又另一替代具體例，其始於圖2B中所示之結構。然而，不同於圖2C中所示之其中維持氧化物層26c之經暴露部分但厚度減小之氧化物蝕刻的結果，進行氧化物蝕刻來完全移除經暴露的氧化物(即於氧化物層26c及氧化物24之經暴露部分上進行濕式或乾式氧化物蝕刻，其移除於側邊124及於後邊122上之氧化物層部分26c及移除氧化物24之經暴露部分)，如圖7A所示。光阻42保護邏輯裝置區域16中之氧化物層部分26a、以及於毗鄰前邊120之基板表面上之氧化物層部分26b (控制閘最終將形成於其上)及受光阻42保護之氧化物層26c的其他部分。
然後將一層氧化物50形成於浮動閘20a及基板10之經暴露部分上(例如，經由熱氧化)，如圖7B所示。層50之厚度可針對隧道氧化物最佳化且小於剩餘氧化物層部分26a、26b及26c的厚度。氧化物50之形成可同時地於邏輯裝置區域16中進行以形成適用於低電壓操作之邏輯裝置。於移除光阻42後，如以上針對圖2D所描述加工結構以形成邏輯閘28b及控制閘28a，如圖7C所示。然後如以上針對圖2E所描述加工此結構以形成各種源極區域及汲極區域，如圖7D所示。可利用此具體例來形成圖3C、5及6中之任何組態。此具體例之優點係氧化物層50之厚度可相對於氧化物層26c之經薄化部分之厚度獲得更佳的控制。
應瞭解本發明並不受限於以上所述及說明於文中的具體例，而係涵蓋任何及所有屬於隨附申請專利範圍之範疇內的變化。舉例來說，文中提及本發明並不意欲限制任何申請專利範圍或請求項的範疇，而僅係提及一或多個可由一或多個請求項涵蓋的特徵。以上說明的材料、製程及數值實例僅係例示性，而不應將其視為限制申請專利範圍。此外，如由申請專利範圍及說明書所明瞭，並非所有方法步驟皆需以所說明或所主張之確切順序進行。最後，前述用來形成記憶體單元之技術亦可用於不含邏輯裝置區域16的裝置。
應注意如文中所使用，術語「於…上方」及「於…上」皆包括性地包含「直接位於…上」(其間未設置中間材料、元件或空間)及「間接位於…上」(其間設置中間材料、元件或空間)。同樣地，術語「毗鄰」包括「直接毗鄰」(其間未設置中間材料、元件或空間)及「間接毗鄰」(其間設置中間材料、元件或空間)，「安裝至」包括「直接安裝至」(其間未設置中間材料、元件或空間)及「間接安裝至」(其間設置中間材料、元件或空間)，及「電耦合」包括「直接電耦合」(其間無將元件電連接在一起之中間材料或元件)及「間接電耦合」(其間有將元件電連接在一起之中間材料或元件)。舉例來說，「於一基板上方」形成一元件可包括直接於基板上形成元件，其間沒有中間材料／元件，以及間接地於基板上形成元件，其間具有一或多個中間材料／元件。
10:半導體基板 10a:半導體基板之上表面 12:隔離區域 13:主動區域 14:記憶體單元區域 16:邏輯區域 18:介電材料；氧化物層 20:多晶層 20a:多晶層20的區塊；浮動閘 22:氮化物層 24:氧化物區域 26:氧化物層 26a:氧化物層的第一部分 26b:氧化物層的第二部分 26c:氧化物層的第三部分 28a:多晶區塊；控制閘 28b:多晶區塊；邏輯閘 30:絕緣間隔件 32:源極區域 34:汲極區域 36:源極區域 38:汲極區域 40:源極線擴散區域 42:光阻 44:缺口 46:突出凸片 50:氧化物層 120:浮動閘銳邊；前邊 122:浮動閘銳邊；後邊 124:浮動閘銳邊；側邊 TR:隧道區域部分 WL:字線
圖1A至1G係繪示於共同基板上形成記憶體單元及邏輯裝置之習知步驟的橫截面側視圖。
圖2A至2E係繪示根據本發明於共同基板上形成記憶體單元及邏輯裝置之步驟的橫截面側視圖。
圖3A至3C係繪示根據本發明於共同基板上形成記憶體單元及邏輯裝置之步驟的頂視圖。
圖4係繪示植入的橫截面側視圖。
圖5係繪示本發明之一替代具體例的頂視圖。
圖6係繪示本發明之一替代具體例的頂視圖。
圖7A至7D係繪示根據本發明之一替代具體例於共同基板上形成記憶體單元及邏輯裝置之步驟的橫截面側視圖。
10:半導體基板
12:隔離區域
14:記憶體單元區域
16:邏輯區域
20a:多晶層20的區塊；浮動閘
26:氧化物層
26a:氧化物層的第一部分
26b:氧化物層的第二部分
26c:氧化物層的第三部分
28a:多晶區塊；控制閘
28b:多晶區塊；邏輯閘
32:源極區域
34:汲極區域
36:源極區域
38:汲極區域
120:浮動閘銳邊；前邊

Claims (26)

  1. 一種記憶體裝置，其包括： 半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面； 浮動閘，其垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面； 氧化物層，其具有沿該基板上表面之該邏輯區域延伸且具有第一厚度的第一部分、沿該基板上表面之該記憶體單元區域延伸且具有該第一厚度的第二部分、及沿該等前邊及後邊及沿該等第一及第二側邊延伸的第三部分； 其中沿該前邊延伸的該氧化物層之該第三部分具有該第一厚度，且其中沿該第一側邊之隧道區域部分延伸的該氧化物層之該第三部分具有小於該第一厚度之第二厚度； 控制閘，其具有設置於該氧化物層之該第二部分上的第一部分，且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及 邏輯閘，其位於該氧化物層之該第一部分上； 其中該氧化物層之該第一部分使該基板與該邏輯閘絕緣，該氧化物層之該第二部分使該基板與該控制閘第一部分絕緣，及沿該第一側邊之該隧道區域部分延伸的該氧化物層之該第三部分使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣。
  2. 如請求項1之裝置，其中，該浮動閘之該上表面係內凹的，使得該等前邊及後邊及該等第一及第二側邊係銳邊。
  3. 如請求項1之裝置，其進一步包括： 在該基板中毗鄰該浮動閘之一端的第一源極區域； 在該基板中毗鄰該控制閘之一端的第一汲極區域； 在該基板中毗鄰該邏輯閘之第一端的第二源極區域；及 在該基板中毗鄰該邏輯閘之第二端的第二汲極區域。
  4. 如請求項1之裝置，其中， 沿該第二側邊之隧道區域部分延伸的該氧化物層之該第三部分具有該第二厚度； 該控制閘第二部分係進一步垂直地設置於該第二側邊之該隧道區域部分上方；及 沿該第二側邊之該隧道區域部分延伸的該氧化物層之該第三部分使該控制閘第二部分與該第二側邊之該隧道區域部分絕緣。
  5. 如請求項4之裝置，其中，該控制閘第二部分在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  6. 如請求項4之裝置，其中，該控制閘第二部分不在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  7. 一種形成記憶體裝置之方法，其包括： 提供半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面； 形成浮動閘，該浮動閘垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面； 形成氧化物層，該氧化物層具有沿該基板上表面之該邏輯區域延伸的第一部分、沿該基板上表面之該記憶體單元區域延伸的第二部分、及沿該等前邊及後邊及沿該等第一及第二側邊延伸的第三部分； 進行氧化物蝕刻，該氧化物蝕刻沿該第一側邊之隧道區域部分減小該氧化物層之該第三部分的厚度，其中保護該氧化物層之該等第一及第二部分及沿該浮動閘之該前邊延伸的該氧化物層之該第三部分免受該氧化物蝕刻； 形成控制閘，該控制閘具有設置於該氧化物層之該第二部分上的第一部分，且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及 在該氧化物層之該第一部分上形成邏輯閘； 其中該氧化物層之該第一部分使該基板與該邏輯閘絕緣且具有第一厚度，該氧化物層之該第二部分使該基板與該控制閘第一部分絕緣且具有該第一厚度，及沿該第一側邊之該隧道區域部分的該氧化物層之該第三部分使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣且具有小於該第一厚度的第二厚度。
  8. 如請求項7之方法，其進一步包括： 氧化該浮動閘之該上表面，使得該浮動閘之該上表面係內凹的，且使得該等前邊及後邊及該等第一及第二側邊係銳邊。
  9. 如請求項7之方法，其中，該形成該控制閘及該形成該邏輯閘包括： 在該氧化物層之該等第一、第二及第三部分上形成多晶矽層；及 選擇性地移除該多晶矽層之部分，從而留下該多晶矽層之第一部分作為該形成的控制閘及留下該多晶矽層之第二部分作為該形成的邏輯閘。
  10. 如請求項7之方法，其進一步包括： 在該基板中毗鄰該浮動閘之一端形成第一源極區域； 在該基板中毗鄰該控制閘之一端形成第一汲極區域； 在該基板中毗鄰該邏輯閘之第一端形成第二源極區域；及 在該基板中毗鄰該邏輯閘之第二端形成第二汲極區域； 其中該形成該第一汲極區域、該第二源極區域及該第二汲極區域係藉由植入製程同時地進行。
  11. 如請求項7之方法，其中， 該進行該氧化物蝕刻進一步包括沿該第二側邊之隧道區域部分減小該氧化物層之該第三部分的厚度； 該控制閘第二部分係垂直地設置於該第二側邊之該隧道區域部分上方；及 沿該第二側邊之該隧道區域部分的該氧化物層之該第三部分使該控制閘第二部分與該第二側邊之該隧道區域部分絕緣且具有該第二厚度。
  12. 如請求項11之方法，其中，該控制閘第二部分在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  13. 如請求項11之方法，其中，該控制閘第二部分不在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  14. 一種記憶體裝置，其包括： 半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面； 浮動閘，其垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面； 第一氧化物層，其具有沿該基板上表面之該邏輯區域延伸且具有第一厚度的第一部分、沿該基板上表面之該記憶體單元區域延伸且具有該第一厚度的第二部分、及沿該前邊延伸且具有該第一厚度的第三部分； 第二氧化物層，其沿該第一側邊之隧道區域部分延伸且具有小於該第一厚度的第二厚度； 控制閘，其具有設置於該氧化物層之該第二部分上的第一部分，且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及 邏輯閘，其位於該氧化物層之該第一部分上； 其中該第一氧化物層之該第一部分使該基板與該邏輯閘絕緣，該第一氧化物層之該第二部分使該基板與該控制閘第一部分絕緣，及沿該第一側邊之該隧道區域部分延伸的該第二氧化物層使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣。
  15. 如請求項14之裝置，其中，該浮動閘之該上表面係內凹的，使得該等前邊及後邊及該等第一及第二側邊係銳邊。
  16. 如請求項14之裝置，其進一步包括： 在該基板中毗鄰該浮動閘之一端的第一源極區域； 在該基板中毗鄰該控制閘之一端的第一汲極區域； 在該基板中毗鄰該邏輯閘之第一端的第二源極區域；及 在該基板中毗鄰該邏輯閘之第二端的第二汲極區域。
  17. 如請求項14之裝置，其中， 該第二氧化物層進一步沿該第二側邊之隧道區域部分延伸且具有該第二厚度； 該控制閘第二部分係進一步垂直地設置於該第二側邊之該隧道區域部分上方；及 沿該第二側邊之該隧道區域部分延伸的該第二氧化物層使該控制閘第二部分與該第二側邊之該隧道區域部分絕緣。
  18. 如請求項17之裝置，其中，該控制閘第二部分在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  19. 如請求項17之裝置，其中，該控制閘第二部分不在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  20. 一種形成記憶體裝置之方法，其包括： 提供半導體材料之基板，該基板具有包含記憶體單元區域及邏輯區域之基板上表面； 形成浮動閘，該浮動閘垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於相對之前邊及後邊及於相對之第一及第二側邊之上表面； 形成第一氧化物層，該第一氧化物層具有沿該基板上表面之該邏輯區域延伸的第一部分、沿該基板上表面之該記憶體單元區域延伸的第二部分、及沿該等前邊及後邊及沿該等第一及第二側邊延伸的第三部分； 進行氧化物蝕刻，該氧化物蝕刻沿該第一側邊之隧道區域部分移除該第一氧化物層之該第三部分，其中保護該第一氧化物層之該等第一及第二部分及沿該浮動閘之該前邊延伸的該第一氧化物層之該第三部分免受該氧化物蝕刻； 沿該第一側邊之該隧道區域部分形成第二氧化物層； 形成控制閘，該控制閘具有設置於該第一氧化物層之該第二部分上的第一部分，且具有垂直地設置於該前邊上方及垂直地設置於該第一側邊之該隧道區域部分上方的第二部分；及 在該第一氧化物層之該第一部分上形成邏輯閘； 其中該第一氧化物層之該第一部分使該基板與該邏輯閘絕緣且具有第一厚度，該第一氧化物層之該第二部分使該基板與該控制閘第一部分絕緣且具有該第一厚度，及沿該第一側邊之該隧道區域部分的該第二氧化物層使該控制閘第二部分與該第一側邊之該隧道區域部分絕緣且具有小於該第一厚度的第二厚度。
  21. 如請求項20之方法，其進一步包括： 氧化該浮動閘之該上表面，使得該浮動閘之該上表面係內凹的，且使得該等前邊及後邊及該等第一及第二側邊係銳邊。
  22. 如請求項20之方法，其中，該形成該控制閘及該形成該邏輯閘包括： 在該第一氧化物層之該等第一、第二及第三部分上及在該第二氧化物層上形成多晶矽層；及 選擇性地移除該多晶矽層之部分，從而留下該多晶矽層之第一部分作為該形成的控制閘及留下該多晶矽層之第二部分作為該形成的邏輯閘。
  23. 如請求項20之方法，其進一步包括： 在該基板中毗鄰該浮動閘之一端形成第一源極區域； 在該基板中毗鄰該控制閘之一端形成第一汲極區域； 在該基板中毗鄰該邏輯閘之第一端形成第二源極區域；及 在該基板中毗鄰該邏輯閘之第二端形成第二汲極區域； 其中該形成該第一汲極區域、該第二源極區域及該第二汲極區域係藉由植入製程同時地進行。
  24. 如請求項20之方法，其中， 該形成該第二氧化物層進一步包括沿該第二側邊之隧道區域部分形成該第二氧化物層； 該控制閘第二部分係垂直地設置於該第二側邊之該隧道區域部分上方；及 沿該第二側邊之該隧道區域部分的該第二氧化物層使該控制閘第二部分與該第二側邊之該隧道區域部分絕緣且具有該第二厚度。
  25. 如請求項24之方法，其中，該控制閘第二部分在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
  26. 如請求項24之方法，其中，該控制閘第二部分不在該第一側邊之該隧道區域部分與該第二側邊之該隧道區域部分之間的該浮動閘之一部分上方垂直地延伸。
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