JP2023525396A - 薄化された側縁部トンネル酸化物を有するスプリットゲート型メモリセルを形成する方法 - Google Patents

薄化された側縁部トンネル酸化物を有するスプリットゲート型メモリセルを形成する方法 Download PDF

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Abstract

メモリデバイスは、メモリセル及び論理領域を有する半導体基板を含む。浮遊ゲートは、メモリセル領域の上方に配設され、対向する前縁部及び後縁部、並びに対向する第1の側縁部及び第2の側縁部において終端する上面を有する。酸化物層は、論理領域に沿って延在し、かつ第1の厚さを有する第1の部分と、メモリセル領域に沿って延在し、第1の厚さを有する第2の部分と、第1の厚さで、前端部に沿って延在し、かつ第1の厚さよりも小さい第2の厚さで、第1の側縁部のトンネル領域部分に沿って延在する第3の部分と、を有する。制御ゲートは、酸化物層の第2の部分に配設された第1の部分と、前縁部及び第1の側縁部のトンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する。論理ゲートは、酸化物層の第1の部分に配設されている。【選択図】図2E

Description

(優先権の主張)
本出願は、2020年6月23日に出願された、「Method Of Forming Split Gate Memory Cells With Thinned Side Edge Tunnel Oxide」と題する米国特許出願第16/910,022号の優先権を主張する。
(発明の分野)
本発明は、スプリットゲート型不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。
スプリットゲート型メモリセルアレイは、既知である。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第5,029,130号は、スプリットゲート型メモリセル及びその形成を開示しており、この開示は、ソース領域及びドレイン領域を、これらの領域間にチャネル領域を有して基板内に形成することを含む。浮遊ゲートがチャネル領域内の一方の部分の上方に配設されて、その導電性を制御し、制御ゲートがチャネル領域内の他方の部分の上方に配設されて、その導電性を制御する。制御ゲートは、浮遊ゲートの上かつ上方に延在する。浮遊ゲートと制御ゲートとの間の絶縁体は、消去動作中に電子がこの誘電体材料をトンネリングするため、トンネル誘電体材料と称される(例えば、二酸化シリコン、酸化物とも称される)。
また、スプリットゲート型メモリセルアレイと同じウエハ(基板)に高電圧論理デバイスを形成することも知られている。図1A~図1Gは、従来の方法によるスプリットゲート型メモリセルと同じウエハに高電圧論理デバイス(例えば、12ボルトの論理デバイス)を形成する際のステップを示す。シリコン半導体基板10は、上面10aと、メモリセル領域14と、論理領域16と、を有する。半導体基板10をマスキングし、すなわち、フォトレジストを堆積させ、マスクを使用して選択的に露出させ、フォトリソグラフィプロセスを使用してパターニングし(すなわち、部分を選択的に除去し)、下にある材料の部分は残留するフォトレジストによって覆われたままとする一方で、下にある材料(ここでは、シリコン半導体基板10、特に上面10a)の他の部分は露出されたままにする。露出させた基板部分を、トレンチを残してエッチング除去し、次いで、トレンチを誘電体材料(例えば、酸化物)で充填して、(フォトレジスト除去後の)図1Aに示されるように、ウエハの論理領域16に分離領域12を形成する。分離領域12は、同様に、ウェハ(図示せず)のメモリセル領域14内に形成され、活性領域13及び分離領域12の交互の列を画定する。
図1Bに示されるように、基板10に誘電体材料(例えば、二酸化ケイ素、以下、酸化物と称される)18を形成し、酸化物層18にポリシリコン(以下、ポリと称される)層20を形成し、ポリ層20に窒化ケイ素(以下、窒化物と称される)層22を形成する。ウエハをフォトレジストでマスクし、窒化物層22をメモリセル領域14内のフォトレジストの開口部を通して選択的にエッチングして、下にあるポリ層20の部分を露出させる。ポリ層20の露出部分を、酸化プロセスを使用して酸化させ、(フォトレジスト除去後の)図1Cに示されるように、ポリ層20に酸化物領域24を形成する。
窒化物エッチングを使用して、残留する窒化物層22を除去する。異方性ポリエッチングを使用してポリ層20の露出部分を除去し、図1Dに示されるように、メモリセル領域14内の酸化物領域24の下にポリ層20のブロック20aを残す(ポリブロック20aは、メモリセルの浮遊ゲートを構成する)。酸化物層18の露出部分(すなわち、ポリ層20の残留部分の下にはない部分)を、酸化物エッチングを使用して除去する。次いで、図1Eに示されるように、酸化物層26を、堆積(酸化物領域24も厚化する)及び/又は酸化(酸化物領域24に影響を及ぼさない)のいずれかによって構造の上方に形成する。次いで、ポリ層を、構造に(すなわち、酸化物層26及び酸化物領域24に)形成する。次いで、ポリ層にフォトレジストを形成及びパターニングすることによって、ポリ層をパターニングし、ポリ層の部分を露出させたままにする。ポリ層の露出部分をポリエッチングによって選択的に除去し、(フォトレジスト除去後の)図1Fに示されるように、メモリセル領域内にポリブロック28aを、論理領域内にポリブロック28bを残す。ポリブロック28a、28bの側面に、絶縁材料堆積及び異方性エッチングによって絶縁スペーサ30を形成し、注入を実行して基板10のメモリセル領域14にソース領域32及びドレイン領域34、並びに論理領域16にソース領域36及びドレイン領域38を形成する。最終構造を図1Gに示す。
上記の技術は、高電圧論理デバイス(各々は、ポリブロック28bの形態の論理ゲートと、論理ゲート28bの第1の端部及び第2の端部に隣接するソース領域36及びドレイン領域38と、を有する)と同じ基板10に、不揮発性メモリセル(各々は、ポリ層20の残留部分から形成された浮遊ゲート20aと、ポリブロック28aの形態の制御ゲートと、浮遊ゲート20aの端部に隣接する(また、端部の下に部分的に延在することが好ましい)ソース領域32と、制御ゲート28aの端部に隣接するドレイン34と、を有する不揮発性メモリセル)を生成する。この技術には多くの利点がある。第一に、1回のポリ堆積を使用して、メモリセルの制御ゲート28aと論理デバイスの論理ゲート28bとの両方を形成するために、同じポリ層が使用される。第二に、同じ酸化物層26が、論理デバイスのゲート酸化物(すなわち、論理ゲート28bを基板10から絶縁するために使用される酸化物層)、メモリセルのワード線酸化物(すなわち、制御ゲート28aを基板10から絶縁するために使用される酸化物層)、及びメモリセルのトンネル酸化物(すなわち、消去動作において電子がトンネリングする制御ゲート28aから浮遊ゲート20aを絶縁する酸化物)として使用される。メモリセル領域14及び論理領域16の両方に要素を形成するための共通の製造ステップは、製造を単純化及び迅速化し、製造コストを削減する。図1Eに関連して説明されるように、酸化によって酸化物領域24を形成することにより、制御ゲート28aに面する鋭角縁部120において終端する凹状の上面を有する浮遊ゲート20aが得られ、消去中のトンネリング性能及び効率が向上する(すなわち、消去動作は、制御ゲート28aに高電圧をかけて、電子を浮遊ゲート20aの鋭角縁部120から酸化物層26を通って制御ゲート28aへとトンネリングさせることを含む)。制御ゲート28aは、その中のチャネル領域の導電性を制御するために基板10の上方に垂直方向に、かつそれから絶縁された下部と、電圧結合のために浮遊ゲート20aの上かつ上方に延在し、消去のために浮遊ゲートの鋭角縁部120に近接して延在する第2の部分と、を有する。
上で説明される技術の1つの欠点は、酸化物層26の厚さが論理デバイス及びメモリセルの両方に適合しなければならないことである。具体的には、酸化物層26は、論理デバイス28b及び制御ゲート28aの高電圧動作のために十分に厚くなければならず、一方、消去動作中に浮遊ゲート20aから制御ゲート28aへのトンネリングを可能にするために十分に薄くなければならない。したがって、これらの考慮事項を均衡させることにより、制御ゲート28a及び論理ゲート28bの高電圧動作によって駆動される酸化物層26の厚さの下限があり、これは、メモリセルの消去動作中にトンネリングが発生する層26の部分(すなわち、制御ゲート28aと浮遊ゲート20aとの間の層26の部分)が不必要に厚くなり、したがって、消去性能及び効率を制限し、耐久性能を制限する。しかしながら、(制御ゲート28aと基板10との間の)ワード線酸化物、及び(論理ゲート28bと基板10との間の)論理ゲート酸化物とは別に(制御ゲート28aと浮遊ゲート20aとの間の)トンネル酸化物を形成すると、製造の複雑さ、時間及びコスト、並びに事前に形成されたワード線酸化物及び論理ゲート酸化物の完全性を低下させるリスクを大幅に増加させる可能性がある。
ワード線としての制御ゲート又は論理デバイス内の論理ゲートの性能に悪影響を及ぼすことなく、浮遊ゲートと制御ゲートとの間のメモリセル消去効率を高め、同じ酸化物層が3つの場所全てで使用されることが望ましい。
前述の問題及び必要性は、メモリデバイスであって、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する上面を含む、浮遊ゲートと、基板上面の論理領域に沿って延在し、第1の厚さを有する第1の部分と、基板上面のメモリセル領域に沿って延在し、第1の厚さを有する第2の部分と、前縁部及び後縁部に沿って延在し、かつ第1の側縁部及び第2の側縁部に沿って延在する第3の部分と、を有する、酸化物層であって、前縁部に沿って延在する酸化物層の第3の部分は、第1の厚さを有し、第1の側縁部のトンネル領域部分に沿って延在する酸化物層の第3の部分は、第1の厚さよりも小さい第2の厚さを有する、酸化物層と、酸化物層の第2の部分に配設された第1の部分と、前縁部の上方に垂直方向に及び第1の側縁部のトンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートと、酸化物層の第1の部分上の論理ゲートと、を含む、デバイスによって対処される。酸化物層の第1の部分は、基板を論理ゲートから絶縁し、酸化物層の第2の部分は、基板を制御ゲートの第1の部分から絶縁し、第1の側縁部のトンネル領域部分に沿った酸化物層の第3の部分は、制御ゲートの第2の部分を第1の側縁部のトンネル領域部分から絶縁する。
メモリデバイスを形成する方法は、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する上面を含む、ステップと、基板上面の論理領域に沿って延在する第1の部分と、基板上面のメモリセル領域に沿って延在する第2の部分と、前縁部及び後縁部に沿って延在し、かつ第1の側縁部及び第2の側縁部に沿って延在する第3の部分と、を有する、酸化物層を形成するステップと、第1の側縁部のトンネル領域部分に沿って酸化物層の第3の部分の厚さを低減する酸化物エッチングを行うステップであって、酸化物層の第1の部分及び第2の部分及び浮遊ゲートの前端部に沿った酸化物層の第3の部分は、酸化物エッチングから保護される、ステップと、酸化物層の第2の部分に配設された第1の部分と、前縁部の上方に垂直方向に及び第1の側縁部のトンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートを形成するステップと、酸化物層の第1の部分に論理ゲートを形成するステップと、を含む。酸化物層の第1の部分は、基板を論理ゲートから絶縁し、第1の厚さを有し、酸化物層の第2の部分は、基板を制御ゲートの第1の部分から絶縁し、第1の厚さを有し、第1の側縁部のトンネル領域部分に沿った酸化物層の第3の部分は、制御ゲートの第2の部分を第1の側縁部のトンネル領域部分から絶縁し、第1の厚さよりも小さい第2の厚さを有する。
メモリデバイスは、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する上面を含む、浮遊ゲートと、基板上面の論理領域に沿って延在し、第1の厚さを有する第1の部分と、基板上面のメモリセル領域に沿って延在し、第1の厚さを有する第2の部分と、前縁部に沿って延在し、かつ第1の厚さを有する第3の部分と、を有する、第1の酸化物層と、第1の側縁部のトンネル領域部分に沿って延在し、第1の厚さよりも小さい第2の厚さを有する、第2の酸化物層と、酸化物層の第2の部分に配設された第1の部分と、前縁部の上方に垂直方向に及び第1の側縁部のトンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートと、酸化物層の第1の部分の論理ゲートと、を含む。第1の酸化物層の第1の部分は、基板を論理ゲートから絶縁し、第1の酸化物層の第2の部分は、基板を制御ゲートの第1の部分から絶縁し、第1の側縁部のトンネル領域部分に沿った第2の酸化物層は、制御ゲートの第2の部分を第1の側縁部のトンネル領域部分から絶縁する。
メモリデバイスを形成する方法は、メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、基板上面のメモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、浮遊ゲートは、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する上面を含む、ステップと、基板上面の論理領域に沿って延在する第1の部分と、基板上面のメモリセル領域に沿って延在する第2の部分と、前縁部及び後縁部に沿って延在し、かつ第1の側縁部及び第2の側縁部に沿って延在する第3の部分と、を有する、第1の酸化物層を形成するステップと、第1の側縁部のトンネル領域部分に沿って第1の酸化物層の第3の部分の厚さを除去する酸化物エッチングを行うステップであって、第1の酸化物層の第1の部分及び第2の部分、並びに浮遊ゲートの前端部に沿った第1の酸化物層の第3の部分は、酸化物エッチングから保護される、ステップと、第1の側縁部のトンネル領域部分に沿って第2の酸化物層を形成するステップと、第1の酸化物層の第2の部分に配設された第1の部分と、前縁部の上方に垂直方向に及び第1の側縁部のトンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートを形成するステップと、第1の酸化物層の第1の部分に論理ゲートを形成するステップと、を含む。第1の酸化物層の第1の部分は、基板を論理ゲートから絶縁し、第1の厚さを有し、第1の酸化物層の第2の部分は、基板を制御ゲートの第1の部分から絶縁し、第1の厚さを有し、第1の側縁部のトンネル領域部分に沿った第2の酸化物層は、制御ゲートの第2の部分を第1の側縁部のトンネル領域部分から絶縁し、第1の厚さよりも小さい第2の厚さを有する。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 メモリセル及び論理デバイスを共通の基板に形成するための従来のステップを図示する側断面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する上面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する上面図である。 本発明による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する上面図である。 注入を図示する側断面図である。 本発明の代替的な実施形態を図示する上面図である。 本発明の代替的な実施形態を図示する上面図である。 本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。 本発明の代替的な実施形態による、メモリセル及び論理デバイスを共通の基板に形成するためのステップを図示する側断面図である。
本発明は、共通の基板にメモリセル及び論理デバイスを形成する技術であり、トンネル酸化物として使用される酸化物層の一部分が選択的に薄化される。
図2A~図2E及び図3A~図3Cは、本発明の方法の実施形態のステップを開示する。プロセスは、図1A~図1Eに関して上で説明される同じステップを使用して開始し、図2Aのメモリセル領域14及び論理デバイス領域16の断面図で示され、図3Aのメモリセル領域14の上面図で示される構造をもたらす。この処理段階では、メモリセル領域14内に活性領域13及び分離領域12の交互の列があり、各活性領域列13に浮遊ゲート20aの対が形成されている。各浮遊ゲート20aは、浮遊ゲート20aの上面の周囲で鋭角縁部120、122、及び124において終端する凹状の上面を有する。各浮遊ゲート20aは、それぞれの分離領域12と部分的に重複して、任意の位置合わせのためのマージンを提供する。具体的には、各対の浮動ゲート20aについて、鋭角縁部120は、互いにから離れるように面する2つの浮遊ゲート20aの2つの縁部であり(前縁部120とも称される)、鋭角縁部122は、互いに向かって面する2つの浮遊ゲート20aの2つの縁部であり(後縁部122とも称される)、鋭角縁部124は、鋭角縁部120と122の間に延在する各浮動ゲート20aの2つの縁部であり、分離領域12の上方に配設されている(側縁部124とも称される)。したがって、各浮遊ゲート20aについて、前縁部120及び後縁部122は互いに対向し、2つの側縁部124は互いに対向する(第1及び第2の側縁部124とも称される)。浮遊ゲート20aは、本明細書では長方形として図示及び説明されているが、それらは、長方形である必要はない。ソース線拡散領域40は各々、行方向及び浮遊ゲート20aの対の間に延在する(プロセスにおいて後に形成されるソース領域の行を一緒に接続するため)。酸化物層26は、基板上面10aの論理領域16に沿って延在する第1の部分26aと、基板上面10aのメモリセル領域14に沿って延在する第2の部分26bと、浮遊ゲート20aの側部及び鋭角縁部120、122、124に沿って延在する第3の部分26cと、の3つの部分を有するとみなすことができる。
フォトレジスト42は、構造に形成され、フォトレジスト42の一部分を除去するようにパターニングされ、その結果、残留するフォトレジスト42は、論理デバイス領域16を覆うが、メモリセル領域14の部分のみを覆う。具体的には、フォトレジスト42は、前端部120及び各側縁部124の一部分のみを覆う。しかしながら、図2B及び図3Bに示されるように、それに酸化物層の部分26cを含む、後縁部122及び各側縁部124の一部分がフォトレジスト42によって覆われていないままである。
次いで、図2Cに示されるように、酸化物エッチング(例えば、湿式又は乾式エッチング)を、酸化物層26c及び酸化物24の露出部分に対して行い、これにより、側縁部124の一部分及び後縁部122上の層部分26c(それらは高電圧動作に供されない)の厚さを低減する。フォトレジスト42は、論理デバイス領域16内の酸化物層部分26a、並びに隣接する前縁部120(それらに、制御ゲートが最終的に形成される)の基板表面上の酸化物層部分26b及び酸化物層の他の部分26cを保護する。
フォトレジスト42を除去した後、図1E~図1Fに関して上で説明されたようなポリ層堆積及びパターニングが実行されて、図2D及び図3Cに示されるように、ポリブロック28aから形成された制御ゲート、及びポリブロック28bから形成された論理ゲートを形成する。各行の制御ゲート28aは、連続ワード線WLとして形成される。各制御ゲート28aは、それぞれの前端部120の上かつ上方に延在し、各それぞれの側縁部124の部分の上方に延在し、層部分26cが図2Cに示される酸化物エッチングによって薄化され、かつ制御ゲート28aによって垂直方向に覆われている各側縁部124のトンネル領域部分TRを含む。具体的には、トンネル領域部分TRは、酸化物層26aの薄化を受け、その後、制御ゲート28aによって垂直方向に覆われる各側縁部124の部分である。図1Fに関して上で説明された残りのステップを実行して、図2Eに示される最終構造を得る。好ましくは、図4に示されるように、1回の注入で、メモリセル領域14内にドレイン領域34が、また論理領域16内にソース領域36及びドレイン領域38が同時に形成される。
結果として得られる構造は、第1の厚さを有する酸化物層26の部分(すなわち、酸化物部分26a及び26b)によって基板10から絶縁された論理ゲート28b及び制御ゲート28aを有し、制御ゲート28aは、第1の厚さよりも小さい第2の厚さを有する薄化された部分26cによって側縁部124のトンネル領域部分TRから絶縁されている。この構造は、論理デバイスの性能を損なうことなく、又は制御ゲート28aが制御ゲート28aの下の基板のチャネル領域部分の導電率を制御する能力に悪影響を及ぼすことなく、制御ゲート28aと側縁部124のトンネル領域部分TRとの間のトンネリング効率を向上させることによって、メモリセルの消去効率及び性能を向上させる。具体的には、上で説明される技術は、論理ゲート28b及び制御ゲート28aが形成され、かつそれらを基板10から絶縁する酸化物層部分26a及び26bを損なうリスクなしに、側縁部124のトンネル領域TR上の酸化物層26cを薄化する。
図5は、ノッチ44が、浮遊ゲート20aの中央部分においてワード線WLに形成されることにより、浮遊ゲート20aの中央よりも側縁124の上方に更に延在する制御ゲート28aの突出タブ46をもたらす(すなわち、各制御ゲート28aは、前縁部120に対して浮遊ゲート20aの中央部分よりも側縁部124の部分の上方に深く延在し、その結果、制御ゲート28aが、第1の側縁部124のトンネル領域部分TRと第2の側縁部124のトンネル領域部分TRとの間に位置する浮遊ゲート20aの一部分の上方に垂直方向に延在しない)ことを除き、図3Cに示される実施形態と同じである代替的な実施形態を図示している。ノッチ44は、制御ゲート28aと浮遊ゲート20aとの間の重複の量を(消去に寄与しない浮遊ゲート20aの中央エリアにおいて)低減し、したがって、制御ゲート28aと浮遊ゲート20aとの間の容量結合を低減し、それによって、消去効率を更に向上させることができる。
図6は、これは、浮遊ゲート20aの各行について、交互のタブ46が省略されており、その結果、各制御ゲート28aが、下にある各浮遊ゲート20aに対して1つの側縁部の1つのトンネル領域部分TRのみの上方に延在することを除き、図5に示される実施形態と同じである別の代替的な実施形態を図示している。タブ46のパターンは、行ごとに交互にすることができ、図6に示されるように、浮遊ゲート20aの偶数行のタブ46は、浮遊ゲート20aの奇数行のタブ46とは異なる分離領域12の上方に配設されている。
図7A~図7Dは、図2Bに示される構造から始まる更に別の代替的な実施形態を図示する。しかしながら、酸化物層26cの露出部分が維持されるが厚さが低減される図2Cに示される酸化物エッチングの結果とは異なり、図7Aに示されるように、酸化物エッチングは、露出した酸化物を完全に除去するように行われる(すなわち、湿式又は乾式酸化物エッチングは、酸化物層部分26c及び酸化物24の露出部分に対して行われ、これは、側縁部124上及び後縁部122上の酸化物層部分26cを除去し、酸化物24の露出部分を除去する)。フォトレジスト42は、論理デバイス領域16内の酸化物層部分26a、並びに隣接する前縁部120(制御ゲートが最終的に形成される)の基板表面上の酸化物層部分26b及びフォトレジスト42によって保護された酸化物層の他の部分26cを保護する。
次いで、図7Bに示されるように、酸化物50の層を、浮遊ゲート20a及び基板10の露出部分に(例えば、熱酸化によって)形成する。層50の厚さは、トンネル酸化物のために最適化することができ、残留する酸化物層部分26a、26b、及び26cの厚さよりも小さい。酸化物50の形成は、低電圧動作に好適な論理デバイスを形成するように、論理デバイス領域16内で同時に行うことができる。フォトレジスト42が除去された後、図2Dに関して上で説明されたように構造を処理して、図7Cに示されるように、論理ゲート28b及び制御ゲート28aを形成する。次いで、図2Eに関連して上で説明されたように、この構造を処理して、図7Dに示されるように、様々なソース領域及びドレイン領域を形成する。この実施形態は、図3C、図5、及び図6の構成のいずれかを形成するために利用され得る。この実施形態の利点は、酸化物層50の厚さが酸化物層の薄化された部分26cの厚さに対してより良好に制御され得ることである。
本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の1つ以上によって網羅され得る1つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法ステップが図示又は特許請求されている厳密な順序で行われる必要はない。最後に、メモリセルを形成するための上で説明される技術もまた、論理デバイス領域16を欠くデバイスに使用され得る。
本明細書で使用される、「の上方に(over)」及び「に(on)」という用語は共に、「に直接」(中間材料、要素、又は間隙がそれらの間に配設されていない)及び「に間接的に」(中間材料、要素、又は間隙がそれらの間に配設されている)を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」(中間材料、要素、又は間隙がそれらの間に配設されていない)、及び「間接的に隣接した」(中間材料、要素、又は間隙がそれらの間に配設されている)を含み、「に取り付けられた」は、「に直接取り付けられた」(中間材料、要素、又は間隙がそれらの間に配設されていない)、及び「に間接的に取り付けられた」(中間材料、要素、又は間隙がそれらの間に配設されている)を含み、「電気的に結合された」は、「直接電気的に結合された」(中間材料又は要素がそれらの間で要素を電気的に接続していない)、及び「間接的に電気的に結合された」(中間材料又は要素がそれらの間で要素を電気的に接続している)を含む。例えば、「基板の上方に」要素を形成することは、中間材料/要素が介在せずに直接基板にその要素を形成することも、1つ以上の中間材料/要素が介在して間接的に基板にその要素を形成することも含み得る。

Claims (26)

  1. メモリデバイスであって、
    メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、
    前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する、上面を含む浮遊ゲートと、
    前記基板上面の前記論理領域に沿って延在し、第1の厚さを有する第1の部分と、前記基板上面の前記メモリセル領域に沿って延在し、前記第1の厚さを有する第2の部分と、前記前縁部及び前記後縁部に沿って延在し、かつ前記第1の側縁部及び前記第2の側縁部に沿って延在する第3の部分と、を有する、酸化物層であって、
    前記前縁部に沿って延在する前記酸化物層の前記第3の部分は、前記第1の厚さを有し、前記第1の側縁部のトンネル領域部分に沿って延在する前記酸化物層の前記第3の部分は、前記第1の厚さよりも小さい第2の厚さを有する、酸化物層と、
    前記酸化物層の前記第2の部分に配設された第1の部分と、前記前縁部の上方に垂直方向に及び前記第1の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートと、
    前記酸化物層の前記第1の部分上の論理ゲートと、を備え、
    前記酸化物層の前記第1の部分は、前記基板を前記論理ゲートから絶縁し、前記酸化物層の前記第2の部分は、前記基板を前記制御ゲートの第1の部分から絶縁し、前記第1の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第3の部分は、前記制御ゲートの第2の部分を前記第1の側縁部の前記トンネル領域部分から絶縁する、メモリデバイス。
  2. 前記浮遊ゲートの前記上面は、前記前縁部及び前記後縁部並びに前記第1の側縁部及び前記第2の側縁部が鋭角縁部であるように凹状である、請求項1に記載のデバイス。
  3. 前記浮遊ゲートの端部に隣接する前記基板内の第1のソース領域と、
    前記制御ゲートの端部に隣接する前記基板内の第1のドレイン領域と、
    前記論理ゲートの第1の端部に隣接する前記基板内の第2のソース領域と、
    前記論理ゲートの第2の端部に隣接する前記基板内の第2のドレイン領域と、を更に備える、請求項1に記載のデバイス。
  4. 前記第2の側縁部のトンネル領域部分に沿って延在する前記酸化物層の前記第3の部分は、前記第2の厚さを有し、
    前記制御ゲートの第2の部分は、前記第2の側縁部の前記トンネル領域部分の上方に垂直方向に更に配設されており、
    前記第2の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第3の部分は、前記制御ゲートの第2の部分を前記第2の側縁部の前記トンネル領域部分から絶縁する、請求項1に記載のデバイス。
  5. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項4に記載のデバイス。
  6. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項4に記載のデバイス。
  7. メモリデバイスを形成する方法であって、
    メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、
    前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、前記浮遊ゲートは、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する、上面を含む、ステップと、
    前記基板上面の前記論理領域に沿って延在する第1の部分と、前記基板上面の前記メモリセル領域に沿って延在する第2の部分と、前記前縁部及び前記後縁部に沿って延在し、かつ前記第1の側縁部及び前記第2の側縁部に沿って延在する第3の部分と、を有する、酸化物層を形成するステップと、
    前記第1の側縁部のトンネル領域部分に沿って前記酸化物層の前記第3の部分の厚さを低減する酸化物エッチングを行うステップであって、前記酸化物層の前記第1の部分及び前記第2の部分、並びに前記浮遊ゲートの前記前端部に沿った前記酸化物層の前記第3の部分は、前記酸化物エッチングから保護される、ステップと、
    前記酸化物層の前記第2の部分に配設された第1の部分と、前記前縁部の上方に垂直方向に及び前記第1の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する制御ゲートを形成するステップと、
    前記酸化物層の前記第1の部分に論理ゲートを形成するステップと、を含み、
    前記酸化物層の前記第1の部分は、前記基板を前記論理ゲートから絶縁し、第1の厚さを有し、前記酸化物層の前記第2の部分は、前記基板を前記制御ゲートの第1の部分から絶縁し、前記第1の厚さを有し、前記第1の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第3の部分は、前記制御ゲートの第2の部分を前記第1の側縁部の前記トンネル領域部分から絶縁し、前記第1の厚さよりも小さい第2の厚さを有する、方法。
  8. 前記浮遊ゲートの前記上面が凹状であり、かつ前記前縁部及び前記後縁部並びに前記第1の側縁部及び前記第2の側縁部が鋭角縁部であるように、前記浮遊ゲートの前記上面を酸化させるステップを更に含む、請求項7に記載の方法。
  9. 前記制御ゲートを形成するステップ及び前記論理ゲートを形成するステップは、
    前記酸化物層の前記第1、第2、及び第3の部分にポリシリコン層を形成するステップと、
    前記ポリシリコン層の一部分を選択的に除去して、前記形成された制御ゲートとして前記ポリシリコン層の第1の部分を残し、かつ前記形成された論理ゲートとして前記ポリシリコン層の第2の部分を残すステップと、
    を更に含む、請求項7に記載の方法。
  10. 前記浮遊ゲートの端部に隣接して前記基板内に第1のソース領域を形成するステップと、
    前記制御ゲートの端部に隣接して前記基板内に第1のドレイン領域を形成するステップと、
    前記論理ゲートの第1の端部に隣接して前記基板内に第2のソース領域を形成するステップと、
    前記論理ゲートの第2の端部に隣接して前記基板内に第2のドレイン領域を形成するステップと、を更に含み、
    前記第1のドレイン領域、前記第2のソース領域、及び前記第2のドレイン領域を形成するステップは、注入プロセスによって同時に行われる、請求項7に記載の方法。
  11. 前記酸化物エッチングを行うステップは、前記第2の側縁部のトンネル領域部分に沿って前記酸化物層の前記第3の部分の厚さを低減するステップを更に含み、
    前記制御ゲートの第2の部分は、前記第2の側縁部の前記トンネル領域部分の上方に垂直方向に配設され、
    前記第2の側縁部の前記トンネル領域部分に沿った前記酸化物層の前記第3の部分は、前記制御ゲートの第2の部分を前記第2の側縁部の前記トンネル領域部分から絶縁し、前記第2の厚さを有する、請求項7に記載の方法。
  12. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項11に記載の方法。
  13. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項11に記載の方法。
  14. メモリデバイスであって、
    メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板と、
    前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートであって、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する上面を含む、浮遊ゲートと、
    前記基板上面の前記論理領域に沿って延在し、第1の厚さを有する第1の部分と、前記基板上面の前記メモリセル領域に沿って延在し、前記第1の厚さを有する第2の部分と、前記前縁部に沿って延在し、かつ前記第1の厚さを有する第3の部分と、を有する、第1の酸化物層と、
    前記第1の側縁部のトンネル領域部分に沿って延在し、前記第1の厚さよりも小さい第2の厚さを有する、第2の酸化物層と、
    前記酸化物層の前記第2の部分に配設された第1の部分と、前記前縁部の上方に垂直方向に及び前記第1の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートと、
    前記酸化物層の前記第1の部分上の論理ゲートと、を備え、
    前記第1の酸化物層の前記第1の部分は、前記基板を前記論理ゲートから絶縁し、前記第1の酸化物層の前記第2の部分は、前記基板を前記制御ゲートの第1の部分から絶縁し、前記第1の側縁部の前記トンネル領域部分に沿った前記第2の酸化物層は、前記制御ゲートの第2の部分を前記第1の側縁部の前記トンネル領域部分から絶縁する、メモリデバイス。
  15. 前記浮遊ゲートの前記上面は、前記前縁部及び前記後縁部、並びに前記第1の側縁部及び前記第2の側縁部が鋭角縁部であるように、凹状である、請求項14に記載のデバイス。
  16. 前記浮遊ゲートの端部に隣接する前記基板内の第1のソース領域と、
    前記制御ゲートの端部に隣接する前記基板内の第1のドレイン領域と、
    前記論理ゲートの第1の端部に隣接する前記基板内の第2のソース領域と、
    前記論理ゲートの第2の端部に隣接する前記基板内の第2のドレイン領域と、を更に備える、請求項14に記載のデバイス。
  17. 前記第2の酸化物層は、前記第2の側縁部のトンネル領域部分に沿って更に延在し、前記第2の厚さを有し、
    前記制御ゲートの第2の部分は、前記第2の側縁部の前記トンネル領域部分の上方に垂直方向に更に配設されており、
    前記第2の側縁部の前記トンネル領域部分に沿った前記第2の酸化物層は、前記制御ゲートの第2の部分を前記第2の側縁部の前記トンネル領域部分から絶縁する、請求項14に記載のシステム。
  18. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項17に記載のデバイス。
  19. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項17に記載のデバイス。
  20. メモリデバイスを形成する方法であって、
    メモリセル領域及び論理領域を有する基板上面を有する半導体材料の基板を提供するステップと、
    前記基板上面の前記メモリセル領域の上方に垂直方向に配設され、かつそれから絶縁された浮遊ゲートを形成するステップであって、前記浮遊ゲートは、対向する前縁部及び後縁部において終端し、かつ対向する第1の側縁部及び第2の側縁部において終端する、上面を含む、ステップと、
    前記基板上面の前記論理領域に沿って延在する第1の部分と、前記基板上面の前記メモリセル領域に沿って延在する第2の部分と、前記前縁部及び前記後縁部に沿って延在し、かつ前記第1の側縁部及び前記第2の側縁部に沿って延在する第3の部分と、を有する、第1の酸化物層を形成するステップと、
    前記第1の側縁部のトンネル領域部分に沿って前記第1の酸化物層の前記第3の部分の厚さを除去する酸化物エッチングを行うステップであって、前記第1の酸化物層の前記第1の部分及び前記第2の部分、並びに前記浮遊ゲートの前記前端部に沿った前記第1の酸化物層の前記第3の部分は、前記酸化物エッチングから保護される、ステップと、
    前記第1の側縁部の前記トンネル領域部分に沿って第2の酸化物層を形成するステップと、
    前記第1の酸化物層の前記第2の部分に配設された第1の部分と、前記前縁部の上方に垂直方向に及び前記第1の側縁部の前記トンネル領域部分の上方に垂直方向に配設された第2の部分と、を有する、制御ゲートを形成するステップと、
    前記第1の酸化物層の前記第1の部分に論理ゲートを形成するステップと、を含み、
    前記第1の酸化物層の前記第1の部分は、前記基板を前記論理ゲートから絶縁し、第1の厚さを有し、前記第1の酸化物層の前記第2の部分は、前記基板を前記制御ゲートの第1の部分から絶縁し、前記第1の厚さを有し、前記第1の側縁部の前記トンネル領域部分に沿った前記第2の酸化物層は、前記制御ゲートの第2の部分を前記第1の側縁部の前記トンネル領域部分から絶縁し、前記第1の厚さよりも小さい第2の厚さを有する、方法。
  21. 前記浮遊ゲートの前記上面が凹状であり、かつ前記前縁部及び前記後縁部並びに前記第1の側縁部及び前記第2の側縁部が鋭角縁部であるように、前記浮遊ゲートの前記上面を酸化させるステップを更に含む、請求項20に記載の方法。
  22. 前記制御ゲートを形成するステップ及び前記論理ゲートを形成するステップは、
    前記第1の酸化物層の前記第1、第2、及び第3の部分上及び前記第2の酸化物層にポリシリコン層を形成するステップと、
    前記ポリシリコン層の一部分を選択的に除去して、前記形成された制御ゲートとして前記ポリシリコン層の第1の部分を残し、かつ前記形成された論理ゲートとして前記ポリシリコン層の第2の部分を残すステップと、
    を更に含む、請求項20に記載の方法。
  23. 前記浮遊ゲートの端部に隣接して前記基板内に第1のソース領域を形成するステップと、
    前記制御ゲートの端部に隣接して前記基板内に第1のドレイン領域を形成するステップと、
    前記論理ゲートの第1の端部に隣接して前記基板内に第2のソース領域を形成するステップと、
    前記論理ゲートの第2の端部に隣接して前記基板内に第2のドレイン領域を形成するステップと、を更に含み、
    前記第1のドレイン領域、前記第2のソース領域、及び前記第2のドレイン領域を形成するステップは、注入プロセスによって同時に行われる、請求項20に記載の方法。
  24. 前記第2の酸化物層を形成するステップは、前記第2の側縁部のトンネル領域部分に沿って前記第2の酸化物層を形成するステップを更に含み、
    前記制御ゲートの第2の部分は、前記第2の側縁部の前記トンネル領域部分の上方に垂直方向に配設され、
    前記第2の側縁部の前記トンネル領域部分に沿った前記第2の酸化物層は、前記制御ゲートの第2の部分を前記第2の側縁部の前記トンネル領域部分から絶縁し、前記第2の厚さを有する、請求項20に記載の方法。
  25. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在する、請求項24に記載の方法。
  26. 前記制御ゲート第2の部分は、前記第1の側縁部の前記トンネル領域部分と前記第2の側縁部の前記トンネル領域部分との間の前記浮遊ゲートの一部分の上方に垂直方向に延在しない、請求項24に記載の方法。
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