KR20220153113A - 얇은 측면 에지 터널 산화물을 갖는 분리형 게이트 메모리 셀을 형성하는 방법 - Google Patents

얇은 측면 에지 터널 산화물을 갖는 분리형 게이트 메모리 셀을 형성하는 방법 Download PDF

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Abstract

메모리 소자는 메모리 셀 및 논리 영역을 갖는 반도체 기판을 포함한다. 플로팅 게이트는 메모리 셀 영역 위에 배치되고, 대향하는 전면 및 후면 에지 및 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 갖는다. 산화물층은 논리 영역을 따라 연장되고 제1 두께를 갖는 제1 부분, 메모리 셀 영역을 따라 연장되고 제1 두께를 갖는 제2 부분, 및 제1 두께를 갖는 전면 에지를 따라 연장되고 제1 두께보다 작은 제2 두께를 갖는 제1 측면 에지의 터널 영역 부분을 따라 연장되는 제3 부분을 갖는다. 제어 게이트는 산화물층 제2 부분 상에 배치된 제1 부분 및 제1 측면 에지의 전방 에지 및 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는다. 논리 게이트는 산화물층 제1 부분 상에 배치된다.

Description

얇은 측면 에지 터널 산화물을 갖는 분리형 게이트 메모리 셀을 형성하는 방법
우선권 주장
본 출원은 2020년 6월 23일자로 출원된 발명의 명칭이 "얇은 측면 에지 터널 산화물을 갖는 분리형 게이트 메모리 셀을 형성하는 방법"인 미국 특허 출원 제16/910,022호의 우선권을 주장한다.
기술분야
본 발명은 분리형 게이트 비휘발성 메모리 셀에 관한 것으로, 보다 구체적으로는, 그러한 셀을 형성하는 방법에 관한 것이다.
분리형 게이트 타입 메모리 셀 어레이가 공지되어 있다. 예를 들어, 모든 목적을 위해 본원에 인용되어 포함되는 미국 특허 제5,029,130호는 분리형 게이트 메모리 셀 및 그의 형성 방법을 개시하며, 이 형성 방법은 채널 영역을 사이에 개재시켜서 소스 영역과 드레인 영역을 기판에 형성하는 것을 포함한다. 플로팅 게이트는 채널 영역의 한 부분 위에 배치되어 그 한 부분의 전도성을 제어하고, 제어 게이트는 채널 영역의 다른 부분 위에 배치되어 그 다른 부분의 전도성을 제어한다. 제어 게이트는 플로팅 게이트까지 그 위에서 연장된다. 플로팅 게이트와 제어 게이트 사이의 절연 물질은 터널 유전체(예: 이산화규소, 산화물이라고도 함)로 지칭되는데, 왜냐하면 소거 동작 동안 전자가 이 유전체를 통해 터널링하기 때문이다.
분리형 게이트 메모리 셀 어레이와 동일한 웨이퍼(기판) 상에 고전압 논리 소자를 형성하는 것도 공지되어 있다. 도 1a 내지 도 1g는 종래의 방법에 따라 분리형 게이트 메모리 셀과 동일한 웨이퍼 상에 고전압 논리 소자(예: 12 볼트 논리 소자)를 형성하는 단계를 도시한다. 실리콘 반도체 기판(10)은 상면(10a), 메모리 셀 영역(14), 및 논리 영역(16)을 갖는다. 반도체 기판(10)은 마스킹되고, 즉 포토 레지스트가 증착되고, 마스크를 사용하여 선택적으로 노출되고, 포토리소그래피 공정을 사용하여 패터닝되어(즉, 일부분이 선택적으로 제거되어), 하부 재료의 부분이 남아있는 포토 레지스트에 의해 덮인 상태로 되는 반면 하부 재료의 다른 부분(여기서는 실리콘 반도체 기판(10), 특히 상면(10a))은 노출된 상태로 된다. 이렇게 노출된 기판 부분은 식각된 다음 유전체(예: 산화물)로 채워지는 트렌치를 남기고 (포토레지스트가 제거된 후에) 도 1a에 도시된 바와 같이 웨이퍼의 논리 영역(16)에 격리 영역(12)을 형성한다. 격리 영역(12)은 웨이퍼(미도시)의 메모리 셀 영역(14)에 유사하게 형성되어, 활성 영역(13) 및 격리 영역(12)을 교번하는 칼럼(column)을 정의한다.
도 1b에 도시된 바와 같이, 기판(10) 상에 유전체(예: 이산화규소, 이하, '산화물'로 지칭됨)(18)가 형성되고, 산화물층(18) 상에 폴리실리콘(이하, '폴리'로 지칭됨)층(20)이 형성되고, 폴리층(20) 상에 질화규소(이하, '질화물' 로 지칭됨)층(22)이 형성된다. 웨이퍼는 포토레지스트로 마스킹되고, 질화물층(22)은 메모리 셀 영역(14)의 포토레지스트의 개구를 통해 선택적으로 식각되어, 하부 폴리층(20)의 부분을 노출시킨다. 폴리층(20)의 노출된 부분은 산화 공정을 사용하여 산화되어, (포토레지스트가 제거된 후에) 도 1c에 도시된 바와 같이, 폴리층(20) 상에 산화물 영역(24)을 형성한다.
질화물 식각을 이용하여 남아있는 질화물층(22)을 제거한다. 이방성 폴리 식각을 이용하여, 폴리층(20)의 노출된 부분을 제거하여, 도 1d에 도시된 바와 같이, 메모리 셀 영역(14) 내의 산화물 영역(24) 아래에 폴리층(20)의 블록(20a)(폴리 블록(20a)은 메모리 셀의 플로팅 게이트를 구성할 것임)을 남긴다. 산화물 식각을 이용하여 산화물층(18)의 노출된 부분(즉, 폴리층(20)의 남아있는 부분 아래에 있지 않은 부분)을 제거한다. 그 다음, 도 1e에 도시된 바와 같이, 산화물층(26)이 증착(이는 또한 산화물 영역(24)을 두껍게 함) 및/또는 산화(이는 산화물 영역(24)에 영향을 미치지 않음)에 의해 구조물 위에 형성된다. 그 다음, 구조물 상에(즉, 산화물층(26) 및 산화물 영역(24) 상에) 폴리층이 형성된다. 그 다음, 폴리층 상에 포토레지스트를 형성하고 패터닝함으로써 폴리층이 패터닝되어, 폴리층의 부분이 노출된다. 폴리층의 노출된 부분은 폴리 식각에 의해 선택적으로 제거되어, (포토레지스트가 제거된 후에) 도 1f에 도시된 바와 같이, 메모리 셀 영역의 폴리 블록(28a) 및 논리 영역의 폴리 블록(28b)을 남긴다. 절연 물질 증착 및 이방성 식각에 의해 절연 스페이서(30)가 폴리 블록(28a 및 28b)의 측면에 형성되고, 주입이 수행되어 기판(10)의 메모리 셀 영역(14) 내에 소스 영역(32) 및 드레인 영역(34), 및 논리 영역(16) 내에 소스 영역(36) 및 드레인 영역(38)을 형성한다. 최종 구조물이 도 1g에 도시되어 있다.
상기 기술은 고전압 논리 소자(각각 폴리 블록(28b) 형태의 논리 게이트, 논리 게이트(28b)의 제1 단부 및 제2 단부에 인접한 소스 영역(36) 및 드레인 영역(38)을 가짐)와 동일한 기판(10) 상에 비휘발성 메모리 셀(각각 폴리층(20)의 잔여 부분으로부터 형성된 플로팅 게이트(20a), 폴리 블록(28a) 형태의 제어 게이트, 플로팅 게이트(20a)의 단부에 인접한 (또한 바람직하게는 부분적으로 단부 아래로 연장되는) 소스 영역(32), 및 제어 게이트(28a)의 단부에 인접한 드레인 영역(34))을 생성한다. 이 기술에는 많은 이점이 있다. 먼저, 동일한 폴리층이, 단일 폴리 증착을 사용하여, 메모리 셀의 제어 게이트(28a) 및 논리 소자의 논리 게이트(28b) 둘 모두를 형성하는 데 사용된다. 둘째로, 동일한 산화물층(26)이 논리 소자용 게이트 산화물(즉, 논리 게이트(28b)를 기판(10)으로부터 절연하기 위해 사용되는 산화물층), 메모리 셀용 워드 라인 산화물(즉, 제어 게이트(28a)를 기판(10)으로부터 절연하기 위해 사용되는 산화물층), 및 메모리 셀용 터널 산화물(즉, 소거 동작 시에 전자가 터널링하는 제어 게이트(28a)로부터 플로팅 게이트(20a)를 절연하는 산화물)로서 사용된다. 메모리 셀 영역(14) 및 논리 영역(16) 둘 모두에 소자를 형성하기 위한 공통 제조 단계는 제조 과정을 단순화 및 신속화하고, 제조 비용을 절감시킨다. 도 1e와 관련하여 설명된 바와 같이, 산화에 의해 산화물 영역(24)을 형성하게 되면, 제어 게이트(28a)를 마주보는 예리한 에지(120)에서 종단되는 오목한 상면을 갖는 플로팅 게이트(20a)가 형성되며, 이는 소거 시의 터널링 성능 및 효율을 향상시킨다(즉, 소거 동작은 제어 게이트(28a) 상에 고전압을 배치하여 전자로 하여금 플로팅 게이트(20a)의 예리한 에지(120)로부터 산화물층(26)을 통해 제어 게이트(28a)로 터널링하게 하는 것을 포함함). 제어 게이트(28a)는, 그 내부의 채널 영역의 전도성을 제어하기 위해 기판(10) 위에 수직으로 배치되고 기판으로부터 절연된 하부 부분, 및 전압 커플링을 위해 플로팅 게이트(20a)까지 그 위에서 연장되고 소거를 위해 플로팅 게이트의 예리한 에지(120)에 근접하는 제2 부분을 갖는다.
위에서 설명된 기술의 한가지 단점은 산화물층(26)의 두께가 논리 소자 및 메모리 셀 둘 모두에 대해 호환가능해야 한다는 것이다. 구체적으로, 산화물층(26)은 논리 게이트(28b) 및 제어 게이트(28a)의 고전압 동작을 위해 충분히 두꺼워야 하는 반면, 소거 동작 동안 플로팅 게이트(20a)로부터 제어 게이트(28a)로의 터널링이 가능하도록 충분히 얇아야 한다. 따라서, 이러한 고려사항의 균형을 맞추면, 제어 게이트(28a) 및 논리 게이트(28b)의 고전압 동작에 의해 구동되는 산화물층(26) 두께에 대한 하한이 존재하며, 이는 메모리 셀의 소거 동작들 동안 터널링이 발생하는 층(26)의 부분(즉, 제어 게이트(28a)와 플로팅 게이트(20a) 사이의 층(26) 부분)이 불필요하게 두꺼우므로 소거 성능 및 효율성을 제한하고, 내구성 성능을 제한함을 의미한다. 그러나, (제어 게이트(28a)와 기판(10) 사이에) 워드 라인 산화물 및 (논리 게이트(28b)와 기판(10) 사이에) 논리 게이트 산화물과 별도로 (제어 게이트(28a)와 플로팅 게이트(20a) 사이에) 터널 산화물을 형성하는 것은 제조 복잡성, 시간 및 비용을 상당히 증가시킬 뿐만 아니라, 이전에 형성된 워드 라인 산화물 및 논리 게이트 산화물의 무결성을 위험에 빠뜨려 수율을 낮출 수 있다.
워드 라인으로서 제어 게이트의 또는 논리 소자의 논리 게이트의 성능에 부정적 영향을 미치지 않으면서도 플로팅 게이트와 제어 게이트 사이에서 메모리 셀 소거 효율을 증가시키는 것이 바람직할 것이며, 여기서 동일한 산화물층이 세 곳 모두에서 사용된다.
전술한 문제 및 요구는, 메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판, 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연되되, 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 플로팅 게이트, 기판 상면의 논리 영역을 따라 연장되고 제1 두께를 갖는 제1 부분, 기판 상면의 메모리 셀 영역을 따라 연장되고 제1 두께를 갖는 제2 부분, 및 전면 및 후면 에지를 따라 그리고 제1 및 제2 측면 에지를 따라 연장되는 제3 부분을 갖는 산화물층을 포함하되, 전면 에지를 따라 연장되는 산화물층의 제3 부분은 제1 두께를 갖고, 제1 측면 에지의 터널 영역 부분을 따라 연장되는 산화물층의 제3 부분은 제1 두께보다 작은 제2 두께, 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고 전면 에지 위에 수직으로 배치되고 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는 제어 게이트, 및 산화물층의 제1 부분 상에 논리 게이트를 갖는, 메모리 소자를 제공함으로써 해결된다. 산화물층의 제1 부분은 논리 게이트로부터 기판을 절연하고, 산화물층의 제2 부분은 제어 게이트 제1 부분으로부터 기판을 절연하고, 제1 측면 에지의 터널 영역 부분을 따라 산화물층의 제3 부분은 제어 게이트 제2 부분을 제1 측면 에지의 터널 영역 부분으로부터 절연한다.
메모리 소자를 형성하는 방법은 메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판을 제공하는 단계, 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연된 플로팅 게이트를 형성하되, 플로팅 게이트는 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 단계, 기판 상면의 논리 영역을 따라 연장되는 제1 부분, 및 기판 상면의 메모리 셀 영역을 따라 연장되는 제2 부분, 및 전면 및 후면 에지를 따라 그리고 제1 및 제2 측면 에지를 따라 연장되는 제3 부분을 갖는 산화물층을 형성하는 단계, 제1 측면 에지의 터널 영역 부분을 따라 산화물층의 제3 부분의 두께를 감소시키는 산화물 식각을 수행하되, 산화물층의 제1 및 제2 부분 및 플로팅 게이트의 전면 에지를 따른 산화물층의 제3 부분이 산화물 식각으로부터 보호되는 단계, 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고 전면 에지 위에 수직으로 그리고 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치되는 제2 부분을 갖는 제어 게이트를 형성하는 단계, 및 산화물층의 제1 부분 상에 논리 게이트를 형성하는 단계를 포함한다. 산화물층의 제1 부분은 논리 게이트로부터 기판을 절연하고 제1 두께를 갖고, 산화물층의 제2 부분은 제어 게이트 제1 부분으로부터 기판을 절연하고 제1 두께를 갖고, 제1 측면 에지의 터널 영역 부분을 따라 산화물층의 제3 부분은 제1 측면 에지의 터널 영역 부분으로부터 제어 게이트 제2 부분을 절연하고 제1 두께 보다 작은 제2 두께를 갖는다.
메모리 소자는 메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판, 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연되되, 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 플로팅 게이트, 기판 상면의 논리 영역을 따라 연장되고 제1 두께를 갖는 제1 부분 및 기판 상면의 메모리 셀 영역을 따라 연장되고 제1 두께를 갖는 제2 부분 및 전면 에지를 따라 연장되고 제1 두께를 갖는 제3 부분을 갖는 제1 산화물층, 제1 측면 에지의 터널 영역 부분을 따라 연장되고 상기 제1 두께보다 작은 제2 두께를 갖는 제2 산화물층, 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고 전면 에지 위에 수직으로 배치되고 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는 제어 게이트, 및 산화물층의 제1 부분 상에 논리 게이트를 포함한다. 제1 산화물층의 제1 부분은 논리 게이트로부터 기판을 절연하고, 제1 산화물층의 제2 부분은 제어 게이트 제1 부분으로부터 기판을 절연하고, 제1 측면 에지의 터널 영역 부분을 따라 제2 산화물층은 제1 측면 에지의 터널 영역 부분으로부터 제어 게이트 제2 부분을 절연한다.
메모리 소자를 형성하는 방법은 메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판을 제공하는 단계, 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연된 플로팅 게이트를 형성하되, 플로팅 게이트는 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 단계, 기판 상면의 논리 영역을 따라 연장되는 제1 부분, 및 기판 상면의 메모리 셀 영역을 따라 연장되는 제2 부분, 및 전면 및 후면 에지를 따라 그리고 제1 및 제2 측면 에지를 따라 연장되는 제3 부분을 갖는 제1 산화물층을 형성하는 단계, 제1 측면 에지의 터널 영역 부분을 따라 제1 산화물층의 제3 부분을 제거하는 산화물 식각을 수행하되, 제1 산화물층의 제1 및 제2 부분 및 플로팅 게이트의 전면 에지를 따른 제1 산화물층의 제3 부분이 산화물 식각으로부터 보호되는 단계, 제1 측면 에지의 터널 영역 부분을 따라 제2 산화물층을 형성하는 단계, 제1 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고 전면 에지 위에 수직으로 그리고 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치되는 제2 부분을 갖는 제어 게이트를 형성하는 단계, 및 제1 산화물층의 제1 부분 상에 논리 게이트를 형성하는 단계를 포함한다. 제1 산화물층의 제1 부분은 논리 게이트로부터 기판을 절연하고 제1 두께를 갖고, 제1 산화물층의 제2 부분은 제어 게이트 제1 부분으로부터 기판을 절연하고 제1 두께를 갖고, 제1 측면 에지의 터널 영역 부분을 따라 제2 산화물층은 제1 측면 에지의 터널 영역 부분으로부터 제어 게이트 제2 부분을 절연하고 제1 두께 보다 작은 제2 두께를 갖는다.
본 발명의 다른 목적 및 특징이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1g는 공통 기판 상에 메모리 셀 및 논리 소자를 형성하기 위한 종래의 단계를 도시하는 측단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 공통 기판 상에 메모리 셀 및 논리 소자를 형성하는 단계를 도시하는 측단면도이다.
도 3a 내지 도 3c는 본 발명에 따른 공통 기판 상에 메모리 셀 및 논리 소자를 형성하는 단계를 도시하는 평면도이다.
도 4는 주입을 도시하는 측단면도이다.
도 5는 본 발명의 대안적인 실시예를 도시하는 평면도이다.
도 6은 본 발명의 대안적인 실시예를 도시하는 평면도이다.
도 7a 내지 도 7d는 본 발명의 대안적인 실시예에 따른 공통 기판 상에 메모리 셀 및 논리 소자를 형성하는 단계를 도시하는 측단면도이다.
본 발명은 공통 기판 상에 메모리 셀 및 논리 소자를 형성하는 기술이며, 여기서 터널 산화물로서 사용되는 산화물층의 부분은 선택적으로 얇아진다.
도 2a 내지 도 2e 및 도 3a 내지 도 3c는 본 발명의 방법의 일 실시예의 단계를 개시한다. 공정은 도 1a 내지 도 1e와 관련하여 전술한 동일한 단계를 사용하여 시작하여, 도 2a의 메모리 셀 영역(14) 및 논리 소자 영역(16)의 단면도에 도시되고, 도 3a의 메모리 셀 영역(14)의 평면도에 도시된 구조를 생성한다. 이러한 처리 단계에서, 메모리 셀 영역(14)에는 활성 영역(13) 및 격리 영역(12)의 칼럼이 교대로 존재하며, 플로팅 게이트(20a)의 쌍은 각각의 활성 영역 칼럼(13)에 형성된다. 각각의 플로팅 게이트(20a)는 플로팅 게이트(20a)의 상면의 주변에서 예리한 에지(120, 122 및 124)에서 종단되는 오목한 상면을 갖는다. 각각의 플로팅 게이트(20a)는 각각의 격리 영역(12)과 부분적으로 중첩되어 임의의 오정렬에 대한 마진을 제공한다. 구체적으로, 플로팅 게이트(20a)의 각각의 쌍에 대해, 예리한 에지(120)는 서로 반대 방향을 향하는 2개의 플로팅 게이트(20a)의 2개의 에지(전면 에지(120)로도 지칭됨)이고, 예리한 에지(122)는 서로를 향하는 2개의 플로팅 게이트(20a)의 2개의 에지(후면 에지(122)로도 지칭됨)이고, 예리한 에지(124)는 예리한 에지(120 및 122) 사이에서 연장되는 각각의 플로팅 게이트(20a)의 2개의 에지이고 격리 영역(12)(측면 에지(124)로도 지칭됨) 위에 배치된다. 따라서, 각각의 플로팅 게이트(20a)에 대해, 전면 및 후면 에지(120 및 122)는 서로 대향하고, 2개의 측면 에지(124)(제1 및 제2 측면 에지(124)로도 지칭됨)는 서로 대향한다. 플로팅 게이트(20a)는 본원에서 직사각형으로 도시되고 설명되지만, 이들은 직사각형일 필요는 없다. 소스 라인 확산 영역(40)은 (공정에서 이후에 형성된 소스 영역의 로우를 함께 연결하기 위해) 각각 로우(row) 방향으로 그리고 플로팅 게이트(20a)의 쌍 사이에서 연장된다. 산화물층(26)은 3개의 부분: 기판 상면(10a)의 논리 영역(16)을 따라 연장되는 제1 부분(26a), 기판 상면(10a)의 메모리 셀 영역(14)을 따라 연장되는 제2 부분(26b), 및 플로팅 게이트(20a)의 측면 및 예리한 에지(120, 122, 124)를 따라 연장되는 제3 부분(26c)을 갖는 것으로 고려될 수 있다.
포토레지스트(42)는 구조물 위에 형성되고 포토레지스트(42)의 일부를 제거하도록 패터닝되어, 잔여 포토레지스트(42)가 논리 소자 영역(16)을 덮지만 메모리 셀 영역(14)의 일부만을 덮도록 한다. 구체적으로, 포토레지스트(42)는 전면 에지(120) 및 각 측면 에지(124)의 일부만을 덮는다. 그러나, 포토레지스트(42)에 의해 덮이지 않은 채로 남겨지는 것은, 도 2b 및 도 3b에 도시된 바와 같이, 그 위에 산화물층의 부분(26c)을 포함하는, 후면 에지(122) 및 각각의 측면 에지(124)의 일부이다.
그 다음, 산화물 식각(예: 습식 또는 건식 식각)이 산화물층(26c) 및 산화물(24)의 노출된 부분에 대해 수행되며, 도 2c에 도시된 바와 같이, 이는 측면 에지(124)의 부분 및 후면 에지(122)(고전압 동작을 겪지 않음) 상에서 층 부분(26c)의 두께를 감소시킨다. 포토레지스트(42)는 논리 소자 영역(16)의 산화물층 부분(26a) 뿐만 아니라, 인접한 전면 에지(120)(그 위에 제어 게이트가 결국 형성될 것임) 및 산화물층의 다른 부분(26c)인 기판 표면 상의 산화물층 부분(26b)을 보호한다.
포토레지스트(42)가 제거된 후, 도 2d 및 도 3c에 도시된 바와 같이, 폴리 블록(28a)으로 형성된 제어 게이트 및 폴리 블록(28b)으로 형성된 논리 게이트를 형성하기 위해 도 1e 및 도 1f와 관련하여 전술한 바와 같은 폴리층 증착 및 패터닝이 수행된다. 각각의 로우의 제어 게이트(28a)는 연속적인 워드 라인(WL)으로 형성된다. 각각의 제어 게이트(28a)는 각각의 전면 에지(120)까지 그 위로, 그리고 각각의 측면 에지(124) 일부분 위로 연장되고, 층 부분(26c)이 도 2c에 도시된 산화물 식각에 의해 얇아지고 이제 제어 게이트(28a)에 의해 수직으로 덮이는 각각의 측면 에지(124)의 터널 영역 부분(TR)을 포함한다. 구체적으로, 터널 영역 부분(TR)은 산화물층(26a)이 얇아지고 나중에 제어 게이트(28a)에 의해 수직으로 덮인 각각의 측면 에지(124)의 해당 부분이다. 도 1f와 관련하여 위에서 설명한 나머지 단계가 수행되어, 도 2e에 도시된 최종 구조물을 생성하게 된다. 바람직하게는, 도 4에 도시된 바와 같이, 단일 주입이 메모리 셀 영역(14)에서의 드레인 영역(34)과, 논리 영역(16)에서의 소스 영역(36) 및 드레인 영역(38)을 동시에 형성하기 위해 이용된다.
생성된 구조물은 제1 두께를 갖는 산화물층(26)의 부분(즉, 산화물 부분(26a 및 26b))에 의해 기판(10)으로부터 절연된 논리 게이트(28b) 및 제어 게이트(28a)를 갖고, 제어 게이트(28a)는 제1 두께보다 작은 제2 두께를 갖는 산화물(26c)의 얇아진 부분에 의해 측면 에지(124)의 터널 영역 부분(TR)으로부터 절연된다. 이러한 구조물은, 논리 소자의 성능을 손상시키거나 제어 게이트(28a) 아래의 기판의 채널 영역 부분의 전도성을 제어하는 제어 게이트(28a)의 능력에 악영향을 미치지 않고, 제어 게이트(28a)와 측면 에지(124)의 터널 영역 부분(TR) 사이의 터널링 효율을 향상시킴으로써 메모리 셀의 소거 효율 및 성능을 향상시킨다. 구체적으로, 전술한 기술은, 논리 게이트(28b) 및 제어 게이트(28a)가 형성되고 이들을 기판(10)으로부터 절연하는 산화물층 부분(26a, 26b)을 손상시킬 위험이 없이 측면 에지(124)의 터널 영역 부분(TR) 상에 산화물층(26c)을 얇게 한다.
도 5는, 노치(44)가 플로팅 게이트(20a)의 중심 부분에서 워드 라인(WL)에 형성되어 제어 게이트(28a)의 돌출 탭(46)이 플로팅 게이트(20a)의 중심보다 측면 에지(124) 위로 더 연장되는 것을 제외하고, 도 3c에 도시된 실시예와 동일한 대안적인 실시예를 도시한다(즉, 각각의 제어 게이트(28a)는 전면 에지(120)에 대해 플로팅 게이트(20a)의 중앙 부분보다 측면 에지(124)의 부분에 걸쳐 더 깊게 연장되어, 제어 게이트(28a)가 제1 측면 에지(124)의 터널 영역 부분(TR)과 제2 측면 에지(124)의 터널 영역 부분(TR) 사이에 위치한 플로팅 게이트(20a)의 일부 위로 수직으로 연장되지 않도록 한다). 노치(44)는 (소거에 기여하지 않는 플로팅 게이트(20a)의 중심 영역에서) 제어 게이트(28a)와 플로팅 게이트(20a) 사이의 중첩량을 감소시켜, 제어 게이트(28a)와 플로팅 게이트(20a) 사이의 용량성 커플링을 감소시키고, 이는 결국 소거 효율을 추가로 향상시킬 수 있다.
도 6은, 플로팅 게이트(20a)의 각각의 로우에 대해, 대안적인 탭(46)이 생략되어, 각각의 제어 게이트(28a)가 각각의 하부 플로팅 게이트(20a)에 대한 하나의 측면 에지의 단지 하나의 터널 영역 부분(TR) 위로 연장되는 것을 제외하고는, 도 5에 도시된 실시예와 동일한 다른 대안적인 실시예를 도시한다. 탭(46)의 패턴은 로우별로 교대될 수 있으므로, 플로팅 게이트(20a)의 짝수 번호의 로우에서의 탭(46)은, 도 6에 도시된 바와 같이, 플로팅 게이트(20a)의 홀수 번호의 로우의 탭(46)과 상이한 격리 영역(12) 위에 배치된다.
도 7a 내지 도 7d는 도 2b에 도시된 구조물로 시작하는 또 다른 대안적인 실시예를 도시한다. 그러나, 산화물층(26c)의 노출된 부분이 유지되지만 두께가 감소되는 도 2c에 도시된 산화물 식각의 결과와 달리, 도 7a에 도시된 바와 같이, 산화물 식각은 노출된 산화물을 완전히 제거하도록 수행된다(즉, 습식 또는 건식 산화물 식각은 산화물층(26c) 및 산화물(24)의 노출된 부분 상에서 수행되며, 이는 측면 에지(124) 및 후면 에지(122) 상의 산화물층 부분(26c)을 제거하고 산화물(24)의 노출된 부분을 제거한다). 포토레지스트(42)는 논리 소자 영역(16)의 산화물층 부분(26a) 뿐만 아니라, 인접한 전면 에지(120)(그 위에 제어 게이트가 결국 형성될 것임) 및 포토레지스트(42)에 의해 보호된 산화물층의 다른 부분(26c)인 기판 표면 상의 산화물층 부분(26b)을 보호한다.
그 다음, 도 7b에 도시된 바와 같이, 산화물층(50)이 (예: 열 산화에 의해) 플로팅 게이트(20a) 및 기판(10)의 노출된 부분 상에 형성된다. 층(50)의 두께는 터널 산화물에 최적화될 수 있고, 잔여 산화물층 부분(26a, 26b 및 26c)의 두께보다 작다. 산화물(50)의 형성은 저전압 동작에 적합한 논리 소자를 형성하기 위해 논리 소자 영역(16)에서 동시에 수행될 수 있다. 포토레지스트(42)가 제거된 후, 구조물이 도 2d와 관련하여 전술한 바와 같이 처리되어, 도 7c에 도시된 바와 같이, 논리 게이트(28b) 및 제어 게이트(28a)를 형성한다. 그 다음, 이러한 구조는 도 2e와 관련하여 전술한 바와 같이 처리되어, 도 7d에 도시된 바와 같이, 다양한 소스 및 드레인 영역을 형성한다. 이 실시예는 도 3c, 도 5 및 도 6에서 임의의 구성을 형성하는 데 이용될 수 있다. 이 실시예의 이점은 산화물층(50) 두께가 산화물층(26c)의 얇은 부분의 두께에 대해 더 잘 제어될 수 있다는 것이다.
본 발명은 위에서 설명되고 본원에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형을 포괄한다는 것이 이해될 것이다. 예를 들어, 본원에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 포함될 수 있는 하나 이상의 특징을 언급한다. 위에서 설명한 재료, 공정, 및 수치 예는 단지 예시적인 것일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법의 단계가 도시된 또는 청구되는 정확한 순서로 수행될 필요가 있는 것은 아니다. 마지막으로, 메모리 셀을 형성하기 위한 전술한 기술은 또한 논리 소자 영역(16)이 결여된 소자에서 사용될 수 있다.
본원에서 사용된 바와 같이, 용어 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료, 요소 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료, 요소 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료, 요소 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소를 함께 전기적으로 접속시키는 어떠한 중간 재료 또는 요소도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소를 함께 전기적으로 접속시키는 중간 재료 또는 요소가 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 어떤 요소를 형성하는 것은 그 사이에 중간 재료/요소 없이 기판 상에 해당 요소를 직접적으로 형성하는 것 뿐만 아니라, 그 사이에 하나 이상의 중간 재료/요소를 두고 기판 상에 해당 요소를 간접적으로 형성하는 것을 포함할 수 있다.

Claims (26)

  1. 메모리 소자로서,
    메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판;
    상기 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연되되, 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 플로팅 게이트;
    상기 기판 상면의 논리 영역을 따라 연장되고 제1 두께를 갖는 제1 부분, 상기 기판 상면의 메모리 셀 영역을 따라 연장되고 상기 제1 두께를 갖는 제2 부분, 및 상기 전면 및 후면 에지를 따라 그리고 상기 제1 및 제2 측면 에지를 따라 연장되는 제3 부분을 갖는 산화물층을 포함하되;
    상기 전면 에지를 따라 연장되는 상기 산화물층의 제3 부분은 상기 제1 두께를 갖고, 상기 제1 측면 에지의 터널 영역 부분을 따라 연장되는 상기 산화물층의 제3 부분은 상기 제1 두께보다 작은 제2 두께;
    상기 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고, 상기 전면 에지 위에 수직으로 그리고 상기 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는 제어 게이트; 및
    상기 산화물층의 제1 부분 상에 논리 게이트를 갖고;
    상기 산화물층의 제1 부분은 상기 논리 게이트로부터 상기 기판을 절연하고, 상기 산화물층의 제2 부분은 상기 제어 게이트 제1 부분으로부터 상기 기판을 절연하고, 상기 제1 측면 에지의 터널 영역 부분을 따른 상기 산화물층의 제3 부분은 상기 제1 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하는, 메모리 소자.
  2. 제1항에 있어서, 상기 플로팅 게이트의 상면은 상기 전면 및 후면 에지 및 상기 제1 및 제2 측면 에지가 예리한 에지이도록 오목한, 메모리 소자.
  3. 제1항에 있어서,
    상기 플로팅 게이트의 단부에 인접한 상기 기판 내의 제1 소스 영역;
    상기 제어 게이트의 단부에 인접한 상기 기판 내의 제1 드레인 영역;
    상기 논리 게이트의 제1 단부에 인접한 상기 기판 내의 제2 소스 영역; 및
    상기 논리 게이트의 제2 단부에 인접한 상기 기판 내의 제2 드레인 영역을 더 포함하는, 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 측면 에지의 터널 영역 부분을 따라 연장되는 상기 산화물층의 제3 부분은 상기 제2 두께를 갖고;
    상기 제어 게이트 제2 부분은 상기 제2 측면 에지의 터널 영역 부분 위에 수직으로 추가로 배치되고;
    상기 제2 측면 에지의 터널 영역 부분을 따른 상기 산화물층의 제3 부분은 상기 제2 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하는, 메모리 소자.
  5. 제4항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되는, 메모리 소자.
  6. 제4항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되지 않는, 메모리 소자.
  7. 메모리 소자를 형성하는 방법으로서,
    메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판을 제공하는 단계;
    상기 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연된 플로팅 게이트를 형성하되, 상기 플로팅 게이트는 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 단계;
    상기 기판 상면의 논리 영역을 따라 연장되는 제1 부분, 상기 기판 상면의 메모리 셀 영역을 따라 연장되는 제2 부분, 및 상기 전면 및 후면 에지를 따라 그리고 상기 제1 및 제2 측면 에지를 따라 연장되는 제3 부분을 갖는 산화물층을 형성하는 단계;
    상기 제1 측면 에지의 터널 영역 부분을 따라 상기 산화물층의 제3 부분의 두께를 감소시키는 산화물 식각을 수행하되, 상기 산화물층의 제1 및 제2 부분 및 상기 플로팅 게이트의 전면 에지를 따른 상기 산화물층의 제3 부분은 상기 산화물 식각으로부터 보호되는 단계;
    상기 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고, 상기 전면 에지 위에 수직으로 그리고 상기 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는 제어 게이트를 형성하는 단계; 및
    상기 산화물층의 제1 부분 상에 논리 게이트를 형성하는 단계를 포함하되;
    상기 산화물층의 제1 부분은 상기 논리 게이트로부터 상기 기판을 절연하고 제1 두께를 갖고, 상기 산화물층의 제2 부분은 상기 제어 게이트 제1 부분으로부터 상기 기판을 절연하고 상기 제1 두께를 갖고, 상기 제1 측면 에지의 터널 영역 부분을 따른 상기 산화물층의 제3 부분은 상기 제1 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하고 상기 제1 두께 보다 작은 제2 두께를 갖는, 방법.
  8. 제7항에 있어서,
    상기 플로팅 게이트의 상면이 오목하도록, 그리고 상기 전면 및 후면 에지 및 상기 제1 및 제2 측면 에지가 예리한 에지이도록 상기 플로팅 게이트의 상면을 산화시키는 단계를 더 포함하는, 방법.
  9. 제7항에 있어서, 상기 제어 게이트를 형성하는 단계 및 상기 논리 게이트를 형성하는 단계는,
    상기 산화물층의 제1, 제2 및 제3 부분 상에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층의 부분들을 선택적으로 제거하여 상기 폴리실리콘층의 제1 부분을 상기 형성된 제어 게이트로서 남기고, 상기 폴리실리콘층의 제2 부분을 상기 형성된 논리 게이트로서 남기는 단계를 포함하는, 방법.
  10. 제7항에 있어서,
    상기 플로팅 게이트의 단부에 인접한 상기 기판 내의 제1 소스 영역을 형성하는 단계;
    상기 제어 게이트의 단부에 인접한 상기 기판 내의 제1 드레인 영역을 형성하는 단계;
    상기 논리 게이트의 제1 단부에 인접한 상기 기판 내의 제2 소스 영역을 형성하는 단계; 및
    상기 논리 게이트의 제2 단부에 인접한 상기 기판 내의 제2 드레인 영역을 형성하는 단계를 더 포함하되;
    상기 제1 드레인 영역, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 형성하는 단계는 주입 공정에 의해 동시에 수행되는, 방법.
  11. 제7항에 있어서,
    상기 산화물 식각을 수행하는 단계는 상기 제2 측면 에지의 터널 영역 부분을 따라 상기 산화물층의 제3 부분의 두께를 감소시키는 단계를 더 포함하고;
    상기 제어 게이트 제2 부분은 상기 제2 측면 에지의 터널 영역 부분 위에 수직으로 배치되고;
    상기 제2 측면 에지의 터널 영역 부분을 따른 상기 산화물층의 제3 부분은 상기 제2 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하고 상기 제2 두께를 갖는, 방법.
  12. 제11항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되는, 방법.
  13. 제11항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되지 않는, 방법.
  14. 메모리 소자로서,
    메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판;
    상기 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연되되, 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 플로팅 게이트;
    상기 기판 상면의 논리 영역을 따라 연장되고 제1 두께를 갖는 제1 부분, 상기 기판 상면의 메모리 셀 영역을 따라 연장되고 상기 제1 두께를 갖는 제2 부분, 및 상기 전면 에지를 따라 연장되고 상기 제1 두께를 갖는 제3 부분을 갖는 제1 산화물층;
    상기 제1 측면 에지의 터널 영역 부분을 따라 연장되고 상기 제1 두께보다 작은 제2 두께를 갖는 제2 산화물층;
    상기 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고, 상기 전면 에지 위에 수직으로 그리고 상기 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는 제어 게이트; 및
    상기 산화물층의 제1 부분 상에 논리 게이트를 포함하되;
    상기 제1 산화물층의 제1 부분은 상기 논리 게이트로부터 상기 기판을 절연하고, 상기 제1 산화물층의 제2 부분은 상기 제어 게이트 제1 부분으로부터 상기 기판을 절연하고, 상기 제1 측면 에지의 터널 영역 부분을 따른 상기 제2 산화물층은 상기 제1 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하는, 메모리 소자.
  15. 제14항에 있어서, 상기 플로팅 게이트의 상면은 상기 전면 및 후면 에지 및 상기 제1 및 제2 측면 에지가 예리한 에지이도록 오목한, 메모리 소자.
  16. 제14항에 있어서,
    상기 플로팅 게이트의 단부에 인접한 상기 기판 내의 제1 소스 영역;
    상기 제어 게이트의 단부에 인접한 상기 기판 내의 제1 드레인 영역;
    상기 논리 게이트의 제1 단부에 인접한 상기 기판 내의 제2 소스 영역; 및
    상기 논리 게이트의 제2 단부에 인접한 상기 기판 내의 제2 드레인 영역을 더 포함하는, 메모리 소자.
  17. 제14항에 있어서,
    상기 제2 산화물층은 상기 제2 측면 에지의 터널 영역 부분을 따라 추가로 연장되고 상기 제2 두께를 갖고;
    상기 제어 게이트 제2 부분은 상기 제2 측면 에지의 터널 영역 부분 위에 수직으로 추가로 배치되고;
    상기 제2 측면 에지의 터널 영역 부분을 따른 상기 제2 산화물층은 상기 제2 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하는, 메모리 소자.
  18. 제17항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되는, 메모리 소자.
  19. 제17항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되지 않는, 메모리 소자.
  20. 메모리 소자를 형성하는 방법으로서,
    메모리 셀 영역 및 논리 영역을 갖는 기판 상면을 갖는 반도체 재료의 기판을 제공하는 단계;
    상기 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 이로부터 절연된 플로팅 게이트를 형성하되, 상기 플로팅 게이트는 대향하는 전면 및 후면 에지에서 그리고 대향하는 제1 및 제2 측면 에지에서 종단되는 상면을 포함하는 단계;
    상기 기판 상면의 논리 영역을 따라 연장되는 제1 부분, 상기 기판 상면의 메모리 셀 영역을 따라 연장되는 제2 부분, 및 상기 전면 및 후면 에지를 따라 그리고 상기 제1 및 제2 측면 에지를 따라 연장되는 제3 부분을 갖는 제1 산화물층을 형성하는 단계;
    상기 제1 측면 에지의 터널 영역 부분을 따라 상기 제1 산화물층의 제3 부분을 제거하는 산화물 식각을 수행하되, 상기 제1 산화물층의 제1 및 제2 부분 및 상기 플로팅 게이트의 전면 에지를 따른 상기 제1 산화물층의 제3 부분은 상기 산화물 식각으로부터 보호되는 단계;
    상기 제1 측면 에지의 터널 영역 부분을 따라 제2 산화물층을 형성하는 단계;
    상기 제1 산화물층의 제2 부분 상에 배치된 제1 부분을 갖고, 상기 전면 에지 위에 수직으로 그리고 상기 제1 측면 에지의 터널 영역 부분 위에 수직으로 배치된 제2 부분을 갖는 제어 게이트를 형성하는 단계; 및
    상기 제1 산화물층의 제1 부분 상에 논리 게이트를 형성하는 단계를 포함하되;
    상기 제1 산화물층의 제1 부분은 상기 논리 게이트로부터 상기 기판을 절연하고 제1 두께를 갖고, 상기 제1 산화물층의 제2 부분은 상기 제어 게이트 제1 부분으로부터 상기 기판을 절연하고 상기 제1 두께를 갖고, 상기 제1 측면 에지의 터널 영역 부분을 따른 상기 제2 산화물층은 상기 제1 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하고 상기 제1 두께 보다 작은 제2 두께를 갖는, 방법.
  21. 제20항에 있어서,
    상기 플로팅 게이트의 상면이 오목하도록, 그리고 상기 전면 및 후면 에지 및 상기 제1 및 제2 측면 에지가 예리한 에지이도록 상기 플로팅 게이트의 상면을 산화시키는 단계를 더 포함하는, 방법.
  22. 제20항에 있어서, 상기 제어 게이트를 형성하는 단계 및 상기 논리 게이트를 형성하는 단계는,
    상기 제1 산화물층의 제1, 제2 및 제3 부분 상에 및 상기 제2 산화물층 상에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층의 부분들을 선택적으로 제거하여 상기 폴리실리콘층의 제1 부분을 상기 형성된 제어 게이트로서 남기고, 상기 폴리실리콘층의 제2 부분을 상기 형성된 논리 게이트로서 남기는 단계를 포함하는, 방법.
  23. 제20항에 있어서,
    상기 플로팅 게이트의 단부에 인접한 상기 기판 내의 제1 소스 영역을 형성하는 단계;
    상기 제어 게이트의 단부에 인접한 상기 기판 내의 제1 드레인 영역을 형성하는 단계;
    상기 논리 게이트의 제1 단부에 인접한 상기 기판 내의 제2 소스 영역을 형성하는 단계; 및
    상기 논리 게이트의 제2 단부에 인접한 상기 기판 내의 제2 드레인 영역을 형성하는 단계를 더 포함하되;
    상기 제1 드레인 영역, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 형성하는 단계는 주입 공정에 의해 동시에 수행되는, 방법.
  24. 제20항에 있어서,
    상기 제2 산화물층을 형성하는 단계는 상기 제2 측면 에지의 터널 영역 부분을 따라 상기 제2 산화물층을 형성하는 단계를 더 포함하고;
    상기 제어 게이트 제2 부분은 상기 제2 측면 에지의 터널 영역 부분 위에 수직으로 배치되고;
    상기 제2 측면 에지의 터널 영역 부분을 따른 상기 제2 산화물층은 상기 제2 측면 에지의 터널 영역 부분으로부터 상기 제어 게이트 제2 부분을 절연하고 상기 제2 두께를 갖는, 방법.
  25. 제24항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되는, 방법.
  26. 제24항에 있어서, 상기 제어 게이트 제2 부분은 상기 제1 측면 에지의 터널 영역 부분과 상기 제2 측면 에지의 터널 영역 부분 사이에서 상기 플로팅 게이트의 부분 위에 수직으로 연장되지 않는, 방법.
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