KR20060072983A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 고집적화 추세에 부합하여 소자분리 특성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 산화 공정을 진행하여 트렌치 표면 상에 상기 트렌치 저면 가장자리 부분이 상대적으로 얇은 두께를 갖는 산화막을 형성하는 단계; 상기 결과물에 대해 1차 등방성 식각을 진행하여 트렌치 저면 가장자리의 기판 부분을 노출시키는 단계; 상기 결과물에 대해 2차 등방성 식각을 진행하여 노출된 트렌치 저면 가장자리 부분에 미세 홈을 형성하는 단계; 상기 미세 홈을 포함한 트렌치를 매립하도록 기판 전면 상에 매립절연막을 증착하는 단계; 상기 패드질화막이 노출되도록 매립절연막을 CMP하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 실리콘기판 2 : 패드산화막

3 : 패드질화막 4 : 트렌치

5 : 산화막 6 : 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 고집적화 추세에 부합하여 소자분리 특성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들간을 전기적으로 격리시키는 소자분리막을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고 있다. 이것은 기존 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상 의 버즈-빅(bird's-beak)이 발생되어 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 패터닝한다. 그런다음, 상기 패터닝된 패드질화막을 이용해서 그 아래의 패드산화막과 기판을 식각하여 트렌치를 형성한다.

이어서, 트렌치를 매립하도록 기판 결과물 상에 트렌치 매립산화막을 증착한 후, 패드질화막이 노출될 때까지 상기 매립산화막을 CMP(Chemical Mechanical Polishing)한다. 그런다음, 패드질화막 및 패드산화막을 제거하여 트렌치형의 소자분리막 형성을 완성한다.

그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.

먼저, 반도체 소자의 집적도가 증가됨에 따라, 이에 대응해서 소자분리 특성을 개선시키기 위해서는 소자분리막 깊이, 즉, 트렌치의 깊이를 더욱 깊게 해야 한다. 그런데, 이렇게 트렌치 깊이 깊어짐에 따라, 트렌치 내의 절연막 매립시, 보이드(void)가 발생되는 등, 트렌치 매립 불량이 유발되고, 이로 인해, 소자분리 특성이 저하되는 문제가 발생되고 있다.

또한, 소자분리 특성을 개선시키기 위해서는 소자분리 이온주입을 강화하여야 한다. 그런데, 이러한 소자분리 이온주입이 임계치 이상이 됨에 따라, 오히려 접합 캐패시턴스(junction capacitance) 증가에 의해 소자 동작속도 감소가 유발됨은 물론 접합 공핍(junction depletion) 감소에 의한 전계 증가로 레치-업(latch-up) 및 ESD 특성이 악화되는 현상이 발생되고 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 고집적화 추세에 부합하여 소자분리 특성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 산화 공정을 진행하여 트렌치 표면 상에 상기 트렌치 저면 가장자리 부분이 상대적으로 얇은 두께를 갖는 산화막을 형성하는 단계; 상기 결과물에 대해 1차 등방성 식각을 진행하여 트렌치 저면 가장자리의 기판 부분을 노출시키는 단계; 상기 결과물에 대해 2차 등방성 식각을 진행하여 노출된 트렌치 저면 가장자리 부분에 미세 홈을 형성하는 단계; 상기 미세 홈을 포함한 트렌치를 매립하도록 기판 전면 상에 매립절연막을 증착하는 단계; 상기 패드질화막이 노출되도록 매립절연막을 CMP하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

여기서, 상기 트렌치는 1500∼2500Å의 깊이로 형성한다.

상기 산화 공정은 750∼850℃의 온도로 수행하며, 또한, 상기 산화 공정은 트렌치 저면 및 측면 중심부에서는 200∼300Å 두께의 산화막이 성장되고, 트렌치 저면 가장자리에서는 50∼100Å 두께의 산화막이 성장되도록 수행한다.

상기 2차 등방성 식각은 노출된 트렌치 저면 가장자리 부분의 200∼300Å이 식각되도록 수행한다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 액티브 영역과 필드 영역을 갖는 실리콘기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 여기서, 상기 패드산화막(2)은 건식 산화 공정에 따라 650∼800℃ 정도의 온도에서 50∼100Å의 두께로 증착하며, 상기 패드질화막(3)은 1000∼3000Å의 두께로 증착한다.

그 다음, 공지의 포토리소그라피 공정에 따라 패드질화막(3)을 상에 기판 필드 영역 상부 부분을 노출시키는 감광막 패턴(도시안됨)을 형성한 후, 이러한 감광막 패턴을 식각마스크로 이용해서 상기 패드질화막(3)을 식각한다.

이어서, 식각된 패드질화막(3)을 하드마스크로 이용해서 기판 필드 영역 상의 패드산화막 부분과 그 아래의 기판 필드 영역을 소정 깊이만큼, 예컨데, 1500∼ 2500Å의 깊이만큼을 식각하여 트렌치(4)를 형성한다. 이때, 감광막 패턴은 기판 트렌치 식각시 함께 제거된다.

도 1b를 참조하면, 기판 결과물에 대해 산화 공정을 진행하여 트렌치(4) 표면 상에 산화막(5)을 형성한다. 이때, 상기 산화 공정은 트렌치(4)의 저면 가장자리의 산화막이 다른 부분에서 보다 상대적으로 얇은 두께로 성장되도록 수행함이 바람직하다. 예컨데, 상기 산화 공정은 750∼850℃의 저온에서 실시하며, 또한, 트렌치 저면 및 측면 중심부에서는 200∼300Å 정도의 두께, 그리고, 상기 트렌치 저면 가장자리에서는 50∼100Å 정도 두께의 산화막(5)이 성장되도록 수행한다.

도면부호 A는 상대적으로 얇은 두께로 산화막(5)이 증착된 부분을 나타낸다.

도 1c를 참조하면, 기판 결과물에 대해 1차 등방성 식각을 수행하고, 이를 통해, 상대적으로 얇은 두께로 성장된 트렌치(4) 저면 가장자리의 산화막 부분을 제거하고, 이를 통해, 상기 트렌치(4) 저면 가장자리의 기판 부분을 노출시킨다. 이때, 상기 1차 등방성 식각시에는 트렌치 저면 가장자리 부분을 제외한 나머지 트렌치 표면 부분은 산화막(5)에 의해 노출되지 않도록 한다.

도면부호 B는 산화막이 제거되어 노출된 트렌치 저면 가장자리의 기판 부분을 나타낸다.

도 1d를 참조하면, 상기 기판 결과물에 대해 2차 등방성 식각을 진행하여 상기 1차 등방성 식각에 의해 노출된 기판 부분을 대략 300Å 정도, 바람직하게, 200∼300Å 정도를 식각하고, 이를 통해, 트렌치 저면 가장자리 부분에 미세 홈(C)을 형성한다.

도 1e를 참조하면, 상기 미세 홈(C)을 포함한 트렌치(4)를 완전 매립하도록 기판 결과물 상에 트렌치 매립절연막을 증착한다. 그런다음, 패드질화막이 노출될 때까지 상기 매립절연막을 CMP하고, 이어서, 습식식각 및 습식세정을 통해 패드질화막과 패드산화막을 차례로 제거하여, 본 발명에 따른 소자분리막(6)을 형성한다.

여기서, 본 발명의 소자분리막(6)은 1차 및 2차 등방성 식각을 통해 트렌치 저면 가장자리의 기판 부분을 일부 식각하여 홈을 형성해준 후, 이 홈을 포함한 트렌치 내에 절연막을 매립시켜 형성하므로, 종래의 그것과 비교해서 소자분리 특성이 개선된다.

따라서, 본 발명은 그 자체로 소자분리 특성을 개선시킬 수 있으므로, 소자분리 특성을 높이기 위한 이온주입 도우즈를 낮출 수 있으며, 이에 따라, 접합 캐패시턴스 감소를 통해 디램 소자의 동작 안정화 및 동작속도를 개선시킬 수 있음은 물론, 접합 캐패시턴스 감소 및 접합 공핍 증가에 의한 전계 감소를 통해 레치-업 및 ESD 특성을 개선시킬 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 2회에 걸친 등방성 식각을 추가를 통해 트렌치 저면 가장자리 부분에 홈을 형성한 후, 이 홈 내에 절연막을 매립시켜 줌으로써, 소자분리막 자체의 소자분리 특성을 개선시킬 수 있으며, 이에 따라, 고집적화 추세에 부합하는 소자분리 특성을 갖는 소자분리막을 제공할 수 있다.

Claims (5)

1. 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계;

   상기 기판 결과물에 대해 산화 공정을 진행하여 트렌치 표면 상에 상기 트렌치 저면 가장자리 부분이 상대적으로 얇은 두께를 갖는 산화막을 형성하는 단계;

   상기 결과물에 대해 1차 등방성 식각을 진행하여 트렌치 저면 가장자리의 기판 부분을 노출시키는 단계;

   상기 결과물에 대해 2차 등방성 식각을 진행하여 노출된 트렌치 저면 가장자리 부분에 미세 홈을 형성하는 단계;

   상기 미세 홈을 포함한 트렌치를 매립하도록 기판 전면 상에 매립절연막을 증착하는 단계;

   상기 패드질화막이 노출되도록 매립절연막을 CMP하는 단계; 및

   상기 패드질화막 및 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 트렌치는 1500∼2500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 산화 공정은 750∼850℃의 온도로 수행하는 것을 특 징으로 하는 반도체 소자의 소자분리막 형성방법.
4. 제 1 항에 있어서, 상기 산화 공정은 트렌치 저면 및 측면 중심부에서는 200∼300Å 두께의 산화막이 성장되고, 트렌치 저면 가장자리에서는 50∼100Å 두께의 산화막이 성장되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 2차 등방성 식각은 노출된 트렌치 저면 가장자리 부분의 200∼300Å이 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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