KR100875350B1 - 디봇 방지를 위한 ｓｔｉ형성방법 - Google Patents

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Abstract

본 발명은 디봇 방지를 위한 STI형성방법에 관한 것으로서, 상세하게는 STI 형성과정에서 질화막의 하부에 갭필용 산화물과 동일한 산화물로 산화막을 형성하여서 CMP시에 선택비가 동일하여, 동일한 비율로 연마되므로 디봇이 발생하지 않는 디봇 방지를 위한 STI형성방법에 관한 것이다.
본 발명에 의한 디봇 방지를 위한 STI 형성방법은 실리콘 기판상에 질화막 형성, 트렌치 형성, 산화물 갭필, 습식식각 및 CMP의 과정을 포함하는 STI 형성방법에 있어서, 상기 질화막 형성 이전에 상기 갭필되어지는 산화물과 동일한 산화물로 산화막을 형성하는 단계 및 상기 산화막을 CMP로 제거하는 단계를 추가로 포함하고 있는 것을 특징으로 한다.
본 발명에 의하여 STI 형성시에 디봇의 발생을 억제하여, 반도체 소자의 불량률이 낮아져서 반도체 소자의 수율을 향상시키고 나아가 생산성을 증대시키는 효과가 있다.
디봇, STI, TEOS, CMP, 산화물

Description

디봇 방지를 위한 ＳＴＩ형성방법{Production method of STI without divot}
도 1은 디봇이 발생한 STI 단면도,
도 2는 본 발명의 일실시예로서 디봇 방지를 위한 STI 형성방법을 개략적으로 도시한 도면이다.
<도면의 주요부분에 대한 주요부호의 설명>
10 : 실리콘 기판 11 : TEOS(Ⅰ)층
12 : 질화막 13 : TEOS(Ⅱ)층
15 : 갭필용 TEOS
본 발명은 디봇 방지를 위한 STI형성방법에 관한 것으로서, 상세하게는 STI 형성과정에서 질화막의 하부에 갭필용 산화물과 동일한 산화물로 산화막을 형성하여서 CMP시에 선택비가 동일하여, 동일한 비율로 연마되므로 디봇이 발생하지 않는 디봇 방지를 위한 STI형성방법에 관한 것이다.
반도체 회로를 형성하기 위해서는 반도체 기판위에 무수히 많은 저항, 트랜지스터, 다이오드등이 형성되어져야 하며, 이러한 각각의 소자들은 전기적으로 분리될 필요가 있다. 또한 반도체 소자가 점차 고집적화되어감에 따라 이러한 소자들을 분리시키기 위한 반도체 소자의 분리막도 그 크기를 축소하는 다양한 방법들이 제안되고 있다.
과거 0.25㎛보다 큰 특성을 가지는 소자를 분리시키기 위하여 일반적으로 사용되고 있는 방법으로는 실리콘 부분 산화법(LOCOS, Local Oxidation of Silicon)이 있었다. 그러나 실리콘 부분산화법에서는 질화막 측면으로 산소가 일부 침투하여 질화막 측면 하부에 산화막이 형성되어서 질화막의 가장자리가 약간 들어올라가게 된다. 이러한 현상은 새의 부리효과(bird's beak effect)라 한다. 이러한 현상은 실리콘 부분 산화공정의 원하지 않는 부산물이다.
따라서 이러한 문제점을 극복하면서 0.25㎛이하 기술로서 대두된 것이 STI 분리(STI, Shallow Trench Isolation)이다. STI의 주요한 유전체 물질은 증착된 산화물이다. 그러나 이러한 STI 생성과정에서 도 1에서 보는 바와 같은 STI의 양 끝단의 산화막이 움푹 파이는 디봇(DIVOT)이 발생하게 된다. 즉, 반도체 기판(1)상에 STI(Shallow Trench Isolation)(2)가 형성되어지고, 상기 STI(2)의 끝단으로 디봇(3)이 발생하게 된다.
이러한 디봇은 STI를 형성할 때 습식식각공정을 사용하기 때문에 STI 영역에 생기게 된다. 문제는 이러한 디봇이 반도체 소자의 특성에 영향을 미친다는 것이다. 반도체 소자의 성능을 향상시키기 위해서 누설전류를 감소시켜야 한다. 미세한 선폭을 가지는 소자에서 누설 전류의 감소는 중요한 문제로 대두 되고 있으며 이런 누설전류의 원인 중 하나가 STI를 들 수 있는데, 여기서 디봇의 영향이 크다고 할 수 있다. 또한 플래쉬 소자의 경우 STI를 형성하고 난 후 코너 라운딩(corner rounding)을 하고 산화물을 증착시키는데 디봇의 영향으로 가장자리 영역에서 STI 시닝(thinning) 현상이 생기게 된다.
이는 소자의 성능 저하 및 전류 누설의 원인이 된다. 소자의 크기가 더욱 축소되고 있는 추세에서는 디봇이 차지하는 면적이 커짐에 따라 디봇의 제어는 필수적이다.
본 발명은 상기된 문제점을 개선하기 위하여 발명된 것으로서, 본 발명에 의하여 STI를 형성하는 과정에서 질화막의 하부에 갭필용 산화물과 동일한 산화물로 산화막을 형성하여서 디봇의 발생을 방지함으로서 반도체 소자의 성능을 향상시킬 수 있는 디봇 방지를 위한 STI 형성방법을 제공함에 그 목적이 있다.
본 발명에 의한 디봇 방지를 위한 STI 형성방법은 실리콘 기판상에 질화막 형성, 트렌치 형성, 산화물 갭필, 습식식각 및 CMP의 과정을 포함하는 STI 형성방법에 있어서, 상기 질화막 형성 이전에 상기 갭필되어지는 산화물과 동일한 산화물로 산화막을 형성하는 단계 및 상기 산화막을 CMP로 제거하는 단계를 추가로 포함하고 있는 것을 특징으로 한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 산화물이 TEOS인 것을 특징으로 한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 산화막의 두께가 900~1100Å인 것을 특징으로 한다.
이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.
본 발명에서는 갭필되어지는 산화물은 절연체로서의 역할을 할 수 있으면 산화물의 종류에 대해서는 특별한 제한을 두지 않지만, TEOS가 가장 바람직하다. 따 라서 이 후 실시예에서는 TEOS를 가지고 설명한다.
도 2a 내지 도 2h는 본 발명의 일실시예로서 디봇 방지를 위한 STI형성방법을 도시한 도면이다. 본 실시예에서의 STI는 실리콘 기판위에 TEOS(Ⅰ)층을 증착시키는 단계, 상기 TEOS(Ⅰ)층의 상부에 질화막을 증착시키는 단계, 상기 질화막위에 TEOS(Ⅱ)층을 증착시키는 단계, 사진식각공정으로 STI가 형성될 부분을 상기 실리콘 기판의 소정 깊이까지 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 TEOS로 갭필하는 단계, CMP로 상기 TEOS(Ⅱ)층과 상기 TEOS(Ⅱ)층 상부의 갭필된 TEOS를 제거하는 단계, 습식식각으로 상기 질화막을 제거하는 단계, CMP로 상기 TEOS(Ⅰ)층과 상기 TEOS(Ⅰ)층 상부의 갭필된 TEOS를 제거하는 단계를 포함한다.
이하 구체적으로 설명하면, 도 2a에서와 같이 반도체 기판(10)위에 패드 산화막(미도시)을 형성하고, 그 위에 TEOS를 증착시켜서 TEOS(Ⅰ)막(11)을 형성시킨다. 여기서 Ⅰ, Ⅱ는 TEOS층을 구분하기 위한 표시이다. 패드 산화막은 반도체 기판(10)과 TEOS(Ⅰ)막(11)사이의 스트레스를 방지하는 역할을 수행하게 되며, TEOS(Ⅰ)막(11)은 이후 증착될 TEOS(Ⅱ)막(13)보다는 두껍게 증착시킨다. 바람직하게는 900~1100Å의 두께로 증착시키는 것이 좋다. TEOS의 두께를 너무 두껍게 가져가면 포토 공정에 어려움이 있고, 또한 STI를 형성하기 위한 식각이 어렵고 갭필 또한 문제가 되기 때문에 1100Å을 초과하는 것은 바람직하지 않으며, 900Å 미만이면 공정을 진행하는 동안에 영향을 받을 수가 있다.
다음으로 도 2b와 같이, 상기 TEOS(Ⅰ)막(11)의 상부에 질화막(12)을 증착시키면 된다. 질화막(12)은 STI 산화막 식각과정동안 활성영역을 보호하는 하드 마스크로서의 역할을 수행하면서 동시에 화학적 기계적 평탄화 과정(CMP)에서 연마정지층으로서의 역할도 수행하게 된다.
다음으로 도 2c와 같이, TEOS(Ⅱ)막(13)을 증착시킨다.
다음으로 사진식각공정을 이용하여 상기 반도체 기판상에 소정의 깊이를 가지는 STI가 형성될 트렌치(14)를 형성하게 된다. 즉, 증착된 TEOS(Ⅱ)막(13)위에 STI를 형성하기 위하여 포토레지스트(미도시)를 도포시키고, 마스크 패턴을 웨이퍼 위에 전사한 후, 현상과정을 거치면서 패터닝된다. 이 후 식각을 통하여 실리콘 기판(10)을 소정의 깊이까지 식각하게 되어 도 2d와 같은 형태가 되도록 한다.
또한 상기 트렌치(14)는 추후 TEOS로 채워지는 과정에서 보이드(void)가 발생하는 것을 최대한 억제하기 위하여 상기 트렌치(14)의 하부로 갈수록 점점 좁아지는 형태를 이룰 수도 있다.
다음으로 상기 트렌치(14)에 산화물인 TEOS(15)를 증착시키게 된다. 즉, 반도체 기판(10)상에 형성된 STI는 반도체 소자를 분리시키기 위한 소자 분리막을 형 성하기 위하여 상기 트렌치(14)는 TEOS로 채워야 한다.
이를 위해 먼저 트렌치(14)의 실리콘과 증착될 산화막 사이의 경계면을 향상시키기 위하여 트렌치(14)의 노출된 표면에 산화막(미도시)을 형성한다. 고온 산화로(furnace)에서 산화막이 트렌치(14)의 노출된 우물에서 성장하게 된다.
이 후 반도체 기판(10) 전면에 걸쳐서 갭필용 TEOS(15)를 증착시켜서 도 2e와 같은 형상이 되도록 한다. 이러한 TEOS 증착 공정은 저압화학적기상증착(LPCVD)로를 사용하는 확산 또는 다양한 산화막 CVD를 사용하는 박막공정에서 수행된다.
다음으로 화학적 기계적 평탄화(CMP)를 이용하여 반도체 기판 상부면을 평탄화시킨다. 화학적 기계적 평탄화과정을 통하여 질화막(12)의 상부면까지 연마되어 진다. 이 과정에서 TEOS보다 더 단단한 물질인 질화막(12)은 연마정지층으로서 사용될 수 있다. 화학적 기계적 평탄화를 거치면서, TEOS(Ⅱ)막(13)과 그 상부의 갭필용 TEOS가 제거되어서 도 2f와 같이 반도체 상부는 평탄화된다.
다음으로 습식식각으로 질화막(12)을 제거하게 된다. 일반적으로 질화막(12)의 식각은 인산용액을 이용하여 식각하는데, 이 과정에서 질화막(12)과 TEOS 사이의 선택비가 달라서 질화막(12) 부분만 집중적으로 식각되어 도 2g와 같은 형상이 되다.
다음으로 CMP 공정을 이용하여 TEOS(Ⅰ)막(11)과 상기 TEOS(Ⅰ)막(11) 상부의 갭필용 TEOS를 제거하여 도 2h와 같은 형상의 STI가 형성되도록 한다. 여기서 CMP 중지점의 검출은 일반적으로 사용되는 방법을 사용하면 된다. 일실시예로서 CMP 모터의 전류를 이용하거나 화학 센서를 이용하게 된다. 모터의 전류를 이용하는 경우에는 막간의 마찰력의 차이를 이용하여 전류로 검출하는 것이고, 화학센서를 이용하는 경우에는 새로운 막이 드러나는 것을 센서로서 검출하는 것이다.
이러한 과정을 거쳐서 도 2h와 같이 디봇이 발생하지 않은 STI가 만들어진다.
종래의 방법에 의하면 질화막과 갭필용 산화물의 선택비가 달라, CMP시의 연마의 정도가 달라져서 디봇이 발생하였지만, 본 발명에 의하면 질화막의 하부에 갭필용 산화물과 동일한 산화물로 산화막을 형성하여서 선택비가 동일하여, 동일한 비율로 연마되므로 디봇이 발생하지 않게 되는 것이다.
본 발명에 의하여 STI 형성시에 디봇의 발생을 억제하여, 반도체 소자의 불량률이 낮아져서 반도체 소자의 수율을 향상시키고 나아가 생산성을 증대시키는 효과가 있다.

Claims (3)

  1. 실리콘 기판 상에 STI를 형성하는 방법에 있어서,
    실리콘 기판 상에 TEOS(Ⅰ)층을 증착시키는 단계;
    상기 TEOS(Ⅰ)층 상에 질화막을 증착시키는 단계;
    상기 질화막 상에 TEOS(Ⅱ)층을 증착시키는 단계;
    상기 실리콘 기판의 STI가 형성될 부분에 사진식각공정으로 소정 깊이까지 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 TEOS로 갭필하는 단계;
    상기 TEOS(Ⅱ)층과 상기 TEOS(Ⅱ)층 상부의 갭필된 TEOS를 CMP로 제거하는 단계;
    상기 질화막을 습식식각으로 제거하는 단계;및
    상기 TEOS(Ⅰ)층과 상기 TEOS(Ⅰ)층 상부의 갭필된 TEOS를 CMP로 제거하는 단계;를 포함하여 이루어진 것을 특징으로 하는 디봇 방지를 위한 STI 형성방법.
  2. 삭제
  3. 제1항에 있어서, 상기 TEOS(Ⅰ)층은 900~1100Å 범위의 두께로 증착되는 것을 특징으로 하는 디봇 방지를 위한 STI 형성방법.
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