JP2002289872A - 絶縁膜上のシリコン構造を有する半導体素子及びその製造方法 - Google Patents
絶縁膜上のシリコン構造を有する半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 絶縁膜上のシリコン構造を有する半導体素子
を提供する。 【解決手段】 絶縁膜１１０と、絶縁膜上に形成された
第１導電型の孤立されたシリコン領域１２０と、孤立さ
れたシリコン領域の一端部に形成された第２導電型のソ
ース領域１３０と、孤立されたシリコン領域の他端部に
ソース領域と離隔されるように形成された第２導電型の
ドレーン領域１４０と、ソース領域及びドレーン領域間
に配され、上部にチャンネルが形成されうる孤立された
ボディ領域１５０と、ソース領域及び孤立されたボディ
領域と接続されるように形成された第１導電型のボディ
コンタクト領域１６０と、ソース領域及びボディコンタ
クト領域の上部に形成された導電層１７０、及びソース
領域の上部の導電層のコンタクト領域と接触されるよう
に形成されたソース電極２１０を備える。
を提供する。 【解決手段】 絶縁膜１１０と、絶縁膜上に形成された
第１導電型の孤立されたシリコン領域１２０と、孤立さ
れたシリコン領域の一端部に形成された第２導電型のソ
ース領域１３０と、孤立されたシリコン領域の他端部に
ソース領域と離隔されるように形成された第２導電型の
ドレーン領域１４０と、ソース領域及びドレーン領域間
に配され、上部にチャンネルが形成されうる孤立された
ボディ領域１５０と、ソース領域及び孤立されたボディ
領域と接続されるように形成された第１導電型のボディ
コンタクト領域１６０と、ソース領域及びボディコンタ
クト領域の上部に形成された導電層１７０、及びソース
領域の上部の導電層のコンタクト領域と接触されるよう
に形成されたソース電極２１０を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に係り、特に、絶縁膜上のシリコン（Silicon
On Insulator；以下、ＳＯＩ）構造を有する半導体素子
及びその製造方法に関する。
製造方法に係り、特に、絶縁膜上のシリコン（Silicon
On Insulator；以下、ＳＯＩ）構造を有する半導体素子
及びその製造方法に関する。
【０００２】
【従来の技術】よく知られているＳＯＩ構造は、半導体
基板上に比較的に厚い絶縁膜及び単結晶シリコン膜が順
次形成された構造を意味する。また、ＳＯＩ構造を有す
る半導体素子は、単結晶シリコン膜に形成された孤立さ
れた素子を意味する。このように、ＳＯＩ構造を有する
半導体素子によれば、高電圧要素を含む半導体集積回路
を容易に製造でき、しかも、半導体集積回路の集積度を
も向上できる。
基板上に比較的に厚い絶縁膜及び単結晶シリコン膜が順
次形成された構造を意味する。また、ＳＯＩ構造を有す
る半導体素子は、単結晶シリコン膜に形成された孤立さ
れた素子を意味する。このように、ＳＯＩ構造を有する
半導体素子によれば、高電圧要素を含む半導体集積回路
を容易に製造でき、しかも、半導体集積回路の集積度を
も向上できる。
【０００３】しかし、従来のＳＯＩ構造を有する半導体
素子において、孤立されたボディ領域に固定された電圧
を印加することは不可能である。したがって、孤立され
たボディ領域はフローティング状態になり、ソースとド
レーンとの間に漏れ電流が生じ易い。これにより、素子
の電気的な特性が不安定になる。この理由から、最近、
ＳＯＩ構造を有する半導体素子の孤立されたボディ領域
に固定された電圧を印加するための方法が提案されてい
る。その代表的な方法が、ボディコンタクト構造を採用
する方法である。
素子において、孤立されたボディ領域に固定された電圧
を印加することは不可能である。したがって、孤立され
たボディ領域はフローティング状態になり、ソースとド
レーンとの間に漏れ電流が生じ易い。これにより、素子
の電気的な特性が不安定になる。この理由から、最近、
ＳＯＩ構造を有する半導体素子の孤立されたボディ領域
に固定された電圧を印加するための方法が提案されてい
る。その代表的な方法が、ボディコンタクト構造を採用
する方法である。
【０００４】図１Ａは、ボディコンタクト構造を採用し
た従来のＳＯＩ構造を有する半導体素子を示したレイア
ウト図である。そして、図１Ｂは、図１ＡのＩＢ−Ｉ
Ｂ’線断面図である。
た従来のＳＯＩ構造を有する半導体素子を示したレイア
ウト図である。そして、図１Ｂは、図１ＡのＩＢ−Ｉ
Ｂ’線断面図である。
【０００５】図１Ａ及び図１Ｂを参照すれば、ｐ-型の
半導体基板１０上に絶縁膜１１が形成され、この絶縁膜
１１上に孤立されたｐ-型シリコン領域１２が与えられ
る。前記孤立されたｐ-型シリコン領域１２内には、ｎ+
型ソース領域１３、ｎ+型ドレーン領域１４及びｐ-型ボ
ディ領域１５が形成される。ｐ-型ボディ領域１５は、
孤立されて存在し、上部にチャンネルが形成されうる。
前記ｐ-型ボディ領域１５の隣りには、ｐ+型ボディコン
タクト領域１６が形成される。ｐ-型シリコン領域１２
及びｐ+型ボディコンタクト領域１６の外周には、トレ
ンチアイソレーション膜１７が形成される。ゲート絶縁
膜１８及びゲート導電膜１９は、ｐ型チャンネル領域１
５の表面上に順次形成される。ｎ+型ソース領域１３及
びｎ+型ドレーン領域１４は、各々ソースコンタクト１
３ｃ及びドレーンコンタクト１４ｃを通じてソース電極
（図示せず）及びドレーン電極（図示せず）と接続され
る。ゲート導電膜１９は、ゲートコンタクト１９ｃを通
じてゲート電極２０と接続される。そして、ｐ+型ボデ
ィコンタクト領域１６は、ボディコンタクト１６ｃを通
じてボディコンタクト電極２１と接続され、各電極は層
間絶縁膜２２により互いに絶縁される。
半導体基板１０上に絶縁膜１１が形成され、この絶縁膜
１１上に孤立されたｐ-型シリコン領域１２が与えられ
る。前記孤立されたｐ-型シリコン領域１２内には、ｎ+
型ソース領域１３、ｎ+型ドレーン領域１４及びｐ-型ボ
ディ領域１５が形成される。ｐ-型ボディ領域１５は、
孤立されて存在し、上部にチャンネルが形成されうる。
前記ｐ-型ボディ領域１５の隣りには、ｐ+型ボディコン
タクト領域１６が形成される。ｐ-型シリコン領域１２
及びｐ+型ボディコンタクト領域１６の外周には、トレ
ンチアイソレーション膜１７が形成される。ゲート絶縁
膜１８及びゲート導電膜１９は、ｐ型チャンネル領域１
５の表面上に順次形成される。ｎ+型ソース領域１３及
びｎ+型ドレーン領域１４は、各々ソースコンタクト１
３ｃ及びドレーンコンタクト１４ｃを通じてソース電極
（図示せず）及びドレーン電極（図示せず）と接続され
る。ゲート導電膜１９は、ゲートコンタクト１９ｃを通
じてゲート電極２０と接続される。そして、ｐ+型ボデ
ィコンタクト領域１６は、ボディコンタクト１６ｃを通
じてボディコンタクト電極２１と接続され、各電極は層
間絶縁膜２２により互いに絶縁される。
【０００６】このように、従来のＳＯＩ構造を有する半
導体素子は、ボディコンタクト電極２１を通じて、孤立
されたｐ-型ボディ領域１５に接地電位のように固定さ
れた電圧を印加できる。しかし、前記半導体素子はボデ
ィコンタクト１６ｃにより素子の面積が広まり、特に、
多数のトランジスターを使って一つの応用回路を構成す
る場合、使われるトランジスターの数に比例するボディ
コンタクト領域が必要になるため、素子の集積度が一層
下がる。
導体素子は、ボディコンタクト電極２１を通じて、孤立
されたｐ-型ボディ領域１５に接地電位のように固定さ
れた電圧を印加できる。しかし、前記半導体素子はボデ
ィコンタクト１６ｃにより素子の面積が広まり、特に、
多数のトランジスターを使って一つの応用回路を構成す
る場合、使われるトランジスターの数に比例するボディ
コンタクト領域が必要になるため、素子の集積度が一層
下がる。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する技術的課題は、高い集積度を有しながら、孤立され
たボディ領域に一定の電圧を印加できるＳＯＩ構造を有
する半導体素子を提供することである。
する技術的課題は、高い集積度を有しながら、孤立され
たボディ領域に一定の電圧を印加できるＳＯＩ構造を有
する半導体素子を提供することである。
【０００８】本発明が解決しようとする他の技術的課題
は、前記ＳＯＩ構造を有する半導体素子を製造する方法
を提供することである。
は、前記ＳＯＩ構造を有する半導体素子を製造する方法
を提供することである。
【０００９】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明によるＳＯＩ構造を有する半導体素子
は、絶縁膜と、前記絶縁膜上に形成された第１導電型の
孤立されたシリコン領域と、前記孤立されたシリコン領
域の一端部に形成された第２導電型のソース領域と、前
記孤立されたシリコン領域の他端部で前記ソース領域と
離隔されるように形成された第２導電型のドレーン領域
と、前記ソース領域及びドレーン領域間に配され、上部
にチャンネルが形成されうる孤立されたボディ領域と、
前記ソース領域及び前記孤立されたボディ領域と接続さ
れるように形成された第１導電型のボディコンタクト領
域と、前記ソース領域及び前記ボディコンタクト領域の
上部に形成された導電層と、前記ソース領域の上部の導
電層のコンタクト領域と接触されるように形成されたソ
ース電極とを備えることを特徴とする。
るために、本発明によるＳＯＩ構造を有する半導体素子
は、絶縁膜と、前記絶縁膜上に形成された第１導電型の
孤立されたシリコン領域と、前記孤立されたシリコン領
域の一端部に形成された第２導電型のソース領域と、前
記孤立されたシリコン領域の他端部で前記ソース領域と
離隔されるように形成された第２導電型のドレーン領域
と、前記ソース領域及びドレーン領域間に配され、上部
にチャンネルが形成されうる孤立されたボディ領域と、
前記ソース領域及び前記孤立されたボディ領域と接続さ
れるように形成された第１導電型のボディコンタクト領
域と、前記ソース領域及び前記ボディコンタクト領域の
上部に形成された導電層と、前記ソース領域の上部の導
電層のコンタクト領域と接触されるように形成されたソ
ース電極とを備えることを特徴とする。
【００１０】さらに、望ましくは、前記ボディコンタク
ト領域は前記ソース領域の一側面に形成され、前記ボデ
ィコンタクト領域は前記ソース領域の両側面に形成され
もする。
ト領域は前記ソース領域の一側面に形成され、前記ボデ
ィコンタクト領域は前記ソース領域の両側面に形成され
もする。
【００１１】さらに、望ましくは、前記絶縁膜は酸化膜
である。さらに、望ましくは、前記孤立されたシリコン
領域は単結晶シリコン膜である。
である。さらに、望ましくは、前記孤立されたシリコン
領域は単結晶シリコン膜である。
【００１２】さらに、望ましくは、本発明において、前
記孤立されたボディ領域上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート導電膜と、
前記ゲート導電膜と電気的に接続されるように形成され
たゲート電極と、前記ドレーン領域と電気的に接続され
るように形成されたドレーン電極とをさらに備える。
記孤立されたボディ領域上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成されたゲート導電膜と、
前記ゲート導電膜と電気的に接続されるように形成され
たゲート電極と、前記ドレーン領域と電気的に接続され
るように形成されたドレーン電極とをさらに備える。
【００１３】さらに、望ましくは、前記導電層はサリサ
イド層である。この場合、望ましくは、前記サリサイド
層は、コバルトサリサイド層、チタンサリサイド層また
はニッケルサリサイド層である。
イド層である。この場合、望ましくは、前記サリサイド
層は、コバルトサリサイド層、チタンサリサイド層また
はニッケルサリサイド層である。
【００１４】さらに、望ましくは、前記第１導電型はｐ
型であり、前記第２導電型はｎ型である。
型であり、前記第２導電型はｎ型である。
【００１５】前記他の技術的課題を達成するために、本
発明によるＳＯＩ構造を有する半導体素子の製造方法
は、絶縁膜上に第１導電型のシリコン膜が形成された絶
縁膜上の構造体を用意する段階と、前記シリコン膜を取
り囲むアイソレーション膜を形成し、前記絶縁膜上の孤
立されたシリコン領域を形成する段階と、前記孤立され
たシリコン領域の一部の表面を覆うゲート絶縁膜を形成
する段階と、前記ゲート絶縁膜上にゲート導電膜を形成
する段階と、前記ゲート導電膜により露出された孤立さ
れたシリコン領域に第２導電型のソース領域及びドレー
ン領域を形成し、前記ソース領域及びドレーン領域間の
孤立されたボディ領域を限定する段階と、前記ソース領
域の側面及び前記孤立されたボディ領域に接続されるよ
うに第１導電型のボディコンタクト領域を形成する段階
と、前記ソース領域及びボディコンタクト領域の表面に
導電層を形成する段階と、前記ソース領域の上部の導電
層と接続されるソース電極を形成する段階とを備えるこ
とを特徴とする。
発明によるＳＯＩ構造を有する半導体素子の製造方法
は、絶縁膜上に第１導電型のシリコン膜が形成された絶
縁膜上の構造体を用意する段階と、前記シリコン膜を取
り囲むアイソレーション膜を形成し、前記絶縁膜上の孤
立されたシリコン領域を形成する段階と、前記孤立され
たシリコン領域の一部の表面を覆うゲート絶縁膜を形成
する段階と、前記ゲート絶縁膜上にゲート導電膜を形成
する段階と、前記ゲート導電膜により露出された孤立さ
れたシリコン領域に第２導電型のソース領域及びドレー
ン領域を形成し、前記ソース領域及びドレーン領域間の
孤立されたボディ領域を限定する段階と、前記ソース領
域の側面及び前記孤立されたボディ領域に接続されるよ
うに第１導電型のボディコンタクト領域を形成する段階
と、前記ソース領域及びボディコンタクト領域の表面に
導電層を形成する段階と、前記ソース領域の上部の導電
層と接続されるソース電極を形成する段階とを備えるこ
とを特徴とする。
【００１６】さらに、望ましくは、前記ＳＯＩ構造体
は、エピタキシャル成長法、ウェーハ接合またはサイモ
ックス（ＳＩＭＯＸ）方法を使って形成する。
は、エピタキシャル成長法、ウェーハ接合またはサイモ
ックス（ＳＩＭＯＸ）方法を使って形成する。
【００１７】さらに、望ましくは、前記アイソレーショ
ン膜は、ＬＯＣＯＳアイソレーション方法またはトレン
チアイソレーション方法を使って形成する。
ン膜は、ＬＯＣＯＳアイソレーション方法またはトレン
チアイソレーション方法を使って形成する。
【００１８】さらに、望ましくは、前記導電層はサリサ
イド層である。この場合、望ましくは、前記サリサイド
層は、コバルトサリサイド層、チタンサリサイド層また
はニッケルサリサイド層である。
イド層である。この場合、望ましくは、前記サリサイド
層は、コバルトサリサイド層、チタンサリサイド層また
はニッケルサリサイド層である。
【００１９】さらに、望ましくは、前記第１導電型はｐ
型であり、前記第２導電型はｎ型である。あるいは、望
ましくは、前記第１導電型はｎ型であり、前記第２導電
型はｐ型である。
型であり、前記第２導電型はｎ型である。あるいは、望
ましくは、前記第１導電型はｎ型であり、前記第２導電
型はｐ型である。
【００２０】
【発明の実施の形態】以下、添付した図面を参照し、本
発明の望ましい実施形態について詳細に説明する。後述
する実施形態は様々な他の形態に変形でき、本発明の範
囲が後述する実施形態に限定されることはない。本発明
の実施形態は当業界における通常の知識を有した者に本
発明をより完全に説明するために提供されるものであ
る。本発明の実施形態を説明する図面において、ある層
や領域の厚さは明細書の明確性のために誇張されてお
り、図中の同一の符号は同一の要素を表わす。また、あ
る層が他の層または基板の「上部」にあると記載された
場合、前記ある層が前記他の層または基板の上部に直接
的に存在することもあれば、その間に第３の層が介在さ
れることもある。
発明の望ましい実施形態について詳細に説明する。後述
する実施形態は様々な他の形態に変形でき、本発明の範
囲が後述する実施形態に限定されることはない。本発明
の実施形態は当業界における通常の知識を有した者に本
発明をより完全に説明するために提供されるものであ
る。本発明の実施形態を説明する図面において、ある層
や領域の厚さは明細書の明確性のために誇張されてお
り、図中の同一の符号は同一の要素を表わす。また、あ
る層が他の層または基板の「上部」にあると記載された
場合、前記ある層が前記他の層または基板の上部に直接
的に存在することもあれば、その間に第３の層が介在さ
れることもある。
【００２１】図２Ａは、本発明によるＳＯＩ構造を有す
る半導体素子、例えばＳＯＩ構造を有するｎ型トランジ
スターの一例を示したレイアウト図である。そして、図
２Ｂ、図２Ｃ及び図２Ｄは各々図２ＡのIIＢ−IIＢ’
線、IIＣ−IIＣ’線及びIIＤ−IIＤ’線断面図である。
る半導体素子、例えばＳＯＩ構造を有するｎ型トランジ
スターの一例を示したレイアウト図である。そして、図
２Ｂ、図２Ｃ及び図２Ｄは各々図２ＡのIIＢ−IIＢ’
線、IIＣ−IIＣ’線及びIIＤ−IIＤ’線断面図である。
【００２２】図２Ａないし図２Ｄを参照すれば、ｐ-型
の半導体基板１００上に絶縁膜１１０が形成され、この
絶縁膜１１０上に単結晶シリコン膜よりなる孤立された
ｐ-型シリコン領域１２０が与えられる。前記孤立され
たｐ-型シリコン領域１２０内にはｎ+型ソース領域１３
０、ｎ+型ドレーン領域１４０及びｐ-型ボディ領域１５
０が形成される。ｐ-型ボディ領域１５０は孤立されて
存在し、上部にチャンネルが形成されうる。前記ｎ+型
ソース領域１３０及び孤立されたｐ-型ボディ領域１５
０の隣りには、ｐ+型ボディコンタクト領域１６０が形
成される。すなわち、ｐ+型ボディコンタクト領域１６
０は、ｎ+型ソース領域１３０の一側面と接触されると
共に、孤立されたｐ-型ボディ領域１５０の一端部にも
接触される。前記ｐ+型ボディコンタクト領域１６０及
びｎ+型ソース領域１３０の上部には、導電層、例え
ば、サリサイド層１７０が形成される。前記サリサイド
層１７０としては、コバルトサリサイド層、チタンサリ
サイド層またはニッケルサリサイド層が使われる。ｐ-
型シリコン領域１２０及びｐ+型ボディコンタクト領域
１６０の外周にはトレンチアイソレーション膜１８０が
形成される。ゲート絶縁膜１９０及びゲート導電膜２０
０は孤立されたｐ-型ボディ領域１５０の表面上に順次
形成される。ｎ+型ソース領域１３０は、サリサイド層
１７０の上部表面のソースコンタクト１３０ｃを通じて
ソース電極２１０と接続され、ｎ+型ドレーン領域１４
０は、サリサイド層１７０及びドレーンコンタクト１４
０ｃを通じてドレーン電極２２０と接続される。ゲート
導電膜２００は、サリサイド層１７０及びゲートコンタ
クト２００ｃを通じてゲート電極２３０と接続される。
そして、各電極は層間絶縁膜２４０により互いに絶縁さ
れる。
の半導体基板１００上に絶縁膜１１０が形成され、この
絶縁膜１１０上に単結晶シリコン膜よりなる孤立された
ｐ-型シリコン領域１２０が与えられる。前記孤立され
たｐ-型シリコン領域１２０内にはｎ+型ソース領域１３
０、ｎ+型ドレーン領域１４０及びｐ-型ボディ領域１５
０が形成される。ｐ-型ボディ領域１５０は孤立されて
存在し、上部にチャンネルが形成されうる。前記ｎ+型
ソース領域１３０及び孤立されたｐ-型ボディ領域１５
０の隣りには、ｐ+型ボディコンタクト領域１６０が形
成される。すなわち、ｐ+型ボディコンタクト領域１６
０は、ｎ+型ソース領域１３０の一側面と接触されると
共に、孤立されたｐ-型ボディ領域１５０の一端部にも
接触される。前記ｐ+型ボディコンタクト領域１６０及
びｎ+型ソース領域１３０の上部には、導電層、例え
ば、サリサイド層１７０が形成される。前記サリサイド
層１７０としては、コバルトサリサイド層、チタンサリ
サイド層またはニッケルサリサイド層が使われる。ｐ-
型シリコン領域１２０及びｐ+型ボディコンタクト領域
１６０の外周にはトレンチアイソレーション膜１８０が
形成される。ゲート絶縁膜１９０及びゲート導電膜２０
０は孤立されたｐ-型ボディ領域１５０の表面上に順次
形成される。ｎ+型ソース領域１３０は、サリサイド層
１７０の上部表面のソースコンタクト１３０ｃを通じて
ソース電極２１０と接続され、ｎ+型ドレーン領域１４
０は、サリサイド層１７０及びドレーンコンタクト１４
０ｃを通じてドレーン電極２２０と接続される。ゲート
導電膜２００は、サリサイド層１７０及びゲートコンタ
クト２００ｃを通じてゲート電極２３０と接続される。
そして、各電極は層間絶縁膜２４０により互いに絶縁さ
れる。
【００２３】このように、前記半導体素子のｐ+型ボデ
ィコンタクト領域１６０は孤立されたｐ―型ボディ領域
１５０と直接的に接続され、ソース電極２１０とはサリ
サイド層１７０を通じて接続される。このため、ソース
電極２１０が接地電位を有する場合、孤立されたｐ-型
ボディ領域１５０にも一定の接地電位が保たれる。ま
た、ｐ+型ボディコンタクト領域１６０内に別途のコン
タクト領域を形成する必要がないため、素子が占める面
積が狭まり、その結果、素子の集積度が向上する。これ
により、通常のＳＯＩ構造を有する半導体素子に使われ
るレイアウトを容易に適用できる。すなわち、通常のＳ
ＯＩ構造を有する半導体素子に使われるレイアウトに単
にｐ+型ボディコンタクト領域１６０だけ追加すれば良
く、その追加面積も別途のコンタクト領域を形成する必
要がないために狭まる。
ィコンタクト領域１６０は孤立されたｐ―型ボディ領域
１５０と直接的に接続され、ソース電極２１０とはサリ
サイド層１７０を通じて接続される。このため、ソース
電極２１０が接地電位を有する場合、孤立されたｐ-型
ボディ領域１５０にも一定の接地電位が保たれる。ま
た、ｐ+型ボディコンタクト領域１６０内に別途のコン
タクト領域を形成する必要がないため、素子が占める面
積が狭まり、その結果、素子の集積度が向上する。これ
により、通常のＳＯＩ構造を有する半導体素子に使われ
るレイアウトを容易に適用できる。すなわち、通常のＳ
ＯＩ構造を有する半導体素子に使われるレイアウトに単
にｐ+型ボディコンタクト領域１６０だけ追加すれば良
く、その追加面積も別途のコンタクト領域を形成する必
要がないために狭まる。
【００２４】図３は、図２Ａの半導体素子を複数個使っ
て形成した応用回路素子のレイアウト図である。
て形成した応用回路素子のレイアウト図である。
【００２５】図３を参照すれば、本発明によるＳＯＩ構
造を有する半導体素子、例えば、ＳＯＩ構造のトランジ
スターを６個使って応用回路素子を形成した場合、第１
ないし第６ゲート導電膜２０１，２０２，…２０６が一
定間隔互いに離隔される。第１ないし第６ゲート導電膜
２０１，２０２，…２０６は各々第１ないし第６ゲート
コンタクト２０１ｃ，２０２ｃ，…２０６ｃを通じてゲ
ート電極と接続される。第１ないし第６ゲート導電膜２
０１，２０２，…２０６の両側には、各々ソースまたは
ドレーン領域として使われる第１ないし第７ｎ+型領域
１３１，１３２，…１３７が形成される。特に、第１、
第４及び第７ｎ+型領域１３１、１３４、１３７は接地
電位を有するソース領域として使われ、第２、第３、第
５及び第６ｎ+型領域１３２、１３３、１３５、１３６
はゲート電極に印加される信号により、所定の電圧が現
れるソース領域またはドレーン領域として使われる。例
えば、第２ｎ+型領域１３２の場合、第１ゲート導電膜
２０１を有する第１トランジスターではドレーン領域と
して使われるが、第２ゲート導電膜２０２を有する第２
トランジスターではソース領域としても使われる。但
し、第２トランジスターのソース領域として使われる場
合、ゲート電極に印加される電圧により所定の電圧が現
れる。第５ｎ+型領域１３５も第２ｎ+型領域１３２の場
合と同様である。
造を有する半導体素子、例えば、ＳＯＩ構造のトランジ
スターを６個使って応用回路素子を形成した場合、第１
ないし第６ゲート導電膜２０１，２０２，…２０６が一
定間隔互いに離隔される。第１ないし第６ゲート導電膜
２０１，２０２，…２０６は各々第１ないし第６ゲート
コンタクト２０１ｃ，２０２ｃ，…２０６ｃを通じてゲ
ート電極と接続される。第１ないし第６ゲート導電膜２
０１，２０２，…２０６の両側には、各々ソースまたは
ドレーン領域として使われる第１ないし第７ｎ+型領域
１３１，１３２，…１３７が形成される。特に、第１、
第４及び第７ｎ+型領域１３１、１３４、１３７は接地
電位を有するソース領域として使われ、第２、第３、第
５及び第６ｎ+型領域１３２、１３３、１３５、１３６
はゲート電極に印加される信号により、所定の電圧が現
れるソース領域またはドレーン領域として使われる。例
えば、第２ｎ+型領域１３２の場合、第１ゲート導電膜
２０１を有する第１トランジスターではドレーン領域と
して使われるが、第２ゲート導電膜２０２を有する第２
トランジスターではソース領域としても使われる。但
し、第２トランジスターのソース領域として使われる場
合、ゲート電極に印加される電圧により所定の電圧が現
れる。第５ｎ+型領域１３５も第２ｎ+型領域１３２の場
合と同様である。
【００２６】このように、第２ゲート導電膜２０２を有
する第２トランジスター及び第５ゲート導電膜２０５を
有する第５トランジスターのように、ゲート電極に印加
される電圧によりソース領域及びドレーン領域に所定電
圧が現れるトランジスターをパストランジスターＰ１、
Ｐ２と呼ぶ。パストランジスターＰ１、Ｐ２の場合、ソ
ース領域１３２、１３５が接地電位を有しないので、ｐ
+型ボディコンタクト領域１６０がソースコンタクト１
３２ｃ、１３５ｃと接続される必要がない。したがっ
て、ｐ+型ボディコンタクト領域１６０は、パストラン
ジスターＰ１、Ｐ２以外のトランジスターの接地された
ソースコンタクト１３１ｃ、１３４ｃ、１３７ｃと接続
されるように形成され、パストランジスターＰ１、Ｐ２
では単にパストランジスターＰ１、Ｐ２のゲート導電膜
２０２、２０５の下部の孤立されたｐ-型ボディ領域だ
けに接続されれば良い。このように、ｐ+型ボディコン
タクト領域１６０をパストランジスターＰ１、Ｐ２の孤
立されたｐ-型ボディ領域に接続させることにより、パ
ストランジスターＰ１、Ｐ２の孤立されたｐ-型ボディ
領域も一定の接地電位を有することができ、これによ
り、様々な応用回路を構成することが可能になる。
する第２トランジスター及び第５ゲート導電膜２０５を
有する第５トランジスターのように、ゲート電極に印加
される電圧によりソース領域及びドレーン領域に所定電
圧が現れるトランジスターをパストランジスターＰ１、
Ｐ２と呼ぶ。パストランジスターＰ１、Ｐ２の場合、ソ
ース領域１３２、１３５が接地電位を有しないので、ｐ
+型ボディコンタクト領域１６０がソースコンタクト１
３２ｃ、１３５ｃと接続される必要がない。したがっ
て、ｐ+型ボディコンタクト領域１６０は、パストラン
ジスターＰ１、Ｐ２以外のトランジスターの接地された
ソースコンタクト１３１ｃ、１３４ｃ、１３７ｃと接続
されるように形成され、パストランジスターＰ１、Ｐ２
では単にパストランジスターＰ１、Ｐ２のゲート導電膜
２０２、２０５の下部の孤立されたｐ-型ボディ領域だ
けに接続されれば良い。このように、ｐ+型ボディコン
タクト領域１６０をパストランジスターＰ１、Ｐ２の孤
立されたｐ-型ボディ領域に接続させることにより、パ
ストランジスターＰ１、Ｐ２の孤立されたｐ-型ボディ
領域も一定の接地電位を有することができ、これによ
り、様々な応用回路を構成することが可能になる。
【００２７】図４Ａは、本発明によるＳＯＩ構造を有す
る半導体素子の他の実施形態を示したレイアウト図であ
る。そして、図４Ｂ、図４Ｃ及び図４Ｄは各々図４Ａの
IVＢ−IVＢ’線、IVＣ−IVＣ’線及びIVＤ−IVＤ’線断
面図である。
る半導体素子の他の実施形態を示したレイアウト図であ
る。そして、図４Ｂ、図４Ｃ及び図４Ｄは各々図４Ａの
IVＢ−IVＢ’線、IVＣ−IVＣ’線及びIVＤ−IVＤ’線断
面図である。
【００２８】この実施形態は、ｐ+型ボディコンタクト
領域がｎ+型ソース領域の両側に形成されるという点で
前述した実施形態とは異なる。すなわち、図４Ａないし
図４Ｄに示されたように、ｐ-型の半導体基板４００上
に絶縁膜４１０が形成され、この絶縁膜４１０上には単
結晶シリコン膜よりなる孤立されたｐ-型シリコン領域
４２０が与えられる。前記孤立されたｐ-型シリコン領
域４２０内にはｎ+型ソース領域４３０、ｎ+型ドレーン
領域４４０及び孤立されたｐ-型ボディ領域４５０が形
成される。前記ｎ+型ソース領域４３０及び孤立された
ｐ-型ボディ領域４５０の隣りにはｐ+型ボディコンタク
ト領域４６１、４６２が形成される。この時、ｐ+型ボ
ディコンタクト領域４６１、４６２は、ｎ+型ソース領
域４３０の両側面と接触されると共に、孤立されたｐ-
型ボディ領域４５０の両側端部にも接触される。このよ
うに、ｐ+型ボディコンタクト領域４６１、４６２をｎ+
型ソース領域４３０の両側面に形成することにより、孤
立されたｐ-型ボディ領域４５０内に蓄積されるキャリ
ア、例えば、ホールの排出通路を十分に確保することが
でき、その結果、フローティングボディ効果が抑えられ
るという長所がある。特に、トランジスターが広幅であ
る場合、すなわち、ホールの排出通路が長い場合にはそ
の効果が一層大きくなるのはもちろんである。
領域がｎ+型ソース領域の両側に形成されるという点で
前述した実施形態とは異なる。すなわち、図４Ａないし
図４Ｄに示されたように、ｐ-型の半導体基板４００上
に絶縁膜４１０が形成され、この絶縁膜４１０上には単
結晶シリコン膜よりなる孤立されたｐ-型シリコン領域
４２０が与えられる。前記孤立されたｐ-型シリコン領
域４２０内にはｎ+型ソース領域４３０、ｎ+型ドレーン
領域４４０及び孤立されたｐ-型ボディ領域４５０が形
成される。前記ｎ+型ソース領域４３０及び孤立された
ｐ-型ボディ領域４５０の隣りにはｐ+型ボディコンタク
ト領域４６１、４６２が形成される。この時、ｐ+型ボ
ディコンタクト領域４６１、４６２は、ｎ+型ソース領
域４３０の両側面と接触されると共に、孤立されたｐ-
型ボディ領域４５０の両側端部にも接触される。このよ
うに、ｐ+型ボディコンタクト領域４６１、４６２をｎ+
型ソース領域４３０の両側面に形成することにより、孤
立されたｐ-型ボディ領域４５０内に蓄積されるキャリ
ア、例えば、ホールの排出通路を十分に確保することが
でき、その結果、フローティングボディ効果が抑えられ
るという長所がある。特に、トランジスターが広幅であ
る場合、すなわち、ホールの排出通路が長い場合にはそ
の効果が一層大きくなるのはもちろんである。
【００２９】前記ｐ+型ボディコンタクト領域４６１、
４６２及びｎ+型ソース領域４３０の上部にはサリサイ
ド層４７０が形成される。望ましくは、前記サリサイド
層４７０としては、コバルトサリサイド層、チタンサリ
サイド層またはニッケルサリサイド層を使われ、これら
と類似したものも使用可能である。ｐ-型シリコン領域
４２０及びｐ+型ボディコンタクト領域４６０の外周に
はトレンチアイソレーション膜４８０が形成される。ゲ
ート絶縁膜４９０及びゲート導電膜５００はｐ-型ボデ
ィ領域４５０の表面上に順次形成される。ｎ+型ソース
領域４３０はサリサイド層４７０の上部表面のソースコ
ンタクト４３０ｃを通じてソース電極５１０と接続さ
れ、ｎ+型ドレーン領域４４０はサリサイド層４７０及
びドレーンコンタクト４４０ｃを通じてドレーン電極５
２０と接続される。ゲート導電膜５００はサリサイド層
４７０及びゲートコンタクト５００ｃを通じてゲート電
極５３０と接続される。そして、各電極は、層間絶縁膜
５４０により互いに絶縁される。
４６２及びｎ+型ソース領域４３０の上部にはサリサイ
ド層４７０が形成される。望ましくは、前記サリサイド
層４７０としては、コバルトサリサイド層、チタンサリ
サイド層またはニッケルサリサイド層を使われ、これら
と類似したものも使用可能である。ｐ-型シリコン領域
４２０及びｐ+型ボディコンタクト領域４６０の外周に
はトレンチアイソレーション膜４８０が形成される。ゲ
ート絶縁膜４９０及びゲート導電膜５００はｐ-型ボデ
ィ領域４５０の表面上に順次形成される。ｎ+型ソース
領域４３０はサリサイド層４７０の上部表面のソースコ
ンタクト４３０ｃを通じてソース電極５１０と接続さ
れ、ｎ+型ドレーン領域４４０はサリサイド層４７０及
びドレーンコンタクト４４０ｃを通じてドレーン電極５
２０と接続される。ゲート導電膜５００はサリサイド層
４７０及びゲートコンタクト５００ｃを通じてゲート電
極５３０と接続される。そして、各電極は、層間絶縁膜
５４０により互いに絶縁される。
【００３０】前記半導体素子においても、ｐ+型ボディ
コンタクト領域４６０は、孤立されたｐ-型ボディ領域
４５０と直接的に接続され、ソース電極５１０とはサリ
サイド層４７０を通じて接続される。このため、ソース
電極５１０が接地電位を有する場合、孤立されたｐ-型
ボディ領域４５０にも一定の接地電位が保たれる。ま
た、ｐ+型ボディコンタクト領域４６１、４６２内に別
途のコンタクト領域を形成する必要がないので、素子が
占める面積が狭まり、その結果、素子の集積度が向上す
る。これにより、通常のＳＯＩ構造を有する半導体素子
に使われるレイアウトを容易に適用できる。すなわち、
通常のＳＯＩ構造を有する半導体素子に使われるレイア
ウトに単にｐ+型ボディコンタクト領域１６１、１６２
だけ追加すれば良く、その追加面積も別途のコンタクト
領域を形成する必要がないために狭まる。
コンタクト領域４６０は、孤立されたｐ-型ボディ領域
４５０と直接的に接続され、ソース電極５１０とはサリ
サイド層４７０を通じて接続される。このため、ソース
電極５１０が接地電位を有する場合、孤立されたｐ-型
ボディ領域４５０にも一定の接地電位が保たれる。ま
た、ｐ+型ボディコンタクト領域４６１、４６２内に別
途のコンタクト領域を形成する必要がないので、素子が
占める面積が狭まり、その結果、素子の集積度が向上す
る。これにより、通常のＳＯＩ構造を有する半導体素子
に使われるレイアウトを容易に適用できる。すなわち、
通常のＳＯＩ構造を有する半導体素子に使われるレイア
ウトに単にｐ+型ボディコンタクト領域１６１、１６２
だけ追加すれば良く、その追加面積も別途のコンタクト
領域を形成する必要がないために狭まる。
【００３１】以上、ＳＯＩ構造を有するｎチャンネル型
トランジスターを例に取って説明したが、ＳＯＩ構造を
有するｐチャンネル型トランジスターの場合にも同一の
効果が得られるというのはもちろんである。但し、ＳＯ
Ｉ構造を有するｐチャンネル型トランジスターの場合、
半導体基板及びボディ領域の導電型はｎ-型になり、ソ
ース領域及びドレーン領域の導電型はｐ+型になり、そ
してボディコンタクト領域の導電型はｎ+型になる。
トランジスターを例に取って説明したが、ＳＯＩ構造を
有するｐチャンネル型トランジスターの場合にも同一の
効果が得られるというのはもちろんである。但し、ＳＯ
Ｉ構造を有するｐチャンネル型トランジスターの場合、
半導体基板及びボディ領域の導電型はｎ-型になり、ソ
ース領域及びドレーン領域の導電型はｐ+型になり、そ
してボディコンタクト領域の導電型はｎ+型になる。
【００３２】以下、図２Ａないし図２Ｄを参照し、本発
明によるＳＯＩ構造を有する半導体素子の製造方法につ
いて説明する。
明によるＳＯＩ構造を有する半導体素子の製造方法につ
いて説明する。
【００３３】先ず、シリコンよりなるｐ-型半導体基板
１００上に絶縁膜１１０を形成する。この時、前記絶縁
膜１１０は、酸化膜でありうる。次に、絶縁膜１１０上
にｐ -型シリコン領域１２０を形成する。このｐ-型ボデ
ィ領域１２０はｐ型不純物イオンを注入しつつ、単結晶
シリコン層をエピタキシャル成長させることにより形成
できるが、これに限定されることはない。すなわち、ウ
ェーハ接合法またはサイモックス（Separation by IMpl
anted OXygeｎ；以下、ＳＩＭＯＸ）方法によっても形
成できる。次に、通常のアイソレーション方法を使って
ｐ-型シリコン領域１２０を限定するアイソレーション
膜１８０を形成する。このアイソレーション膜１８０は
トレンチの形のアイソレーション膜であるが、ロコス
（LOCal Oxidationof Silicon；ＬＯＣＯＳ）方法を使
っても形成できる。次に、ゲート絶縁膜１９０及びゲー
ト導電膜２００を形成する。このために、酸化膜及び導
電膜を順次形成し、通常のマスク膜パターンを使って酸
化膜及び導電膜をパターニングする。
１００上に絶縁膜１１０を形成する。この時、前記絶縁
膜１１０は、酸化膜でありうる。次に、絶縁膜１１０上
にｐ -型シリコン領域１２０を形成する。このｐ-型ボデ
ィ領域１２０はｐ型不純物イオンを注入しつつ、単結晶
シリコン層をエピタキシャル成長させることにより形成
できるが、これに限定されることはない。すなわち、ウ
ェーハ接合法またはサイモックス（Separation by IMpl
anted OXygeｎ；以下、ＳＩＭＯＸ）方法によっても形
成できる。次に、通常のアイソレーション方法を使って
ｐ-型シリコン領域１２０を限定するアイソレーション
膜１８０を形成する。このアイソレーション膜１８０は
トレンチの形のアイソレーション膜であるが、ロコス
（LOCal Oxidationof Silicon；ＬＯＣＯＳ）方法を使
っても形成できる。次に、ゲート絶縁膜１９０及びゲー
ト導電膜２００を形成する。このために、酸化膜及び導
電膜を順次形成し、通常のマスク膜パターンを使って酸
化膜及び導電膜をパターニングする。
【００３４】次に、ｎ+型ソース領域１３０及びｎ+型ド
レーン領域１４０が形成される領域、すなわち、ゲート
導電膜２００の両側を露出させるマスク膜パターン及び
ゲート導電膜２００をイオン注入マスクとしてｎ型不純
物イオンを注入する。そして、前記マスク膜パターンを
除去した後、再びｐ+型ボディコンタクト領域１６０が
形成される領域、ｎ+型ソース領域１３０が形成される
領域の一側面を露出させるマスク膜パターン及びゲート
導電膜２００をイオン注入マスクとしてｐ型不純物イオ
ンを注入する。次に、前記マスク膜パターンを除去し、
注入されたｎ型不純物イオン及びｐ型不純物イオンを拡
散させてｎ+型ソース領域１３０、ｎ+型ドレーン領域１
４０及びｐ+型ボディコンタクト領域１６０を形成す
る。次に、層間絶縁膜を形成し、この層間絶縁膜の一部
をエッチングしてソースコンタクト１３０ｃのためのコ
ンタクトホール、ドレーンコンタクト１４０ｃのための
コンタクトホール及びゲートコンタクト２００ｃのため
のコンタクトホールを形成する。そして、これらのコン
タクトホールを各々充填するソース電極２１０、ドレー
ン電極２２０及びゲート電極２３０を形成する。
レーン領域１４０が形成される領域、すなわち、ゲート
導電膜２００の両側を露出させるマスク膜パターン及び
ゲート導電膜２００をイオン注入マスクとしてｎ型不純
物イオンを注入する。そして、前記マスク膜パターンを
除去した後、再びｐ+型ボディコンタクト領域１６０が
形成される領域、ｎ+型ソース領域１３０が形成される
領域の一側面を露出させるマスク膜パターン及びゲート
導電膜２００をイオン注入マスクとしてｐ型不純物イオ
ンを注入する。次に、前記マスク膜パターンを除去し、
注入されたｎ型不純物イオン及びｐ型不純物イオンを拡
散させてｎ+型ソース領域１３０、ｎ+型ドレーン領域１
４０及びｐ+型ボディコンタクト領域１６０を形成す
る。次に、層間絶縁膜を形成し、この層間絶縁膜の一部
をエッチングしてソースコンタクト１３０ｃのためのコ
ンタクトホール、ドレーンコンタクト１４０ｃのための
コンタクトホール及びゲートコンタクト２００ｃのため
のコンタクトホールを形成する。そして、これらのコン
タクトホールを各々充填するソース電極２１０、ドレー
ン電極２２０及びゲート電極２３０を形成する。
【００３５】以上、ＳＯＩ構造を有するｎ型トランジス
ターの場合を例に取って説明したが、これに限定される
ことなく、ＳＯＩ構造を有するｐチャンネル型トランジ
スターの場合にも同一の方法が使われうるということは
もちろんである。但し、ＳＯＩ構造を有するｐチャンネ
ル型トランジスターの場合、半導体基板及びボディ領域
の導電型はｎ-型になり、ソース領域及びドレーン領域
に注入される不純物イオンの導電型はｐ+型であり、そ
して、ボディコンタクト領域に注入される不純物イオン
の導電型はｎ+型である。また、ＳＯＩ構造を有するｎ
型トランジスター及びＳＯＩ構造を有するｐ型トランジ
スターが相補型として使われる場合、ｎ型トランジスタ
ーのｎ+型ソース領域及びｎ+型ドレーン領域はｐ型トラ
ンジスターのボディコンタクト領域の形成時に合わせて
形成し、これと同様に、ｎ型トランジスターのｐ+型ボ
ディコンタクト領域はｐ型トランジスターのｐ+型ソー
ス領域及びドレーン領域の形成時に合わせて形成する。
ターの場合を例に取って説明したが、これに限定される
ことなく、ＳＯＩ構造を有するｐチャンネル型トランジ
スターの場合にも同一の方法が使われうるということは
もちろんである。但し、ＳＯＩ構造を有するｐチャンネ
ル型トランジスターの場合、半導体基板及びボディ領域
の導電型はｎ-型になり、ソース領域及びドレーン領域
に注入される不純物イオンの導電型はｐ+型であり、そ
して、ボディコンタクト領域に注入される不純物イオン
の導電型はｎ+型である。また、ＳＯＩ構造を有するｎ
型トランジスター及びＳＯＩ構造を有するｐ型トランジ
スターが相補型として使われる場合、ｎ型トランジスタ
ーのｎ+型ソース領域及びｎ+型ドレーン領域はｐ型トラ
ンジスターのボディコンタクト領域の形成時に合わせて
形成し、これと同様に、ｎ型トランジスターのｐ+型ボ
ディコンタクト領域はｐ型トランジスターのｐ+型ソー
ス領域及びドレーン領域の形成時に合わせて形成する。
【００３６】一方、図４Ａないし図４Ｄに示されたよう
に、本発明の他の実施形態によるＳＯＩ構造を有する半
導体素子の製造方法は、以上説明の実施形態による半導
体素子の製造方法とほとんど同様である。ただ異なる点
は、ｐ+型ボディコンタクト領域４６０の形成のために
ｐ型不純物イオンを注入する時、イオン注入マスクとし
て使われるマスク膜パターンとしてｎ+型ソース領域４
３０の両側面を露出させるマスク膜パターンを使うとい
うことである。
に、本発明の他の実施形態によるＳＯＩ構造を有する半
導体素子の製造方法は、以上説明の実施形態による半導
体素子の製造方法とほとんど同様である。ただ異なる点
は、ｐ+型ボディコンタクト領域４６０の形成のために
ｐ型不純物イオンを注入する時、イオン注入マスクとし
て使われるマスク膜パターンとしてｎ+型ソース領域４
３０の両側面を露出させるマスク膜パターンを使うとい
うことである。
【００３７】
【発明の効果】以上述べたように、本発明によるＳＯＩ
構造を有する半導体素子及びその製造方法は、下記のよ
うな利点を有する。
構造を有する半導体素子及びその製造方法は、下記のよ
うな利点を有する。
【００３８】第一に、ボディコンタクト領域がサリサイ
ド層を通じてソース電極と接続されることから、ボディ
コンタクト内に別途のコンタクト領域を形成する必要が
なく、その結果、素子の集積度が向上する。
ド層を通じてソース電極と接続されることから、ボディ
コンタクト内に別途のコンタクト領域を形成する必要が
なく、その結果、素子の集積度が向上する。
【００３９】第二に、単にボディコンタクト領域だけさ
らに形成すれば良いことから、通常のＳＯＩ構造を有す
る半導体素子に使われるレイアウトを多くの修正をせず
に適用することが可能になる。
らに形成すれば良いことから、通常のＳＯＩ構造を有す
る半導体素子に使われるレイアウトを多くの修正をせず
に適用することが可能になる。
【００４０】第三に、ボディコンタクト領域が孤立され
たボディ領域内に蓄積されたキャリアの移動通路の役割
を果たすことから、フローティングボディ効果が抑えら
れる。
たボディ領域内に蓄積されたキャリアの移動通路の役割
を果たすことから、フローティングボディ効果が抑えら
れる。
【００４１】そして、第四に、ソース領域及びドレーン
領域の両方が接地電位を有しないパストランジスターの
場合にも、ボディコンタクト領域を隣接したトランジス
ターのソースコンタクトに接続させることにより、パス
トランジスターの孤立されたボディ領域に接地電位を与
えられる。
領域の両方が接地電位を有しないパストランジスターの
場合にも、ボディコンタクト領域を隣接したトランジス
ターのソースコンタクトに接続させることにより、パス
トランジスターの孤立されたボディ領域に接地電位を与
えられる。
【図１Ａ】 ボディコンタクト構造を採用した従来のＳ
ＯＩ構造を有する半導体素子を示したレイアウト図であ
る。
ＯＩ構造を有する半導体素子を示したレイアウト図であ
る。
【図１Ｂ】 ＡのIＢ−IＢ’線断面図である。
【図２Ａ】 本発明によるＳＯＩ構造を有する半導体素
子の一例を示したレイアウト図である。
子の一例を示したレイアウト図である。
【図２Ｂ】 ＡのIIＢ−IIＢ’線断面図である。
【図２Ｃ】 ＡのIIＣ−IIＣ’線断面図である。
【図２Ｄ】 ＡのIIＤ−IIＤ’線断面図である。
【図３】 図２Ａの半導体素子を複数個使って形成した
応用回路素子のレイアウト図である。
応用回路素子のレイアウト図である。
【図４Ａ】 本発明によるＳＯＩ構造を有する半導体素
子の他の例を示したレイアウト図である。
子の他の例を示したレイアウト図である。
【図４Ｂ】 ＡのIVＢ−IVＢ’線断面図である。
【図４Ｃ】 ＡのIVＣ−IVＣ’線断面図である。
【図４Ｄ】 ＡのIVＤ−IVＤ’線断面図である。
１００ 半導体基板 １１０ 絶縁膜 １２０ ｐ-型シリコン領域 １３０ ｎ+型ソース領域 １３０ｃ ソースコンタクト １４０ ｎ+型ドレーン領域 １４０ｃ ドレーンコンタクト １５０ ｐ-型ボディ領域 １６０ Ｐ+型ボディコンタクト領域 １７０ サリサイド層 １８０ トレンチアイソレーション膜 ２００ ゲート導電膜 ２００ｃ ゲートコンタクト ２１０ ソース電極 ２２０ ドレーン電極 ２３０ ゲート電極 ２４０ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/50 Ｕ 29/417 Ｆターム(参考） 4M104 AA01 AA09 BB20 BB21 BB25 CC01 DD26 DD84 FF13 GG09 GG10 GG14 HH14 5F048 AC03 BA16 BC03 BC11 BE09 BF03 BF06 BF16 BF17 BG12 5F110 AA01 AA04 AA06 AA15 BB03 CC01 CC02 DD05 DD13 DD22 EE05 EE14 EE38 FF02 GG02 GG12 GG42 GG60 HK05 HK25 NN62 NN65 NN66 QQ17
Claims (17)
- 【請求項１】 絶縁膜と、 前記絶縁膜上に形成された第１導電型の孤立されたシリ
コン領域と、 前記孤立されたシリコン領域の一端部に形成された第２
導電型のソース領域と、 前記孤立されたシリコン領域の他端部で前記ソース領域
と離隔されるように形成された第２導電型のドレーン領
域と、 前記ソース領域及びドレーン領域間に配され、上部にチ
ャンネルが形成されうる孤立されたボディ領域と、 前記ソース領域及び前記孤立されたボディ領域と接続さ
れるように形成された第１導電型のボディコンタクト領
域と、 前記ソース領域及び前記ボディコンタクト領域の上部に
形成された導電層と、 前記ソース領域の上部の導電層のコンタクト領域と接触
されるように形成されたソース電極とを備えることを特
徴とする絶縁膜上のシリコン構造（ＳＯＩ）を有する半
導体素子。 - 【請求項２】 前記ボディコンタクト領域は、前記ソー
ス領域の一側面に形成されることを特徴とする請求項１
に記載のＳＯＩ構造を有する半導体素子。 - 【請求項３】 前記ボディコンタクト領域は、前記ソー
ス領域の両側面に形成されることを特徴とする請求項１
に記載のＳＯＩ構造を有する半導体素子。 - 【請求項４】 前記絶縁膜は、酸化膜であることを特徴
とする請求項１に記載のＳＯＩ構造を有する半導体素
子。 - 【請求項５】 前記孤立されたシリコン領域は、単結晶
シリコン膜であることを特徴とする請求項１に記載のＳ
ＯＩ構造を有する半導体素子。 - 【請求項６】 前記孤立されたボディ領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート導電膜と、 前記ゲート導電膜と電気的に接続されるように形成され
たゲート電極と、 前記ドレーン領域と電気的に接続されるように形成され
たドレーン電極とをさらに備えることを特徴とする請求
項１に記載のＳＯＩ構造を有する半導体素子。 - 【請求項７】 前記導電層は、サリサイド層であること
を特徴とする請求項１に記載のＳＯＩ構造を有する半導
体素子。 - 【請求項８】 前記サリサイド層は、コバルトサリサイ
ド層、チタンサリサイド層またはニッケルサリサイド層
であることを特徴とする請求項７に記載のＳＯＩ構造を
有する半導体素子。 - 【請求項９】 前記第１導電型はｐ型であり、前記第２
導電型はｎ型であることを特徴とする請求項１に記載の
ＳＯＩ構造を有する半導体素子。 - 【請求項１０】 前記第１導電型はｎ型であり、前記第
２導電型はｐ型であることを特徴とする請求項１に記載
のＳＯＩ構造を有する半導体素子。 - 【請求項１１】 絶縁膜上に第１導電型のシリコン膜が
形成された絶縁膜上の構造体を用意する段階と、 前記シリコン膜を取り囲むアイソレーション膜を形成
し、前記絶縁膜上の孤立されたシリコン領域を形成する
段階と、 前記孤立されたシリコン領域の一部の表面を覆うゲート
絶縁膜を形成する段階と、 前記ゲート絶縁膜上にゲート導電膜を形成する段階と、 前記ゲート導電膜により露出された孤立されたシリコン
領域に第２導電型のソース領域及びドレーン領域を形成
し、前記ソース領域及びドレーン領域間の孤立されたボ
ディ領域を限定する段階と、 前記ソース領域の側面及び前記孤立されたボディ領域に
接続されるように第１導電型のボディコンタクト領域を
形成する段階と、 前記ソース領域及びボディコンタクト領域の表面に導電
層を形成する段階と、 前記ソース領域の上部の導電層と接続されるソース電極
を形成する段階とを備えることを特徴とするＳＯＩ構造
を有する半導体素子の製造方法。 - 【請求項１２】 前記ＳＯＩ構造体は、エピタキシャル
成長法、ウェーハ接合またはサイモックス（ＳＩＭＯ
Ｘ）方法を使って形成することを特徴とする請求項１１
に記載のＳＯＩ構造を有する半導体素子の製造方法。 - 【請求項１３】 前記アイソレーション膜は、ＬＯＣＯ
Ｓアイソレーション方法またはトレンチアイソレーショ
ン方法を使って形成することを特徴とする請求項１１に
記載のＳＯＩ構造を有する半導体素子の製造方法。 - 【請求項１４】 前記導電層は、サリサイド層であるこ
とを特徴とする請求項１１に記載のＳＯＩ構造を有する
半導体素子の製造方法。 - 【請求項１５】 前記サリサイド層は、コバルトサリサ
イド層、チタンサリサイド層またはニッケルサリサイド
層であることを特徴とする請求項１４に記載のＳＯＩ構
造を有する半導体素子の製造方法。 - 【請求項１６】 前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項１１に記
載のＳＯＩ構造を有する半導体素子の製造方法。 - 【請求項１７】 前記第１導電型はｎ型であり、前記第
２導電型はｐ型であることを特徴とする請求項１１に記
載のＳＯＩ構造を有する半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0012630A KR100393218B1 (ko) | 2001-03-12 | 2001-03-12 | 절연막 위의 실리콘 구조를 갖는 반도체 소자 및 그제조방법 |
| KR2001-012630 | 2001-03-12 |
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| Publication Number | Publication Date |
|---|---|
| JP2002289872A true JP2002289872A (ja) | 2002-10-04 |
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- 2001-11-26 US US09/994,146 patent/US20020125534A1/en not_active Abandoned
-
2002
- 2002-01-23 JP JP2002014844A patent/JP2002289872A/ja active Pending
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| KR100393218B1 (ko) | 2003-07-31 |
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