JPH07122630A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07122630A JPH07122630A JP5287716A JP28771693A JPH07122630A JP H07122630 A JPH07122630 A JP H07122630A JP 5287716 A JP5287716 A JP 5287716A JP 28771693 A JP28771693 A JP 28771693A JP H07122630 A JPH07122630 A JP H07122630A
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Abstract
(57)【要約】
【目的】 フィールド・シールド分離構造に用いられる
導電性薄膜の作用を安定化する。 【構成】 フィールド・シールド分離構造の導電性薄膜
５とその下の同電位の基板部とを、絶縁膜４に形成した
開口１３を通じて互いに接続し、その電位固定を相互補
強させる。
導電性薄膜の作用を安定化する。 【構成】 フィールド・シールド分離構造の導電性薄膜
５とその下の同電位の基板部とを、絶縁膜４に形成した
開口１３を通じて互いに接続し、その電位固定を相互補
強させる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるフィールド・
シールド分離構造によって素子分離がなされた半導体装
置に関する。
シールド分離構造によって素子分離がなされた半導体装
置に関する。
【０００２】
【従来の技術】半導体装置の素子分離構造として、バー
ズビークの問題があり、また、チャネルストッパーが必
要なＬＯＣＯＳ分離に代わり、フィールド・シールド分
離構造が注目されている。このフィールド・シールド分
離構造は、半導体基板のフィールド領域に絶縁膜を介し
て導電性薄膜を形成し、この導電性薄膜の電位を例えば
接地電位に固定して、この導電性薄膜からの電界によ
り、フィールド領域における基板表面の電位変動を抑制
するものである。
ズビークの問題があり、また、チャネルストッパーが必
要なＬＯＣＯＳ分離に代わり、フィールド・シールド分
離構造が注目されている。このフィールド・シールド分
離構造は、半導体基板のフィールド領域に絶縁膜を介し
て導電性薄膜を形成し、この導電性薄膜の電位を例えば
接地電位に固定して、この導電性薄膜からの電界によ
り、フィールド領域における基板表面の電位変動を抑制
するものである。
【０００３】図３に、従来のフィールド・シールド分離
構造を適用したＣＭＯＳ構造を示す。このＣＭＯＳ構造
では、Ｐ型シリコン基板２１の表面部分に、ゲート絶縁
膜３０、ゲート３１及びソース／ドレインであるＮ型不
純物拡散層３２からなるＮＭＯＳトランジスタが形成さ
れ、Ｐ型シリコン基板２１に形成されたＮウェル２２の
表面部分に、ゲート絶縁膜２７、ゲート２８及びソース
／ドレインであるＰ型不純物拡散層２９からなるＰＭＯ
Ｓトランジスタが形成されている。更に、それらの素子
領域を囲むフィールド領域２３には、厚さ１００〜１０
００Åのシリコン酸化膜２４、導電性薄膜２５及び絶縁
膜２６を順次堆積したフィールド・シールド分離構造が
夫々形成されている。
構造を適用したＣＭＯＳ構造を示す。このＣＭＯＳ構造
では、Ｐ型シリコン基板２１の表面部分に、ゲート絶縁
膜３０、ゲート３１及びソース／ドレインであるＮ型不
純物拡散層３２からなるＮＭＯＳトランジスタが形成さ
れ、Ｐ型シリコン基板２１に形成されたＮウェル２２の
表面部分に、ゲート絶縁膜２７、ゲート２８及びソース
／ドレインであるＰ型不純物拡散層２９からなるＰＭＯ
Ｓトランジスタが形成されている。更に、それらの素子
領域を囲むフィールド領域２３には、厚さ１００〜１０
００Åのシリコン酸化膜２４、導電性薄膜２５及び絶縁
膜２６を順次堆積したフィールド・シールド分離構造が
夫々形成されている。
【０００４】導電性薄膜２５は、通常、多結晶シリコン
膜で構成され、Ｐ型シリコン基板２１に対向する導電性
薄膜２５は、図外の接地配線とのコンタクトにより接地
電位（ＶSS）に固定され、Ｎウェル２２に対向する導電
性薄膜２５には、図外の電源配線とのコンタクトにより
電源電圧（ＶCC）が印加されている。これにより、フィ
ールド領域２３において、Ｐ型シリコン基板２１の表面
は接地電位に、Ｎウェル２２の表面は電源電位に夫々保
たれ、より上層に配される配線の電位によってそれらの
部分の電位が変動し、導電型が反転して、寄生ＭＯＳ素
子が動作することが抑制されている。
膜で構成され、Ｐ型シリコン基板２１に対向する導電性
薄膜２５は、図外の接地配線とのコンタクトにより接地
電位（ＶSS）に固定され、Ｎウェル２２に対向する導電
性薄膜２５には、図外の電源配線とのコンタクトにより
電源電圧（ＶCC）が印加されている。これにより、フィ
ールド領域２３において、Ｐ型シリコン基板２１の表面
は接地電位に、Ｎウェル２２の表面は電源電位に夫々保
たれ、より上層に配される配線の電位によってそれらの
部分の電位が変動し、導電型が反転して、寄生ＭＯＳ素
子が動作することが抑制されている。
【０００５】
【発明が解決しようとする課題】しかし、実際には、図
３に示したフィールド・シールド分離構造においては、
その上層に配される配線の電位により導電性薄膜２５の
電位が変動し、その作用が安定しないという問題があっ
た。
３に示したフィールド・シールド分離構造においては、
その上層に配される配線の電位により導電性薄膜２５の
電位が変動し、その作用が安定しないという問題があっ
た。
【０００６】そこで、本発明の目的は、フィールド・シ
ールド分離構造の作用を確実且つ安定化した半導体装置
を提供することである。
ールド分離構造の作用を確実且つ安定化した半導体装置
を提供することである。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、素子分離領域における半導体基板
の表面に絶縁膜を介して導電性薄膜が設けられ、この導
電性薄膜の電位を固定することによって前記素子分離領
域における前記半導体基板の表面の電位を制御するよう
にした半導体装置において、前記導電性薄膜と前記半導
体基板とが、前記絶縁膜に設けられた開口部において互
いに電気的に接続されている。
ために、本発明では、素子分離領域における半導体基板
の表面に絶縁膜を介して導電性薄膜が設けられ、この導
電性薄膜の電位を固定することによって前記素子分離領
域における前記半導体基板の表面の電位を制御するよう
にした半導体装置において、前記導電性薄膜と前記半導
体基板とが、前記絶縁膜に設けられた開口部において互
いに電気的に接続されている。
【０００８】本発明の一態様においては、前記導電性薄
膜が接地電位に固定され、前記開口部が、前記半導体基
板の電源電位の領域を取り囲む接地電位の領域に溝状に
設けられている。
膜が接地電位に固定され、前記開口部が、前記半導体基
板の電源電位の領域を取り囲む接地電位の領域に溝状に
設けられている。
【０００９】本発明の別の一態様においては、前記導電
性薄膜が接地電位に固定され、前記開口部が、前記半導
体基板の電源電位の領域に沿った接地電位の領域に複数
個設けられている。
性薄膜が接地電位に固定され、前記開口部が、前記半導
体基板の電源電位の領域に沿った接地電位の領域に複数
個設けられている。
【００１０】本発明の一態様においては、また、前記絶
縁膜が、シリコン酸化膜とシリコン窒化膜とシリコン酸
化膜を積層した３層構造の複合膜で構成されている。
縁膜が、シリコン酸化膜とシリコン窒化膜とシリコン酸
化膜を積層した３層構造の複合膜で構成されている。
【００１１】本発明の一態様においては、また、前記導
電性薄膜が、ＣＭＯＳ型半導体装置のＰＭＯＳ側とＮＭ
ＯＳ側とを分離する領域に設けられている。
電性薄膜が、ＣＭＯＳ型半導体装置のＰＭＯＳ側とＮＭ
ＯＳ側とを分離する領域に設けられている。
【００１２】
【作用】本発明の半導体装置では、フィールド・シール
ド分離構造の導電性薄膜を絶縁膜に設けられた開口部を
通じて半導体基板に電気的に接続している。従って、導
電性薄膜の電位固定が半導体基板の電位によって補強さ
れ、半導体基板に接続されていない部分でも導電性薄膜
の作用が安定する。
ド分離構造の導電性薄膜を絶縁膜に設けられた開口部を
通じて半導体基板に電気的に接続している。従って、導
電性薄膜の電位固定が半導体基板の電位によって補強さ
れ、半導体基板に接続されていない部分でも導電性薄膜
の作用が安定する。
【００１３】
【実施例】以下、本発明を実施例につき図１及び図２を
参照して説明する。
参照して説明する。
【００１４】図１に、本発明を適用したＣＭＯＳ構造の
断面図を示す。このＣＭＯＳ構造では、Ｐ型シリコン基
板１の表面部分に、ゲート絶縁膜１０、ゲート１１及び
ソース／ドレインであるＮ型不純物拡散層１２からなる
ＮＭＯＳトランジスタが形成され、Ｎウェル２の表面部
分に、ゲート絶縁膜７、ゲート８及びソース／ドレイン
であるＰ型不純物拡散層９からなるＰＭＯＳトランジス
タが形成されている。更に、それらの素子領域を囲むフ
ィールド領域３には、厚さ１００〜１０００Åのシリコ
ン酸化膜４、多結晶シリコン薄膜５及び絶縁膜６からな
るフィールド・シールド分離構造が夫々形成されてい
る。
断面図を示す。このＣＭＯＳ構造では、Ｐ型シリコン基
板１の表面部分に、ゲート絶縁膜１０、ゲート１１及び
ソース／ドレインであるＮ型不純物拡散層１２からなる
ＮＭＯＳトランジスタが形成され、Ｎウェル２の表面部
分に、ゲート絶縁膜７、ゲート８及びソース／ドレイン
であるＰ型不純物拡散層９からなるＰＭＯＳトランジス
タが形成されている。更に、それらの素子領域を囲むフ
ィールド領域３には、厚さ１００〜１０００Åのシリコ
ン酸化膜４、多結晶シリコン薄膜５及び絶縁膜６からな
るフィールド・シールド分離構造が夫々形成されてい
る。
【００１５】フィールド領域３において、接地電位（Ｖ
SS）であるＰ型シリコン基板１に対向する多結晶シリコ
ン薄膜５は、図外の接地配線とのコンタクトにより接地
電位に固定され、電源電位（ＶCC）であるＮウェル２に
対向する多結晶シリコン薄膜５には、図外の電源配線と
のコンタクトにより電源電圧が印加されている。
SS）であるＰ型シリコン基板１に対向する多結晶シリコ
ン薄膜５は、図外の接地配線とのコンタクトにより接地
電位に固定され、電源電位（ＶCC）であるＮウェル２に
対向する多結晶シリコン薄膜５には、図外の電源配線と
のコンタクトにより電源電圧が印加されている。
【００１６】本実施例においては、図示の如く、シリコ
ン酸化膜４に開口１３が形成されており、この開口１３
において多結晶シリコン薄膜５がその下の基板部と接続
されている。即ち、接地電位の多結晶シリコン薄膜５
は、やはり接地電位のＰ型シリコン基板１に接続され、
電源電位の多結晶シリコン薄膜５は、やはり電源電位の
Ｎウェル２に接続されている。
ン酸化膜４に開口１３が形成されており、この開口１３
において多結晶シリコン薄膜５がその下の基板部と接続
されている。即ち、接地電位の多結晶シリコン薄膜５
は、やはり接地電位のＰ型シリコン基板１に接続され、
電源電位の多結晶シリコン薄膜５は、やはり電源電位の
Ｎウェル２に接続されている。
【００１７】図２に、接地領域における開口１３の形成
例を示す。図２（ａ）に示す例では、電源電位（ＶCC）
の領域であるＮウェル２を取り囲むように溝状の開口１
３ａが形成されている。一方、図２（ｂ）に示す例で
は、電源電位（ＶCC）の領域であるＮウェル２に沿って
複数の開口１３ｂが形成されている。
例を示す。図２（ａ）に示す例では、電源電位（ＶCC）
の領域であるＮウェル２を取り囲むように溝状の開口１
３ａが形成されている。一方、図２（ｂ）に示す例で
は、電源電位（ＶCC）の領域であるＮウェル２に沿って
複数の開口１３ｂが形成されている。
【００１８】次に、本実施例のフィールド・シールド分
離構造の形成方法を説明する。
離構造の形成方法を説明する。
【００１９】まず、Ｐ型シリコン基板１にイオン注入に
よりＮウェル２を形成した後、基板１の全面にＣＶＤ法
又は熱酸化法によりシリコン酸化膜４を形成する。次
に、後に形成する多結晶シリコン薄膜５と基板１とを電
気的に接続するための開口１３をフォトリソグラフィー
及びエッチングによりシリコン酸化膜４に形成した後、
全面に多結晶シリコン薄膜５をＣＶＤ法により形成し、
これをエッチングして、所定個所以外の多結晶シリコン
薄膜５を除去する。次に、全面に絶縁膜６をＣＶＤ法に
より形成した後、フォトリソグラフィー及びエッチング
によりフィールド領域以外のシリコン酸化膜４及び絶縁
膜６を除去し、図１に示すようなフィールド・シールド
分離構造を得る。
よりＮウェル２を形成した後、基板１の全面にＣＶＤ法
又は熱酸化法によりシリコン酸化膜４を形成する。次
に、後に形成する多結晶シリコン薄膜５と基板１とを電
気的に接続するための開口１３をフォトリソグラフィー
及びエッチングによりシリコン酸化膜４に形成した後、
全面に多結晶シリコン薄膜５をＣＶＤ法により形成し、
これをエッチングして、所定個所以外の多結晶シリコン
薄膜５を除去する。次に、全面に絶縁膜６をＣＶＤ法に
より形成した後、フォトリソグラフィー及びエッチング
によりフィールド領域以外のシリコン酸化膜４及び絶縁
膜６を除去し、図１に示すようなフィールド・シールド
分離構造を得る。
【００２０】なお、本実施例のフィールド・シールド分
離構造において、シリコン酸化膜４の代わりに、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造
の複合膜（ＯＮＯ膜）を用いてもよい。また、導電性薄
膜は、多結晶シリコン薄膜５に限られず、アルミニウム
薄膜やタングステン薄膜等の他の導電性薄膜を用いるこ
ともできる。
離構造において、シリコン酸化膜４の代わりに、シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造
の複合膜（ＯＮＯ膜）を用いてもよい。また、導電性薄
膜は、多結晶シリコン薄膜５に限られず、アルミニウム
薄膜やタングステン薄膜等の他の導電性薄膜を用いるこ
ともできる。
【００２１】以上に説明した実施例によれば、フィール
ド・シールド分離構造の多結晶シリコン薄膜５とその下
の同電位の基板部とを互いに電気的に接続しているの
で、多結晶シリコン薄膜５と基板部とは相互にその電位
固定を補強しあう形になっている。即ち、多結晶シリコ
ン薄膜５は、基板部の比較的電位の安定した部分からそ
の電位固定を補強され、一方、基板部は、多結晶シリコ
ン薄膜５と接続した部分において、その表面電位が強固
に制御される。特に、基板部の電源領域と接地領域との
境界部分の電位変動が起こり易い部分においては、多結
晶シリコン薄膜５と基板部との接触面積を大きくして、
その相互補強効果を強くしている。
ド・シールド分離構造の多結晶シリコン薄膜５とその下
の同電位の基板部とを互いに電気的に接続しているの
で、多結晶シリコン薄膜５と基板部とは相互にその電位
固定を補強しあう形になっている。即ち、多結晶シリコ
ン薄膜５は、基板部の比較的電位の安定した部分からそ
の電位固定を補強され、一方、基板部は、多結晶シリコ
ン薄膜５と接続した部分において、その表面電位が強固
に制御される。特に、基板部の電源領域と接地領域との
境界部分の電位変動が起こり易い部分においては、多結
晶シリコン薄膜５と基板部との接触面積を大きくして、
その相互補強効果を強くしている。
【００２２】
【発明の効果】本発明によれば、フィールド・シールド
分離構造の導電性薄膜の電位固定を半導体基板の電位に
よって補強できるので、上層に配された配線の電位によ
る導電性薄膜の電位変動が抑制され、半導体基板に接続
されていない部分においても導電性薄膜の作用を安定化
することができる。従って、半導体装置動作時のフィー
ルド領域における基板内の反転層の形成をより確実に抑
制でき、素子間の電気的絶縁分離を確実に行うことがで
きる。この結果、素子間の寄生ＭＯＳ素子の動作を確実
に抑制することができ、高い信頼性で安定な動作を得る
ことができる。
分離構造の導電性薄膜の電位固定を半導体基板の電位に
よって補強できるので、上層に配された配線の電位によ
る導電性薄膜の電位変動が抑制され、半導体基板に接続
されていない部分においても導電性薄膜の作用を安定化
することができる。従って、半導体装置動作時のフィー
ルド領域における基板内の反転層の形成をより確実に抑
制でき、素子間の電気的絶縁分離を確実に行うことがで
きる。この結果、素子間の寄生ＭＯＳ素子の動作を確実
に抑制することができ、高い信頼性で安定な動作を得る
ことができる。
【図１】本発明の一実施例によるＣＭＯＳ構造の断面図
である。
である。
【図２】開口の形成例を示す平面図である。
【図３】従来のフィールド・シールド分離構造を有する
ＣＭＯＳ構造の断面図である。
ＣＭＯＳ構造の断面図である。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ フィールド領域 ４ シリコン酸化膜 ５ 多結晶シリコン薄膜 ６ 絶縁膜 １３ 開口
Claims (5)
- 【請求項１】 素子分離領域における半導体基板の表面
に絶縁膜を介して導電性薄膜が設けられ、この導電性薄
膜の電位を固定することによって前記素子分離領域にお
ける前記半導体基板の表面の電位を制御するようにした
半導体装置において、 前記導電性薄膜と前記半導体基板とが、前記絶縁膜に設
けられた開口部において互いに電気的に接続されている
ことを特徴とする半導体装置。 - 【請求項２】 前記導電性薄膜が接地電位に固定され、
前記開口部が、前記半導体基板の電源電位の領域を取り
囲む接地電位の領域に溝状に設けられていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記導電性薄膜が接地電位に固定され、
前記開口部が、前記半導体基板の電源電位の領域に沿っ
た接地電位の領域に複数個設けられていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記絶縁膜が、シリコン酸化膜とシリコ
ン窒化膜とシリコン酸化膜を積層した３層構造の複合膜
で構成されていることを特徴とする請求項１〜３のいず
れか１項に記載の半導体装置。 - 【請求項５】 前記導電性薄膜が、ＣＭＯＳ型半導体装
置のＰＭＯＳ側とＮＭＯＳ側とを分離する領域に設けら
れていることを特徴とする請求項１〜４のいずれか１項
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287716A JPH07122630A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5287716A JPH07122630A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122630A true JPH07122630A (ja) | 1995-05-12 |
Family
ID=17720821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5287716A Withdrawn JPH07122630A (ja) | 1993-10-22 | 1993-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026874A (ja) * | 2007-07-18 | 2009-02-05 | Seiko Instruments Inc | 半導体装置 |
-
1993
- 1993-10-22 JP JP5287716A patent/JPH07122630A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026874A (ja) * | 2007-07-18 | 2009-02-05 | Seiko Instruments Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |