JP2007519251A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法 Download PDFInfo
- Publication number
- JP2007519251A JP2007519251A JP2006550430A JP2006550430A JP2007519251A JP 2007519251 A JP2007519251 A JP 2007519251A JP 2006550430 A JP2006550430 A JP 2006550430A JP 2006550430 A JP2006550430 A JP 2006550430A JP 2007519251 A JP2007519251 A JP 2007519251A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- region
- gate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 53
- 125000006850 spacer group Chemical group 0.000 claims abstract description 49
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000004888 barrier function Effects 0.000 claims description 49
- 238000000151 deposition Methods 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 26
- 238000002513 implantation Methods 0.000 claims description 15
- 230000005684 electric field Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- 238000005286 illumination Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
ソース・ゲーティッドトランジスタの製造方法が提供される。ゲート（4）が基板上に設けられ、続けてゲート絶縁膜（6）及び半導体層（8）が設けられる。層は、フォトレジスト（12）、及びマスクとして機能するゲート（4）を用いた基板（2）を介しての背面照明を用いて、ソースをゲート（4）に揃えるようにパターン形成される。ソースとドレインとの間隔もまた、スペーサ技術を用いて自己整合され得る。
Description
本発明は、トランジスタの製造方法、及びその方法によって製造されたトランジスタに関する。
この方法は、特に、非特許文献１に記載の型式のソース・ゲーティッド（source-gated）トランジスタの製造に関連する。
図１は上記トランジスタを概略的に例示している。ゲート電極100はゲート絶縁体102によって半導体層106から分離されている。ソース電極110は半導体層106とショットキー障壁を形成し、ドレイン電極104はソース110から縦方向に間隔を設けられている。この構造が基板108上に配置されている。
電界効果を利用して２つのオーミックコンタクト間のチャネル導電率を変調する代わりに、伝統的な薄膜トランジスタ（thin film transistor；ＴＦＴ）と同様に、キャリアの流れはソース110でのショットキー障壁を利用して制限される。障壁高さは障壁と重なり合うゲート100を用いて変調され、この変調はソース110とドレイン104との間のキャリアの流れを変化させる。上記トランジスタは伝統的な薄膜トランジスタに対して幾つかの利点を有する。すなわち、上記トランジスタは電力損失を低減する非常に低い飽和電圧、及びデバイス利得を増大させる非常に高い出力インピーダンスを有する。
薄膜の製造は、一般に、単結晶半導体の製造で実現されるのと同じ低い形状を実現することができない。なぜなら、一般に、基板は完全には平らでないことがあるが、その基板を有する大面積部にパターン形成する必要があり、そのことが、光学式パターン形成をはるかに困難なものとしているからである。
従って、上記トランジスタを製造するための効果的な製造方法が望まれる。
Shannon、Gerstner、「ソース・ゲーティッド薄膜トランジスタ(Source-gated Thin-Film Transistors)」、IEEE Electron Device Letters Vol.24 No.6、2003年6月
Shannon、Gerstner、「ソース・ゲーティッド薄膜トランジスタ(Source-gated Thin-Film Transistors)」、IEEE Electron Device Letters Vol.24 No.6、2003年6月
本発明は、ソース・ゲーティッドトランジスタの製造方法、及びその方法によって製造されたトランジスタを提供することを目的とする。
本発明に従ったソース・ゲーティッドトランジスタの製造方法は：
（ａ）透明基板を設ける工程；
（ｂ）ゲート層を堆積し且つ該ゲート層をパターン形成してゲートを形成する工程；
（ｃ）ゲート絶縁層を堆積する工程；
（ｄ）薄膜半導体層を堆積する工程；
（ｅ）前記半導体層とともに障壁を定めるソース層を堆積し、前記ゲートをマスクとして利用する前記基板を介しての背面露光工程を用いてソース層と前記半導体層との間に前記障壁の広がりを定める工程；を有する。
（ａ）透明基板を設ける工程；
（ｂ）ゲート層を堆積し且つ該ゲート層をパターン形成してゲートを形成する工程；
（ｃ）ゲート絶縁層を堆積する工程；
（ｄ）薄膜半導体層を堆積する工程；
（ｅ）前記半導体層とともに障壁を定めるソース層を堆積し、前記ゲートをマスクとして利用する前記基板を介しての背面露光工程を用いてソース層と前記半導体層との間に前記障壁の広がりを定める工程；を有する。
背面露光の使用により、使用されるマスク数が削減され、従って、デバイスの製造が容易化される。さらに、多数のマスクの位置整合を必要とせずにソース及びゲートの位置合わせが自動的に実現される。
典型的な構成では、ソース材料は透明であり、ソース層と半導体層との間の障壁を形作るためのゲートをマスクとして用いる基板を介しての背面露光工程は、透明ソース層上へのフォトレジストの堆積、並びにゲートをマスクとして用いる基板、ゲート絶縁体、半導体層及び透明ソース層を介しての照明によるフォトレジスト層の露光を含む。
また一方、これに代わる構成では、ソース層を直接パターン形成することに代えて、あるいは加えて、絶縁層が半導体層上に堆積され、絶縁層の開口が背面露光を用いてゲートに位置整合されてパターン形成される。
当該方法は、前記半導体層にドレインコンタクトと接触するドレイン領域を定める工程をさらに有し、前記半導体層のスペーサ領域の横方向の範囲を自己整合プロセスを用いて前記ゲートに位置整合して定めるためにスペーサが用いられ、該スペーサ領域が前記ドレイン領域と前記障壁との間の領域であるようにされてもよい。
このようにして、障壁とドレイン領域との間のスペーサ領域の長さが可能な限り短くなるように整えられ得る。これは、実施形態では、使用されるプロセスの最小設計ルールの距離より短くなる。故に、1μm未満、典型的には0.25μmから1μmという非常に短いドレインコンタクト領域とゲートとの横方向間隔を実現することが可能である。これにより、ゲート・ドレイン間キャパシタンス及びドレイン抵抗を最小化しながら、扱える電流を最大化することができる。
当該方法は、さらに、電界緩和領域、又は前記ソースの端部の領域群を自己整合の背面露光プロセスを用いて前記ゲートに位置整合して定める工程であり、前記基板の頂部のフォトレジストであり前記ゲートをマスクとして利用して前記基板を介する照明で露光されたフォトレジストを用いて該電界緩和領域又は領域群がパターン形成されるところの工程を有してもよい。
このようにして、ソース端部での電界緩和がもたらされ、大きな電圧がソースに印加されたときに破壊する危険性を低減することができる。
特別な実施形態では、電界緩和領域又は領域群はスペーサを用いて自己整合手法で形成され得る。
ある実施形態では、当該方法は：
（ｅ）透明ソース層を該透明ソース層と前記半導体層との界面に障壁を形成するために堆積する工程；
（ｆ）ポジ型フォトレジスト層を堆積する工程；
（ｇ）前記フォトレジスト層を前記ゲートと自己整合でパターン形成するために、前記ゲートをマスクとして利用し、前記透明基板及びソース層を介して前記ポジ型フォトレジスト層を露光する工程；
（ｈ）ソース領域を形成するために前記フォトレジスト層によって直接的又は間接的に定められたパターンを用いて前記透明ソース層をエッチングする工程；
（ｉ）工程（ｈ）の前、後又は最中に前記ソース領域の端部にスペーサを形成する工程；
（ｊ）前記ソース領域から前記スペーサの幅だけ離された高濃度ドープされたドレイン領域を形成するために、前記ソース領域及びスペーサをマスクとして利用して前記半導体層のドレイン領域にドーパントを注入する工程；を有する。
（ｅ）透明ソース層を該透明ソース層と前記半導体層との界面に障壁を形成するために堆積する工程；
（ｆ）ポジ型フォトレジスト層を堆積する工程；
（ｇ）前記フォトレジスト層を前記ゲートと自己整合でパターン形成するために、前記ゲートをマスクとして利用し、前記透明基板及びソース層を介して前記ポジ型フォトレジスト層を露光する工程；
（ｈ）ソース領域を形成するために前記フォトレジスト層によって直接的又は間接的に定められたパターンを用いて前記透明ソース層をエッチングする工程；
（ｉ）工程（ｈ）の前、後又は最中に前記ソース領域の端部にスペーサを形成する工程；
（ｊ）前記ソース領域から前記スペーサの幅だけ離された高濃度ドープされたドレイン領域を形成するために、前記ソース領域及びスペーサをマスクとして利用して前記半導体層のドレイン領域にドーパントを注入する工程；を有する。
当該方法は、前記半導体層を堆積する工程（ｄ）の後に絶縁層を堆積する工程；及び前記マスクと位置整合されたソース開口を形成するために前記絶縁層をエッチングする工程；を有してもよい。
当該方法は、前記ポジ型フォトレジスト層を堆積且つパターン形成する工程（ｆ）及び（ｇ）を実行する前に、前記透明ソース層上に透明犠牲層を堆積する工程；工程（ｇ）を実行した後に、スペーサを、該スペーサと前記透明犠牲層とが合わさって前記ゲートより幅広となるように、前記透明犠牲層の側壁に形成する工程；及び前記ソース層及びその下の絶縁層をエッチングするために前記透明犠牲層及びスペーサをマスクとして利用して、前記ゲートより幅広の領域に延在するソース層を残し、且つ該ソース層と前記半導体層との間のフィールドプレートスペーサを形作る絶縁層を形成する工程；を有してもよい。このようにして、ソース層はフォトレジストによって間接的にパターン形成される。
特に、前記スペーサが前記ソース領域の端部に形成されるようにスペーサを形成する工程（ｉ）はソース領域を形成する工程（ｈ）の後に実行されてもよい。
前記半導体層のドープ領域を前記ソースに位置整合して形成するために、ソース領域を形成する工程（ｈ）の後に前記半導体層への注入が為されてもよい。
当該方法は、前記半導体層に低障壁化注入を行う工程をさらに有してもよい。これにより、障壁高さ、従って完成後の半導体の特性を制御することが可能になる。
具体的な好適な構成では、前記低障壁化注入は、前記ゲートに自己整合されるが前記ゲートの面積より狭い面積に注入され、該低障壁化注入の周辺に該低障壁化注入が注入されない中心領域の電界緩和領域を定める。この電界緩和領域はさらなる電界緩和をもたらし、従ってデバイス破壊の危険性をより一層低減する。
ある実施形態では、当該方法はさらに、前記ソースと前記半導体層との間の前記障壁の中心領域に透明絶縁層を堆積する工程を有してもよい。これにより、中心領域の障壁上の走行が防止され、電子が端部に注入されることが確保される。これにより、寄生ソースキャパシタンス及びソース走行時間が低減されることになり、デバイスが高速化される。
本発明は単に方法に関するだけでなく、このようにして形成されたデバイスにも関する。従って、他の態様に従ったトランジスタは：
透明基板；
前記透明基板上のゲート；
前記ゲート上のゲート絶縁体；
前記ゲート上方の半導体層；
前記半導体層に沿って延在するソースであり、前記ゲートと重なり合うソースと半導体層との界面の障壁を定めるソース；
前記半導体層の高濃度ドープされたドレイン領域；及び
前記ドレイン領域と前記障壁との間の横方向の間隔を定める自己整合されたスペーサ領域又は電界緩和領域；を有する。
透明基板；
前記透明基板上のゲート；
前記ゲート上のゲート絶縁体；
前記ゲート上方の半導体層；
前記半導体層に沿って延在するソースであり、前記ゲートと重なり合うソースと半導体層との界面の障壁を定めるソース；
前記半導体層の高濃度ドープされたドレイン領域；及び
前記ドレイン領域と前記障壁との間の横方向の間隔を定める自己整合されたスペーサ領域又は電界緩和領域；を有する。
実施形態は一定の縮尺で描かれておらず、単に概略を示すものである。また、別々の図面における同一又は同様の構成要素には、似通った参照符号を用いることとする。
図２乃至６を参照して、本発明の第１実施形態に従ったソース・ゲーティッドトランジスタの製造方法について説明する。
透明基板2がゲート金属層4で覆われる。透明基板2はこの実施形態ではガラスであるが透明プラスチック又はその他の透明材料とすることもできる。ゲート金属は、例えば、厚さ100nmのCr又は高濃度にドープされたポリシリコンとし得る。ゲート金属層4は、当業者に知られているように、第１マスクでパターン形成されたフォトレジストを用いてパターン形成される。
そして、ゲート絶縁体としての機能を果たす二酸化シリコン層6が堆積され、アクティブトランジスタ層としての機能を果たすポリシリコン薄膜層8が続く。これにより、図２に例示された構造になる。
次に、絶縁層10が堆積され、ネガ型フォトレジスト12がそれに続く。絶縁層10は完成後のトランジスタにおいてフィールドプレートを形成することになる。フォトレジスト12は、図３の照明方向を表す矢印で概略的に示されるように、ゲート4をマスクとして利用して、基板を介する照明によりパターン形成される。フォトレジストの露光領域13は斜線で図示され、非露光領域15は透明で図示されている。
ネガ型フォトレジスト12は現像され、それにより非露光領域15からフォトレジストが除去される。絶縁層10がフォトレジスト12を用いてエッチングされ、絶縁層10内にゲートに自己整合されたソース開口14が形成される。なお、第３実施形態を参照して後述するように、障壁高さを制御するための、ポリシリコン8への注入16がこの時点で為されてもよい。
次に、ポリシリコン層8との界面にショットキー障壁を形成する金属から成る透明ソース層18が基板上に堆積され、犠牲透明絶縁層20がそれに続く。好適な金属にはインジウム錫酸化物及びその他の透明金属が含まれる。そして、ポジ型フォトレジスト22が堆積され、再びゲート4をマスクとする基板2を介しての背面露光を用いてパターン形成される。
ソース層18及び犠牲絶縁層20は、フォトレジスト22のパターン形成に用いられる照明がフォトレジスト22までこれらの層を通過するのに十分なだけ透明であることを必要とし、完全な光透過性は必要ではない。
次に、透明絶縁層20がドライエッチングを用いてエッチングされ、図４に示されるように垂直なサイドウォールが形成される。これに続き、スペーサ形成層28が堆積される。そして、さらなるドライエッチングが用いられてスペーサ領域28が形成される。
そして、ソース層18及び絶縁層10がスペーサ28をマスクとして用いてエッチング除去され、ゲート4から分離されたアクティブトランジスタ層8が露出される。これにより、図５に示される構造になる。
絶縁スペーサ28、ソース18及びフィールドプレート10をマスクとして用いてｎ＋型ドーパントを注入することにより、ドレイン領域24がアクティブ層8内に定められる。そして、犠牲層20及びスペーサ28がエッチングで除去される。その後、ドレインコンタクト26が堆積され、図６に示される構造になる。
障壁とドレイン領域24との間の半導体層8の部分、すなわち、フィールドプレート10の下の部分、はスペーサ28によって形作られたので、スペーサ領域と呼ぶことにする。
ソースとドレインがゲートをマスクとする背面露光とスペーサにより自己整合される本プロセスを用いることにより、トランジスタ構造が自己整合され、従って、ドレイン領域24と障壁との間の非常に小さい横方向の隙間、すなわち小さいスペーサ領域、が実現され得る。この隙間は例えば1μm未満である。このような大きさは、最新の単結晶半導体構造の水準からは小さくないように見えるかも知れないが、ここでのように、絶縁基板上に大面積アレイとして堆積されるのが通常である薄膜構造の状況においては優れたものである。このようなデバイスにおいて所要の光学系は、本発明に従った自己整合構造を用いて実現される形状と同じ低さの形状を実現することは一般的に不可能である。障壁を形成するソース18／半導体8界面と高濃度ドープされたドレイン領域24との間のこの小さい間隔は、抵抗を低減するとともに、ゲートとドレインとの重なりを回避することによってゲート・ドレイン容量を最小化しながら、扱える電流を最大化する。
フィールドプレート10はソースの端部での電界緩和をもたらす。
図７乃至９は、本発明の第２実施形態に従ったソース・ゲーティッドトランジスタを製造するための自己整合プロセスを示している。このデバイスでは、第１実施形態のようにフィールドプレートを用いることによってではなく、代わりにソース端部と高濃度ドレイン領域24との間に適度にドープされたｎ型領域を設けることによって電界緩和が実現されている。
プロセスはポリシリコン層8の堆積（図２）までは第１実施形態と同じである。その後、透明ソース層18が堆積され、ポジ型フォトレジストがそれに続く。これが、ゲート4をマスクとする基板2側からの照明により露光される。そして、フォトレジストによって覆われていない部分のソース層18がエッチングで除去され、図７に示されるソース18が得られる。
ソース18は、ポリシリコン層8へのｎ型注入のマスクとして利用される。これらの工程は、使用されるレジスト及び注入プロセスに応じて、どちらの順に為されてもよい。
次に、ソース領域の端部の絶縁スペーサを形成するために用いられる薄い絶縁層が堆積される。これは、最初にこの構造の平坦な部分の薄い絶縁層を除去するのに十分な時間だけ、ドライエッチングを用いて薄い絶縁層をエッチングすることによって実現される。この工程により、ソース領域端部にスペーサを形成する部分の絶縁層が残される。ここで、絶縁層はソース領域の端部を超える高さである必要がある。これにより得られる構造が図８に示されている。
そして、スペーサ28及びソース18は、高濃度ｎ＋ドレイン領域24をアクティブ層8に定めるｎ＋ドレイン注入のためにマスクとして用いられる。シリサイド層34がドレイン領域24上に形成される。これは、金属を堆積すること、及び金属をポリシリコンと反応させてシリサイドを形成することによって実現され得る。そして、ドレインコンタクト26が形成され、図９に示される構造になる。
変形例として、シリサイド層34は省略されてもよい。
ソース領域及び障壁の下にある半導体層8の中心領域30はドープされないままであり、スペーサ28下のｎ型ドープされたスペーサ領域32がドレイン領域24を中心領域から分離している。このスペーサ領域32は電界緩和をもたらす。第１実施形態のように、ドレイン領域24と中心領域30との間に1μm未満の非常に小さい横方向の間隔を設けることが可能である。スペーサ領域32のより低濃度のドーピングはソース領域端部での電界緩和をもたらす。
図１０及び１１は、第３の電界緩和手法を用いる本発明の第３実施形態を例示している。このデバイスでは、低めの実効障壁が高めの実効障壁によって囲まれるように、ソースコンタクト領域内に低障壁化注入（barrier lowering implant）が行われる。
第３実施形態を製造するために用いられる工程は、第１及び第２実施形態の半導体層8の堆積までの工程の後に続くものである。但し、この実施形態では、半導体層8はポリシリコンに代わってアモルファスシリコン（a-Si:H）である。
そして、透明犠牲酸化物層36が堆積され、ネガ型フォトレジストがそれに続く。フォトレジストは背面露光を用いてパターン形成され、その結果としてフォトレジスト内に開口が形成されるが、これは開口がゲート4より狭くなるようにオーバー露光及び現像を行うことによって為される。レジストは、図１０に示されるように、開口38を有するように透明犠牲酸化物層36をパターン形成するために用いられ、そして除去される。これに代わる実施形態では、犠牲酸化物層36が省略され、以降の工程においてフォトレジストに形成された開口が犠牲酸化物層36の開口38の代わりに用いられる。
開口38はソース領域に低障壁化注入40を施すために用いられる。ショットキー障壁高さを低下させるために注入がどのように用いられるかは、例えばShannon等による米国特許第３９４３５５２号明細書に説明されている。犠牲酸化物層36はエッチング除去される。
次に、ソース層18が堆積され、ポジ型フォトレジスト22がそれに続く。そして、このレジストはゲート4をマスクとして機能させる背面露光によってパターン形成される。そして、パターン形成されたフォトレジスト22が、ゲートに自己整合されるソース18をパターン形成するために用いられる。そして、ソースはｎ型の注入のためのマスクとして利用される。
その後、このプロセスはドレイン領域24を設けるために第２実施形態に従い、図１１に示される構造になる。シリサイド層34は省略されている。第２実施形態のように、スペーサ28によって定められたスペーサ領域32が、ソース18に隣接する中心領域30を高濃度にドープされたドレイン領域24から分離している。この実施形態では、中心領域30の中心部分では注入40によって障壁が低くされているが、中心領域30の周辺の電界緩和領域48を形成する端部領域48では低くされていない。この電界緩和はスペーサ領域32によってもたらされる電界緩和に追加される。
図１２は本発明の第４実施形態を例示している。この実施形態では、ソースの中ほどへのインジェクションを遮断するために遮断層42がソース18の中心部分に設けられている。これにより、寄生ソース容量及びソース走行時間が低減される。
第３実施形態にて注入40をゲートより狭くパターン形成するために用いられた技術と同様の技術が、第４実施形態にて遮断層42をパターン形成するために用いられる。第４実施形態を製造するために使用される工程は、半導体層8の堆積まで第１乃至３の実施形態に従う。次に、透明絶縁層42が堆積される。これには、図示された実施形態では、酸化物44及び窒化物46の二層構造が用いられている。そして、ポジ型フォトレジストが塗布され、ゲートをマスクとして利用する背面露光により、オーバー露光、オーバーエッチング又はその両方を用いて遮断領域がフォトレジスト内に定められる。そして、酸化物44及び窒化物46から成る透明絶縁層42が、フォトレジストで保護された部分を除いて除去され、中心遮断領域42を有する構造が得られる。
そして、フォトレジストが除去される。その後、プロセスは第１実施形態における絶縁層10の堆積以降の工程に従い、それらの工程は図１２のデバイスで完了することになる。
当業者に認識されるところであるが、上述の実施形態群における様々な異なる特徴は結合されてもよく、また、異なる結合内に組み込まれてもよい。多様な半導体材料が用いられ得る。
さらに、上述の実施形態は１対のドレイン領域が１つのソースを囲む両側構成を含んでいるが、１つのドレインが１つのソースに隣接して配置された片側構成も可能であることは当業者に認識されるところである。しかしながら多くの場合、両側構成の方が大きな電流を提供することが可能である。
さらに、ショットキー障壁を用いる代わりに別個の障壁層が用いられてもよい。
基板材料、及び基板上に堆積された様々な層は均等物で置換されてもよいことは当業者に明らかになるところである。
Claims (16)
- ソース・ゲーティッドトランジスタの製造方法であって：
（ａ）透明基板を設ける工程；
（ｂ）ゲート層を堆積し且つ該ゲート層をパターン形成してゲートを形成する工程；
（ｃ）ゲート絶縁層を堆積する工程；
（ｄ）薄膜半導体層を堆積する工程；
（ｅ）前記半導体層とともに障壁を定めるソース層を堆積し、前記ゲートをマスクとして利用する前記基板を介しての背面露光工程を用いてソース層と前記半導体層との間に前記障壁を定める工程；
を有する製造方法。 - 請求項１に記載の製造方法であって：
前記半導体層にドレインコンタクトと接触するドレイン領域を定める工程；
をさらに有し、
前記半導体層のスペーサ領域の横方向の範囲を自己整合プロセスを用いて前記ゲートに位置整合して定めるためにスペーサが用いられ、該スペーサ領域が前記ドレイン領域と前記障壁との間の領域である；
ところの製造方法。 - 前記ソース層が透明ソース層である請求項１又は２に記載の製造方法であって：
（ｆ）前記透明ソース層にフォトレジストを堆積する工程；
をさらに有し、
前記背面露光工程が、前記ゲートをマスクとして利用して前記基板、ゲート絶縁層、半導体層及び透明ソース層を介する照明によって前記フォトレジストを露光することを含む；
ところの製造方法。 - 請求項１乃至３の何れかに記載の製造方法であって、電界緩和領域、又は前記ソースの端部の領域群を自己整合の背面露光プロセスを用いて前記ゲートに位置整合して定める工程であり、前記基板の頂部のフォトレジストであり前記ゲートをマスクとして利用して前記基板を介する照明で露光されたフォトレジストを用いて該電界緩和領域又は領域群がパターン形成されるところの工程をさらに有する製造方法。
- 請求項１乃至４の何れかに記載の製造方法であって、工程（ｄ）の後に：
（ｅ）透明ソース層を該透明ソース層と前記半導体層との界面に障壁を形成するために堆積する工程；
（ｆ）ポジ型フォトレジスト層を堆積する工程；
（ｇ）前記フォトレジスト層を前記ゲートと自己整合でパターン形成するために、前記ゲートをマスクとして利用し前記透明基板及びソース層を介して前記ポジ型フォトレジスト層を露光する工程；
（ｈ）ソース領域を形成するために前記フォトレジスト層によって直接的又は間接的に定められたパターンを用いて前記透明ソース層をエッチングする工程；
（ｉ）工程（ｈ）の前、後又は最中に前記ソース領域の端部にスペーサを形成する工程；
（ｊ）前記ソース領域から前記スペーサの幅だけ離された高濃度ドープされたドレイン領域を形成するために、前記ソース領域及びスペーサをマスクとして利用して前記半導体層のドレイン領域にドーパントを注入する工程；
を有する製造方法。 - 請求項５に記載の製造方法であって：
前記半導体層を堆積する工程（ｄ）の後に絶縁層を堆積する工程；及び
前記マスクと位置整合されたソース開口を形成するために前記絶縁層をエッチングする工程；
を有する製造方法。 - 請求項５又は６に記載の製造方法であって：
前記ポジ型フォトレジスト層を堆積且つパターン形成する工程（ｆ）及び（ｇ）を実行する前に、前記透明ソース層上に透明犠牲層を堆積する工程；
工程（ｇ）を実行した後に、スペーサを、該スペーサと前記透明犠牲層とが合わさって前記ゲートより幅広となるように、前記透明犠牲層の側壁に形成する工程；及び
前記ソース層及びその下の絶縁層をエッチングするために前記透明犠牲層及びスペーサをマスクとして利用して、前記ゲートより幅広の領域に延在するソース層を残し、且つ該ソース層と前記半導体層との間のフィールドプレートスペーサを形作る絶縁層を形成する工程；
をさらに有する製造方法。 - 請求項５に記載の製造方法であって、前記スペーサが前記ソース領域の端部に形成されるようにスペーサを形成する工程（ｉ）がソース領域を形成する工程（ｈ）の後に実行されるところの製造方法。
- 請求項５乃至８の何れかに記載の製造方法であって、前記半導体層のドープ領域を前記ソース領域に位置整合して形成するために、ソース領域を形成する工程（ｈ）の後に前記半導体層への注入を行う工程をさらに有する製造方法。
- 請求項１乃至９の何れかに記載の製造方法であって、前記半導体層に低障壁化注入を行う工程をさらに有する製造方法。
- 請求項１０に記載の製造方法であって、前記低障壁化注入は、前記ゲートに自己整合されるが前記ゲートの面積より狭い面積に注入され、該低障壁化注入の周辺に該低障壁化注入が注入されない中心領域の電界緩和領域を定めるところの製造方法。
- 請求項１乃至１１の何れかに記載の製造方法であって、前記ソースと前記半導体層との間の前記障壁の中心にある中心領域に透明絶縁層を堆積する工程をさらに有する製造方法。
- 透明基板；
前記透明基板上のゲート；
前記ゲート上のゲート絶縁体；
前記ゲート上方の半導体層；
前記半導体層に沿って延在するソースであり、前記ゲートと重なり合うソースと半導体層との界面の障壁を定めるソース；
前記半導体層の高濃度ドープされたドレイン領域；及び
前記ドレイン領域と前記障壁との間の横方向の間隔を定める自己整合されたスペーサ領域；
を有するトランジスタ。 - 請求項１３に記載のトランジスタであって、前記半導体層内に低障壁化注入物をさらに有するトランジスタ。
- 請求項１４に記載のトランジスタであって、前記低障壁化注入物は前記障壁の中心部分に設けられ、該低障壁化注入物の周辺の中心領域の電界緩和領域を定めているところのトランジスタ。
- 請求項１３乃至１５の何れかに記載のトランジスタであって、前記ソースと前記半導体層との間の障壁の中心にある中心領域に透明絶縁層をさらに有するトランジスタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB0401579.8A GB0401579D0 (en) | 2004-01-24 | 2004-01-24 | Transistor manufacture |
| GB0401579.8 | 2004-01-24 | ||
| PCT/IB2005/050249 WO2005071753A1 (en) | 2004-01-24 | 2005-01-21 | Transistor manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007519251A true JP2007519251A (ja) | 2007-07-12 |
| JP4995577B2 JP4995577B2 (ja) | 2012-08-08 |
Family
ID=31971406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006550430A Active JP4995577B2 (ja) | 2004-01-24 | 2005-01-21 | トランジスタの製造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7569435B2 (ja) |
| EP (1) | EP1711965B1 (ja) |
| JP (1) | JP4995577B2 (ja) |
| KR (1) | KR20070007046A (ja) |
| CN (1) | CN1910756B (ja) |
| GB (1) | GB0401579D0 (ja) |
| TW (1) | TW200535936A (ja) |
| WO (1) | WO2005071753A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8003504B2 (en) | 2006-09-01 | 2011-08-23 | Bae Systems Information And Electronic Systems Integration Inc. | Structure and method for fabrication of field effect transistor gates with or without field plates |
| KR100885783B1 (ko) | 2007-01-23 | 2009-02-26 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 동작 방법 |
| JP2009076866A (ja) * | 2007-08-31 | 2009-04-09 | Sumitomo Electric Ind Ltd | ショットキーバリアダイオード |
| CN102130009B (zh) * | 2010-12-01 | 2012-12-05 | 北京大学深圳研究生院 | 一种晶体管的制造方法 |
| TWI511200B (zh) * | 2013-07-25 | 2015-12-01 | Ye Xin Technology Consulting Co Ltd | 顯示面板製作方法 |
| CN110197851A (zh) | 2018-02-27 | 2019-09-03 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板和电子装置 |
| US11088078B2 (en) * | 2019-05-22 | 2021-08-10 | Nanya Technology Corporation | Semiconductor device and method for manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338615A (ja) * | 1993-05-28 | 1994-12-06 | Philips Electron Nv | 標本化回路を形成する薄膜回路素子を有する電子装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3562124A (en) * | 1968-08-02 | 1971-02-09 | Hooker Chemical Corp | Composition for corrosion protection |
| US3998779A (en) * | 1973-05-21 | 1976-12-21 | Chromalloy American Corporation | Coating method and composition for the sacrificial protection of metal substrates |
| GB1459231A (en) | 1973-06-26 | 1976-12-22 | Mullard Ltd | Semiconductor devices |
| US5175056A (en) * | 1990-06-08 | 1992-12-29 | Potters Industries, Inc. | Galvanically compatible conductive filler |
| KR940007451B1 (ko) * | 1991-09-06 | 1994-08-18 | 주식회사 금성사 | 박막트랜지스터 제조방법 |
| US5441905A (en) * | 1993-04-29 | 1995-08-15 | Industrial Technology Research Institute | Process of making self-aligned amorphous-silicon thin film transistors |
| JP2938351B2 (ja) * | 1994-10-18 | 1999-08-23 | 株式会社フロンテック | 電界効果トランジスタ |
| US5700398A (en) * | 1994-12-14 | 1997-12-23 | International Business Machines Corporation | Composition containing a polymer and conductive filler and use thereof |
| US5968417A (en) * | 1997-03-03 | 1999-10-19 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Conducting compositions of matter |
| US6627117B2 (en) * | 1998-06-09 | 2003-09-30 | Geotech Chemical Company, Llc | Method for applying a coating that acts as an electrolytic barrier and a cathodic corrosion prevention system |
| KR20000076864A (ko) * | 1999-03-16 | 2000-12-26 | 마츠시타 덴끼 산교 가부시키가이샤 | 능동 소자 어레이 기판의 제조 방법 |
| US6562201B2 (en) * | 2001-06-08 | 2003-05-13 | Applied Semiconductor, Inc. | Semiconductive polymeric system, devices incorporating the same, and its use in controlling corrosion |
| US6402933B1 (en) * | 2001-06-08 | 2002-06-11 | Applied Semiconductor, Inc. | Method and system of preventing corrosion of conductive structures |
| JP2003273397A (ja) * | 2002-03-19 | 2003-09-26 | Fuji Xerox Co Ltd | 半導体発光素子、半導体複合素子、及び半導体発光素子の製造方法 |
| US6841434B2 (en) * | 2002-03-26 | 2005-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
-
2004
- 2004-01-24 GB GBGB0401579.8A patent/GB0401579D0/en not_active Ceased
-
2005
- 2005-01-21 WO PCT/IB2005/050249 patent/WO2005071753A1/en active Application Filing
- 2005-01-21 US US10/597,252 patent/US7569435B2/en active Active
- 2005-01-21 CN CN2005800029333A patent/CN1910756B/zh active Active
- 2005-01-21 JP JP2006550430A patent/JP4995577B2/ja active Active
- 2005-01-21 TW TW094101864A patent/TW200535936A/zh unknown
- 2005-01-21 EP EP05702743.5A patent/EP1711965B1/en active Active
- 2005-01-21 KR KR1020067014528A patent/KR20070007046A/ko not_active Application Discontinuation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338615A (ja) * | 1993-05-28 | 1994-12-06 | Philips Electron Nv | 標本化回路を形成する薄膜回路素子を有する電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1910756A (zh) | 2007-02-07 |
| TW200535936A (en) | 2005-11-01 |
| GB0401579D0 (en) | 2004-02-25 |
| US20080224184A1 (en) | 2008-09-18 |
| EP1711965B1 (en) | 2013-04-24 |
| EP1711965A1 (en) | 2006-10-18 |
| JP4995577B2 (ja) | 2012-08-08 |
| CN1910756B (zh) | 2010-09-08 |
| WO2005071753A1 (en) | 2005-08-04 |
| US7569435B2 (en) | 2009-08-04 |
| KR20070007046A (ko) | 2007-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100628250B1 (ko) | 전력용 반도체 소자 및 그의 제조방법 | |
| US7663143B2 (en) | Thin film transistor having a short channel formed by using an exposure mask with slits | |
| US5658808A (en) | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors | |
| JP4995577B2 (ja) | トランジスタの製造方法 | |
| KR0177785B1 (ko) | 오프셋 구조를 가지는 트랜지스터 및 그 제조방법 | |
| US6429485B1 (en) | Thin film transistor and method of fabricating thereof | |
| US5439837A (en) | Method of fabricating a thin-film transistor having an offset gate structure | |
| JP2733909B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100268895B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| JPH07211912A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6861298B2 (en) | Method of fabricating CMOS thin film transistor | |
| JPH08125190A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0883810A (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR100362191B1 (ko) | 반도체소자의박막트랜지스터및그제조방법 | |
| JP3923600B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100732827B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR0141780B1 (ko) | 반도체소자 제조방법 | |
| KR970003742B1 (ko) | 자기정열구조의 박막트랜지스터 제조방법 | |
| JP3035969B2 (ja) | 化合物半導体装置の製造方法 | |
| KR20010005300A (ko) | 반도체소자의 비대칭 트랜지스터 형성방법 | |
| KR100900125B1 (ko) | 수직형 트랜지스터 형성 방법 | |
| JP2001308337A (ja) | 低温ポリシリコンｔｆｔの製造方法 | |
| KR970011503B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR101128100B1 (ko) | 박막 트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110929 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111222 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120327 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120417 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120510 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150518 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4995577 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |