KR20010013006A - 박막 트랜지스터를 포함한 전자 장치 - Google Patents

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Abstract

AMLCD와 같은 넓은-영역의 전자 장치는 매트릭스 내에 스위칭 TFT(Tp)를 가지고 주변 구동 회로 내에 회로 TFT(Ts)를 갖는다. TFT(Tp,Ts) 모두는 그것의 드레인 영역(113)보다 더 낮은 도핑 농도(N-)를 갖고 그것의 채널 영역(111) 및 드레인 영역(113) 사이에 존재하는 전계-경감 영역(130)을 포함한다. 이 전계-경감 영역(130)은 게이트(121)와의 도전율 변조에 의해 전계-경감 영역(130) 내의 직렬 저항을 줄이기 위해 회로 TFT(Ts) 내의 게이트(121)와 적어도 그 길이의 대부분에 걸쳐서 중복된다. 그러나, 스위칭 TFT(Tp) 내의 드레인 영역(113)은 적어도 그것의 전계-경감 영역(130)의 적어도 대부분의 길이에 의해 그것의 게이트(121)와 중복으로부터의 오프셋된다. 이 전계-경감 오프셋은 스위칭 TFT(Tp)가 회로 TFT(Ts)보다 더 낮은 누설 전류를 갖도록 허용한다.

Description

박막 트랜지스터를 포함한 전자 장치{ELECTRONIC DEVICES COMPRISING THIN-FILM TRANSISTORS}
여러해 동안 넓은 영역의 전자 응용을 위한, 유리 및/또는 다른 비싸지 않은 절연 기판 상에 TFT를 구비한 박막 회로를 개발하는 것에 큰 관심이 있어 왔다. 한 비결정 또는 다결정 반도체 막으로 제작된 그러한 TFT는, 예를 들어 미국 특허 US-A-5,130,829(필립스 관리번호: PHB 33646)에 기술된 평면 패널 디스플레이 내에서 셀 매트릭스의 스위칭 소자를 형성할 수 있다. 더 최근의 발전은 예를 들어 그러한 셀 매트릭스를 위한 집적 구동 회로와 같은(흔히 다결정 실리콘을 사용하여) TFT로부터 회로의 제작 및 집적을 포함한다. 게다가, 예를 들어, 공개된 유럽 특허 출원 EP-A-0 629 003(미국 특허 출원 08/639277: 필립스 관리번호: PHB 33845에 해당하는)은 기판 상에 박막 스위칭 트랜지스터의 스위칭 매트릭스 및 매트릭스 외곽에 위치하고 매트릭스의 스위칭 TFT에 연결된 박막 회로 트랜지스터를 포함한 주변 구동 회로를 포함하는 그러한 전자 장치를 기술한다. US-A-5,130,829 및 EP-A-0 629 003의 전체 내용은 본 명세서에 참조 자료로서 포함된다.
공교롭게도, 바람직하지 못한 전계-유도 효과가 특별히 저온 처리를 사용하여 형성된 다결정 실리콘으로 제작된, 그러한 TFT의 트랜지스터 특성에서 발생한다. 몇몇 불안정 메커니즘, 예를 들어 다결정 실리콘 내의 바이어스-유도 상태의 산물, 및 핫캐리어(hot carrier) 유도 상태의 산물 및 캐리어 트래핑(trapping)이 발생한다. 발생하는 다른 효과는 누설 전류에서의 드레인 전계-강화 증가이다. 트랜지스터 특성(예을 들어, 오프-상태 누설 전류, 임계 전압 및 온-상태 전류)의 열화는 그러한 회로 내에 그러한 TFT의 사용을 중대하게 제한할 수 있다.
TFT 내에서 그러한 효과를 줄이는 한 방법은 드레인 영역보다 한 도전율 타입의 더 낮은 도핑 농도를 갖는 전계-경감(field-relief) 영역에 의해서이다. TFT는 한 도전율 타입의 소스 및 드레인 영역 사이의 반도체 막 내 한 도전율 타입의 전도 채널을 제어하기 위한 결정 반도체 막에 인접한 절연 게이트를 포함한다. 전계 경감(relief) 영역은 TFT의 도전 채널 및 드레인 영역 사이에 존재한다.
IEEE 전자 장치 회보(제9권 1호, 1998년 1월 발행)에서 케이. 타나가(K. Tanaka) 등에 의한 논문 "오프셋-구조 다결정-실리콘 박막 트랜지스터의 특성"은 드레인 영역이 전계 경감 영역의 적어도 대부분에 의해 게이트로부터 오프셋되는 이러한 TFT의 한 형태를 기술한다. 결과적으로 TFT는 임의의 전계-경감 영역 없이 오프셋되지 않는 TFT 구조와 비교하여, 감소된 누설 전류를 갖는다. 영국 버밍엄에서 1996년 9월 30일에 개최된 제 16회 국제 디스플레이 조사 회의에서 열린 능동 매트릭스 워크샵의 회보(SID : The Society for Information Display -정보 디스플레이를 위한 모임에 의해 출판된) 내의 제이. 알. 아이레스(J. R. Ayres) 등에 의한 논문 WS3/1 "폴리-규소 TFT 동작에서 드레인 전계의 영향"은 적어도 대부분의 전계 경감 영역이 게이트와 중복하는 또 다른 형태를 개시한다. 이 논문과 문서의 전체 내용이 여기서 참조 자료로써 포함된다.
본 발명은 예를 들어 유리 또는 절연 중합체 기판과 같은, 기판 상에 박막 트랜지스터(이하 본문에서 "TFT"로 불리는)를 포함한 전자 장치에 관한 것이다. 예를 들어, 이 장치는 능동-매트릭스 액정 디스플레이 또는 다른 평면 패널 디스플레이, 또는 일예로 박막 데이터 저장 장치 또는 이미지 센서 같은, 매트릭스 및 구동 회로 내에 TFT를 구비한 임의의 다른 유형의 넓은 영역의 전자 장치일 수 있다. 또한 본 발명은 이러한 전자 장치를 제작하는 방법에 관한 것이다.
도 1은 기판 상에 스위칭 매트릭스 및 주변 구동 회로를 포함한 (평면 패널 디스플레이와 같은) 넓은 영역의 전자 장치의 회로도(부분적으로 블록도의 형태).
도 2는 도 1의 장치의 구동 회로 내의 샘플-및-유지 회로의 회로도.
도 3내지 도 6은 각 도면의 왼쪽 부분은 스위칭 매트릭스와 관련되고 오른쪽 부분은 주변 구동 회로와 관련된, 본 발명에 따라 그러한 장치에서 사용될 수 있는 다양한 TFT 구조의 횡단면도.
도 7은 스위칭 매트릭스의 게이트-오프셋 전계-경감 TFT(곡선 A) 및 주변 구동 회로의 게이트-중복 전계-경감 TFT(곡선 B)에 대한, 게이트 전압(Vg) 대 드레인 전류(ID)의 전형적인 비교도.
도 8은 본 발명에 따라 예를 들어 도 4의 매트릭스 및 장치 내의 회로 TFT와 함께, 도 1의 주변 구동 회로의 일부분에 사용될 수 있는 TFT 구조의 또 다른 타입의 횡단면도.
본 발명의 목적은 스위칭 매트릭스 및 그러한 평면 패널 디스플레이와 다른 전자 장치의 주변 구동 회로 모두에서 TFT 동작 특성을 최적화(또는 최소한 향상하는)하는 것이다.
본 발명에 따라 청구항 제 1항에서 한정된 것과 같은 전자 장치가 제공된다. 이 장치에서 적어도 전계 경감 영역의 대부분은 주변 구동 회로의 회로 TFT의 적어도 일부 내의 게이트와 중복하여, 게이트와의 도전율 변조에 의한 그 전계 경감 영역 내의 직렬 저항은 감소하고; 여기서 매트릭스의 스위칭 TFT 내의 드레인 영역은 게이트 중복을 갖는 회로 TFT 보다 더 낮은 누설 전류를 갖는 스위칭 TFT를 제공하기 위해 그 전계 경감 영역의 적어도 대부분에 의해 게이트와의 중복으로부터 오프셋된다. 전계 경감 영역과의 게이트-중복 및 게이트-오프셋 TFT의 이러한 유리한 혼합은, 구동 회로의 회로 TFT가 온-상태에서 낮은 직렬 저항을 갖고 높은 드레인 바이어스에서 안정되도록 제공하면서, 매트릭스의 스위칭 TFT를 오프-상태에서 픽셀(또는 다른 매트릭스 셀 타입)에 대해 낮은 누설을 제공하고 높은 드레인 바이어스에서 안정되도록 허용한다. 낮은 직렬 저항을 갖는 게이트-중복 TFT 구조는, 예를 들어 구동 회로 내의 샘플-및-유지 기능의 샘플링 TFT 같은, 아날로그 신호를 전송하는 회로 TFT를 위해 특히 유리하다.
게다가, 주변 구동 회로의 회로 TFT 및 매트릭스의 스위칭 TFT는 적어도 TFT의 한 타입 또는 양쪽 타입 모두의 영역이 그 게이트에 대하여 자기-정렬 방식으로 한정되지 않을 때, 동일한 처리 단계 및 마스크(mask)를 사용하여 가공될 수 있다. (예를 들어) 게이트 마스크 유형 및/또는 도핑 유형에 대한 다른 성분 배치 기하학적 구조는 (게이트-중복 TFT를 제공하기 위해) 주변 구동 회로 영역과 비교하여, (게이트-오프셋 TFT를 제공하기 위해) 매트릭스 영역 내에 사용될 수 있다. 따라서, 예를 들어 게이트-오프셋 스위칭 TFT의 소스 및 드레인 영역은 게이트 중복을 갖는 회로 TFT의 소스 및 드레인 영역과 같은 동일한 도핑 농도를 가질 수 있다. 게이트-오프셋 스위칭 TFT의 전계 경감 영역(그 게이트와 자기 정렬이 아닐 때)은, 예를 들어 게이트 중복을 갖는 회로 TFT의 전계 경감 영역과 같은 동일한 도핑 농도를 가질 수 있다. (예를 들어 동일한 처리 단계 및 마스크를 사용하여) 주변 구동 회로 내에 제조된 몇몇 TFT는, 이 특성이 이들 특정 회로 TFT의 회로 기능에 관하여 필요하지 않거나 바람직하지 않을 때 게이트 중복 및/또는 전계 경감 영역이 없이 제공될 수 있다.
주변 구동 회로 및 스위칭 매트릭스의 TFT는 공지된 기술 및 처리 단계를 사용하여 제조될 수 있다. 따라서, 예를 들어 TFT는 상위-게이트 구성의 양쪽이거나 하위-게이트 설정의 양쪽 모두 일 수 있다. 소스와 드레인 영역 및 전계-경감 영역은 반도체 막 내에 존재하는 한 도전율 타입의 도핑된 영역일 수 있고/있거나, 상기 반도체 막에 인접한 하나 또는 그 이상의 추가적인 반도체 막의 도핑된 영역일 수 있다. 게이트-정렬 처리는 와류 효과를 줄이기 위하여 사용될 수 있다. 따라서, 예를 들어 회로 TFT의 적어도 몇몇은 충분히 전적으로 게이트와 중복하는 그 전계 경감 영역을 가질 수 있고, 이 TFT 및/또는 다른 회로 TFT의 게이트는 드레인 영역의 에지(edge)와 충분히 정렬된 한 에지를 가질 수 있다.
본 발명의 다양한 특성, 및 그것의 이점은 첨부된 개략적인 도면을 참조하여 예시의 방법으로 지금부터 기술될 본 발명의 실시예에 의해 구체적으로 설명된다.
도면은 대략적이라는 것은 유념해야 한다. 횡단면도 및 회로 배치의 부분의 상대 크기 및 비율은 도면에서 명확성과 편리성을 위해 과장되거나 감소된 크기로 도시되었다. 동일한 참조 부호가 다른 실시예에서 대응하거나 유사한 특징을 언급하기 위해 일반적으로 사용된다.
본 발명에 따른 그 스위칭 및 회로 TFT의 구성과는 별도로, 전자 장치는 공지된 타입 및 구조일 수 있다. 따라서, 구체적 예에 의해, 도 1 및 도 2에 도시된 장치는 EP-A-0 629 003의 능동 매트릭스 액정 디스플레이(AMLCD : active matrix liquid crystal display) 패널과 유사할 수 있다. 실제로 이 특징은 EP-A-0 629 003의 도 1 및 도 2로부터 유도되는데, 대응하고 유사한 특징이 EP-A-0 629 003에서와 같이 동일한 참조 부호로 지시된다. 그래서, 단지 이 장치의 간단한 개관이 본 발명의 구체적 특징적인 특성에 맞추기 전에 지금 주어지고, 독자는 이런 타입 장치의 더 상세함을 위해 EP-A-0 629 003(및 US-A-5,130,829 내의 배경지식) 내의 개시로 인도된다.
도 1의 장치에서 전기적으로 절연하는 기판(100)은 스위칭 TFT(Tp)의 스위칭 매트릭스(22)를 지니고, 또한 매트릭스(22) 외곽에 위치하고 예를 들어 매트릭스의 스위칭 TFT(Tp)에 직접적으로 또는 간접적으로 결합된 Ts및 T2인, 스위칭 TFT를 포함하는 주변 구동 회로(12, 21)를 지닌다. 본 설명과 도면에서, 스위칭 TFT는 EP-A-0 629 003에서와 같이 29가 아닌 Tp로 나타내어진다. 매트릭스(22)는 가로 열 및 세로 행으로 구성된 셀(33)(예를 들어, 액정 디스플레이의 픽셀 셀)을 포함한다. 기판(100)은 예를 들어 디스플레이의 유리 후방 패널일 수 있다. 매트릭스(22)는 매트릭스(22)의 열에 주소를 지정하기 위한 열 구동 회로(21)에 연결된 박막 열선(24)을 구비한다. 또한 매트릭스(22)는 샘플링된 신호를 주소가 지정된 열에 있는 셀(33)에 공급하기 위한 행 구동 회로(12)에 연결된 박막 행선(26)을 구비한다. 이들 선(24 및 26)과 구동 회로(12 및 21)는 매트릭스(22)와 같이 동일한 기판(100) 상에 박막 기술로 집적된다.
도 3내지 도 6은 매트릭스(22)의 스위칭 TFT(Tp) 및 구동 회로(12)의 회로 TFT(Ts)를 위한 박막 트랜지스터 구조의 구체적 예를 도시한다. TFT(Tp및 Ts)는 각각 결정 반도체 막의 트랜지스터 본체(110)에 인접한 절연된 게이트(121)를 포함한다. 반도체 막은 통상적으로 다결정 실리콘이다. 게이트(121)는 또한 한 도전율 타입의 소스 및 드레인 영역(112 및 113) 사이의 반도체 막 영역(111) 내의 한 도전율 타입의 도전 채널을 제어하기 위해 게이트 유전체 막(120)을 통하여 본체(110)에 연결된다. 통상적으로 TFT(Tp및 Ts)는 N-채널이고, 소스 및 드레인 영역(112 및 113)은 N-타입 도전율이다. 통상적으로 폴리실리콘 막은 약 40 nm의 두께를 가질 수 있고 영역(111)에 섬세한 도핑을 갖지 않는다. 영역(111)은 효과적으로 도전율에서 진성이거나 몇몇 다결정 형태에서 아주 작은 n-타입이다. 그 도전율 상태는 다결정 막 내의 트래핑 상태의 고밀도에 의해 결정된다. 이러한 트래핑 상태는 에너지 대역 갭(gap)의 중간 근처에 고정되는 페르미 레벨을 초래한다. 소스 및 드레인 영역(112 및 113)은 예를 들어 인 또는 비소와 높게 도핑되고, 그래서 도 3내지 도 6에서는 N+로 지시된다. 통상적으로 소스 및 드레인 영역(112 및 113) 내의 도핑 레벨은 예를 들어 1016cm-2또는 그 이상일 수 있다.
또한 TFT(Tp및 Ts) 모두는 드레인 영역(113) 보다 더 낮은 한 도전율 타입의 도핑 농도(N- 로 표시된)를 갖고 채널 영역(111)과 드레인 영역(113) 사이에 존재하는 전계-경감 영역(130)을 포함한다. 통상적으로 전계-경감 영역(130)의 도핑 레벨은 5 x 1013cm-2보다 작고, 1012cm-2정도가 될 수 있다. 본 발명에 따라, (적어도 그 길이의 대부분에 걸쳐) 전계-경감 영역(130)은 게이트(121)와의 도전율 변조에 의한 전계-경감 영역(130) 내의 직렬 저항을 줄이기 위해 회로 TFT(Ts) 내의 게이트(121)와 중복되는 반면에, 스위칭 TFT(Tp)에서의 드레인 영역(113)은 그 전계-경감 영역(130) 길이의 적어도 대부분에 의해 그 게이트(121)와의 중복으로부터 오프셋된다. 본 발명에 따라 전계-경감 오프셋은 이러한 스위칭 TFT(Tp)가 회로 TFT(Ts)보다 더 낮은 누설 전류를 갖도록 허용한다.
본 상세한 설명에서, "게이트-중복 TFT" 표현은 적어도 전계-경감 영역(130)의 대부분이 게이트(121)와 중복되는 TFT에 대해 사용되는 반면에, "게이트-오프셋 TFT" 표현은 드레인 영역(113)이 전계-경감 영역(130)에 의해 게이트(121)와의 중복으로부터 오프셋되는 TFT에 대해 사용된다. 게이트-오프셋 TFT(Tp) 및 게이트-중복 TFT(Ts) 모두에 대한 전계-경감 영역(130)의 최적의 길이는, 특히 채널 영역(111)의 길이, 게이트 및 최대 드레인 동작 전압, TFT를 통하는 전류 레벨, 및 다양한 영역이 자기-정렬 기술로 형성되는지에 의존한다. 통상적인 구체적 예에서, TFT(Tp및 Ts) 내에서 약 1㎛(마이크로미터)내지 3㎛의 범위 내일 수 있는데, 상기(Tp및 Ts)는 AMLCD에 대한 현재의 기술로 제작되고 그 채널 영역(111)에 대해 5㎛내지 10㎛의 범위 내의 길이를 갖는다. 영역이 게이트와 자기-정렬될 때, 전계-경감 영역의 길이는 통상적으로 약 1㎛ 또는 그 이하일 수 있다. 게이트-오프셋 스위칭 TFT(Tp)의 소스 및 드레인 영역(112 및 112)은 게이트-중복 회로 TFT(Ts)의 소스 및 드레인 영역과 같이 동일한 도핑 농도를 가질 수 있다. 게이트-오프셋 스위칭 TFT(Tp)의 전계-경감 영역은 또한 게이트-중복 회로 TFT(Ts)의 전계-경감 영역과 같이 동일한 도핑 농도(또는 최소한 동일한 정도의 크기)를 가질 수 있다.
행선(26)에 대한 구동 회로(12)는 각 행선(26)에 대한 개별적 샘플-및-유지 회로(10)를 연속적으로 주소지정하는 시프트 레지스터(13)를 포함한다. 본 발명은 게이트-중복 TFT(Tp및 T2)를 갖는 회로(10)를 구성하여, 각각의 행선(26)에 대한 높은 성능의 개별적 샘플-및-유지 회로(10)의 규정을 허용한다. 행선(26)의 정전 용량에 따라, 각 회로(10)는 개별 저장 콘덴서(Cs)(도 2에 도시된 대로)를 포함할 수 있거나 선(26) 자체의 정전 용량은 샘플-및-유지 회로(10)의 전하-저장 수단을 제공할 수 있다. 도 2는 EP-A-0 629 003에서와 같이 회로(10)에 대한 동일한 회로 구성을 도시한다. 따라서, 회로(10)는 샘플링 트랜지스터(Ts)와 유사한 TFT 구조인 보상 TFT(T2)를 추가적으로 포함할 수 있다. 이러한 TFT(Ts및 T2)는 EP-A-0 629 003의 설명에 따라 각각 소수-캐리어 주입자(minority-carrier injector)(119)를 추가적으로 포함할 수 있다. 그러나, 회로(10)는 보상 TFT(T2) 없이 제작될 수 있고; 그러한 주입자(119)를 병합하는 대신에, 유사한 효과가 이 N-채널 TFT(Ts)와 병렬로 P-채널을 결합하여 얻어질 수 있다. 주입자(119){및 보상 TFT(T2)}는 도 3내지 도 6에 도시되지 않는다.
도 7은 온-상태 및 오프-상태 모두에서 게이트-오프셋 TFT{곡선(A)} 및 게이트-중복 TFT{곡선(B)}에 대한 전형적 비교 특성을 도시한다. 온-상태(N-채널 TFT에 대한 양의 Vg)에서 게이트-중복 TFT는 더 낮은 직렬 저항을 가지고 그래서 주어진 게이트 전압 값(Vg)에 대한 더 높은 드레인 전류를 통과시킨다. 게다가, 게이트-중복 TFT 구조(게이트-오프셋 TFT 구조 대신에)는 아날로그 비디오 입력 신호로 콘덴서(Cs)를 빠르게 충전하기 위한 회로(10)에서 전송 TFT(Ts)(및 T2)에 유리하다. 오프-상태(N-채널 TFT에 대한 음의 Vg)에서, 게이트-오프셋 TFT는 곡선(A)에 의해 도시된 바와 같이 더 낮은 누설 전류를 갖는다. 게다가, 게이트-오프셋 TFT 구조(게이트-중복 TFT 구조 대신에)의 사용은 매트릭스(22)의 픽셀 스위칭 TFT(Tp)에 대해 유리하다. 곡선(A 및 B)에 대한 온-상태 전류 및 누설 전류의 차이값의 크기는 Tp와 Ts상에 채택된 특정한 TFT 구조(도 3내지 도 6) 및 그 영역 크기에 의존한다. 예를 들어, 곡선(A 및 B) 사이의 온-상태 전류에서의 차이는 일예로 +15 볼트의 Vg에서 2의 인수일 수 있는 반면에, 곡선(A 및 B) 사이의 누설 전류의 전계-유도 증가 내의 차이는 일예로 -10 볼트의 Vg에서의 한 차수 정도의 크기(즉, 10 또는 그 이상의 인수)일 수 있다. 출원인은 게이트-오프셋 전계-경감 영역(130)의 직렬 저항은 매트릭스(22)의 스위칭 TFT(Tp)에 대해 중요한 문제가 아니지만, 회로(10)의 전송 TFT(Ts)에 대하여는 문제일 수 있다는 것을 발견했다. 게이트-오프셋 TFT(Tp) 및 게이트-중복 TFT(Ts) 모두는 그 각각의 전계-경감 영역(130)의 존재로 인하여, 높은 드레인 바이어스에서 우수한 안정성을 가진다.
게이트-오프셋 TFT(Tp) 및 게이트-중복 TFT(Ts) 모두는 많은 공통 처리 단계와 마스크를 사용하여 제조될 수 있지만, 다른 성분 배치 기하학적 구조를 갖는다. 공지된 기술 및 처리가 사용될 수 있다. 게다가, 예를 들어 도 3 및 도 4 모두는 TFT(Tp및 Ts)에 대한 상위-게이트 구조를 도시한다. 이 경우에 TFT(Tp및 Ts) 모두의 게이트(121)는 트랜지스터 본체(110)의 반도체 막 상의 게이트-유전체 막(120) 상에 제공된다.
도 3은 Ts의 게이트(121) 및 그 소스와 드레인 영역(112 및 113) 사이의 약간의 중복과 Tp의 게이트(121) 및 그 소스(112)와 전계-경감 영역(130) 사이의 약간의 중복이 있는 실시예를 도시한다. 따라서, 이러한 TFT는 자기-정렬 구조를 가지지 않는다. 이 경우에, 소스와 드레인 영역(112 및 113) 및 각각의 전계-경감 영역(130)은 절연된 게이트 구조(120,121)가 반도체 막 상에 제공되기 이전에, 트랜지스터 본체(110)의 반도체 막 내에 주입될 수 있다.
도 4는 대칭적 TFT 구조를 갖는 수정된 실시예를 도시하는데, 상기 대칭적 TFT 구조의 각각은 각각의 채널 영역(111)의 그 소스 및 드레인 끝 모두에서 유사한 낮게-도핑된 영역을 갖는다. 게다가, 도 4의 실시예에서, 추가적인 전계-경감 영역(130a)은 각 TFT(Tp및 Ts)의 소스 영역(112) 및 채널 영역(111) 사이에 존재한다. 이 경우에 게이트-중복 TFT(Ts)는 그 소스와 드레인 사이에 대칭적인 특성을 갖고, 게이트-오프셋 TFT(Tp)도 역시 그렇다. TFT(Ts)는 게이트(121)와 충분히 전적으로 중복하는 그 전계-경감 영역(130)을 가지고, 게이트(121)는 드레인 영역(113)의 에지와 충분히 정렬된 에지를 갖는다. Ts에 대한 이러한 TFT 구조는 감소된 게이트-드레인 정전 용량을 갖는다. 게이트-소스 정전 용량은 또한 게이트(121)의 에지와 충분히 정렬되는 소스 영역(112)의 에지에 의해 감소된다. 유사한 자기-정렬 구조는, 전계-경감 영역(130 및 130a)이 {도 4에서 점선(121a)에 의해 도시된 바와 같이} 게이트(121) 에지의 후면 에칭(etching)에 의한 게이트(121)의 에지로부터 충분히 오프셋된 그 소스 및 드레인 에지를 갖는 경우를 제외하고, 도 4의 TFT(Tp)에 대해 첫 번째로 형성된다. 이러한 후면 에칭은 매트릭스(22)를 마스크하는 동안 수행될 수 있다.
도 5는 대칭적 TFT 배열을 도시하지만, TFT(Tp및 Ts)에 대한 하위-게이트 구조로 되어있다. 이 경우에, 트랜지스터 본체(110)를 제공하는 반도체 막은 기판(100) 상에서 게이트(121)위에 확장된 게이트-유전체 막(120) 상에 존재한다. 도 5의 실시예에서, 각 TFT(Tp및 Ts)의 전계-경감 영역(130 및 130a) 및 소스와 드레인 영역(112 및 113)은 절연된 게이트 구조(120,121) 상에 증착된 반도체 막 내로 주입된다.
도 3내지 도 5의 실시예에서 소스와 드레인 영역(112 및 113) 및 전계-경감 영역(130)은 동일한 반도체 막 내에 존재하는 한 도전율 타입의 도핑된 영역이다. 도 6은 소스와 드레인 영역(112 및 113) 및 전계 경감 영역(130)이 채널 영역(111)을 제공하는 반도체 막에 인접한 추가적인 반도체 막의 도핑된 영역인 실시예를 도시한다. 예를 들어, 이러한 다중 반도체 막의 실시예는 도 5의 하위-게이트 구조의 수정으로써 도시된다. 이 예에서 전계-경감 영역(130)(및 130a)은 채널 영역(111)을 제공하는 도핑되지 않은 반도체 막 상에 증착된 약간 도핑된 N-타입 반도체 막으로부터 형성된다. 소스와 드레인 영역(112 및 113)은 약간 도핑된 막 상에 증착된 높게 도핑된 N-타입 반도체 막으로부터 형성된다. 소스와 드레인 영역(112 및 113) 및 전계-경감 영역(130)(및 130a)의 측면 확장은 공지된 포토리소그래피(photolithographic) 및 에칭 기술을 사용하여 한정된다.
도 3에서 도 6에 도시된 게이트-중복 TFT 구조는 구동 회로에서 아날로그 신호를 전송하는 Ts및 T2와 같은 트랜지스터를 위해 특별히 유리하다. 주변 구동 회로의 다른 부분(13, 20 및 23)의 TFT 대부분은 디지털 스위칭 트랜지스터이다. 이러한 다른 TFT는, 몇몇 이러한 다른 회로 TFT에 대해 Ts의 것과 유사한 게이트-중복 구조 또는 (만약 직렬 저항이 중요하지 않은 문제라면) Tp의 것과 유사한 게이트-오프셋 구조로 제작될 수 있다. 게다가 도 8의 트랜지스터 구조(T13)는 단지 낮은 전압 동작을 요구하는 회로 TFT를 위해 사용될 수 있다. 도 8의 TFT(T13)는 전계-경감 영역(130)을 가지지 않고, 그 소스 및 드레인 영역(112 및 113)은 게이트(121)의 에지와 정렬된 그들 채널 에지를 갖고, 그래서 신속한 스위칭 특성을 제공한다. 도 8은 도 4의 TFT 구조와 호환하는 N-채널 TFT 구조를 도시한다. 회로 블록(13, 20 및 23)은 N-채널 TFT를 가지고 전적으로 형성되거나, 보완적인 P-채널 및 N-채널 TFT를 가지고 형성될 수 있다.
도 4의 스위칭 TFT(Tp)에서, 영역(130a 및 130)은 회로 TFT(Ts)의 영역(130a 및 130)과 같이 동일한 도핑 단계로 형성된다. 그러나, 스위칭 TFT(Tp)의 영역(130){및 선택적 영역(130a)}은 회로 TFT(Ts)의 영역(130){및 선택적 영역(130a)}으로부터 더 뒤의 도핑 단계로 형성된다. 게다가, 예를 들어 TFT(Ts)의 영역(130)은 첫 번째로 주입될 수 있고, 그 다음에 TFT(Ts및 Tp) 모두의 소스와 드레인 영역은 게이트 전극(121)과 자기-정렬이 되도록 마스크로서 게이트 전극(121)을 사용하여 주입될 수 있다. TFT(Tp)의 게이트 전극(121)은 그 다음에 후면 에칭(예를 들어 도 4와 같이)될 수 있고, 그 다음에 이들 TFT(Tp)의 영역(130 및 130a)은 게이트 전극(121)과 자기-정렬이 되도록 마스크로서 그 게이트 전극(121)을 사용하여 주입될 수 있다.
도 1은 평면 패널 디스플레이를 도시한다. 본 발명은 예를 들어 박막 데이터 저장 소자(예를 들어 박막 콘덴서 또는 메모리-타입 TFT)의 배열을 주소지정하기 위한 TFT(Tp)의 매트릭스를 구비하는 데이터 저장과 같은, 상당히 다른 기능을 위해 설계된 다른 매트릭스 장치와 사용될 수 있다. 본 발명에 따른 장치의 이러한 다른 타입에서, 매트릭스 TFT(Tp)는 게이트-오프셋 전계-경감 구조를 갖는 반면에, 회로 TFT(Ts)의 적어도 일부는 예를 들어 도 3내지 도 6에서와 같은 TFT 구조를 갖는 게이트-중복 전계-경감 구조를 갖는다. 그러한 게이트-오프셋 및 게이트-중복 TFT 구조는, 예를 들어 행선(24)을 통해 게이트-오프셋 TFT(Tp)에 의해 주소지정된 박막 이미지-센싱 소자(예를 들어 포토다이오드)를 포함한 셀(33)의 매트릭스(22) 각각을 구비하는 이미지 센서와 같은, 본 발명에 따른 또 다른 형태의 매트릭스 장치에 사용될 수 있다. {각 이미징 픽셀(33)을 스위칭하는} TFT(Tp)는 도 3내지 도 6의 왼쪽 부분에 도시된 것과 같은 트랜지스터 구조를 가질 수 있다. 포토다이오드 신호는 신호에 대해 적분기로 동작하는 샘플-및-유지 회로(10')를 통해, 이미지 센서의 주변 센싱 회로(13')로 출력될 수 있다. 이미지 센서를 위한 그러한 회로(10')는 예를 들어 도 3내지 도 6의 오른쪽에 도시된 대로, 게이트-중복 TFT(Ts)와 함께 구성될 수 있다.
본 설명 개시를 읽음으로써, 다른 변화와 변경이 당업자에게 명백할 것이다. 그러한 변화와 변경은 TFT 및 다른 반도체 장치와 그것의 구성 요소를 포함하는 전자 장치의 설계, 제조 및 사용에서 이미 공지된 균등하고 다른 특징을 포함할 수 있고 여기에서 이미 기술된 특성을 대신하거나 이 특성에 추가로하여 사용될 수 있다.
비록 청구항은 이 출원에서 특정한 요소의 조합으로 형식화되었지만, 본 발명의 개시의 범주는, 임의의 청구항에서 현재 청구된 것과 같은 동일한 발명과 관련되었던지, 본 발명이 다루는 동일한 기술 문제의 어느 하나 또는 모두를 완화하던지 상관없이 여기에서 명백하거나 함축적인 또는 그것에 의한 임의의 보편화에 의해 개시된 임의의 새로운 특성이나 임의의 새로운 특성의 조합을 또한 포함한다는 것이 이해되어야만 한다. 종속항은 요구 조건을 충족시키고 몇몇 나라에서의 여러 종속항에 대한 요금을 줄이기 위해 제한되었지만, 임의의 한 청구항에 포함된 기술적 특성은 다른 청구항의 임의의 한 기술적 특성과의 조합으로 사용될 수 있다는 것이 이해되어야만 한다. 특별히, 그러나 배타적이지 않게, 다음의 조합은 잠재적으로 중요하며; 제 4항의 특성은 제 1항내지 제 3항 중 어느 한 항과 조합하여 사용될 수 있고; 제 7,8 및 9항의 특성은 제 1항에 종속된 청구항 중의 어느 하나와 조합하여 사용될 수 있다.
출원인은 새로운 청구항이 본 출원과 그것으로부터 유도된 임의의 다른 출원의 수행 동안에 임의의 그러한 특성 및/또는 그러한 특성의 조합을 위해 명확히 기술될 수 있다는 주의를 제공한다.

Claims (10)

  1. 전자 장치에 있어서,
    기판 상에 박막 스위칭 트랜지스터의 스위칭 매트릭스 및 상기 매트릭스의 상기 스위칭 트랜지스터에 연결된 박막 회로 트랜지스터를 포함하는 주변 구동 회로를 포함하는데,
    상기 박막 스위칭 트랜지스터 및 회로 트랜지스터 모두는 한 도전율 타입의 소스 및 드레인 영역 사이의 반도체 막 내의 한 도전율 타입의 도전 채널을 제어하기 위하여 결정 반도체 막에 인접한 절연 게이트를 포함하며, 상기 드레인 영역보다 더 낮은 상기 한 도전율 타입의 도핑 농도를 구비하는 전계-경감 영역은 상기 도전 채널 및 상기 드레인 영역 사이에 존재하고,
    적어도 대부분의 상기 전계 경감 영역은 게이트와의 도전율 변조에 의해 상기 전계 경감 영역 내의 직렬 저항을 줄이기 위해 상기 회로 트랜지스터의 적어도 일부 내의 게이트와 중복되고,
    상기 매트릭스의 상기 스위칭 트랜지스터 내의 상기 드레인 영역은 게이트 중복을 갖는 상기 회로 트랜지스터보다 더 낮은 누설 전류를 갖는 상기 스위칭 트랜지스터를 제공하기 위해 적어도 대부분의 상기 전계 경감 영역에 의해 게이트와 중복으로부터 오프셋되는 전자 장치.
  2. 제 1항에 있어서, 상기 박막 스위칭 트랜지스터 및 회로 트랜지스터는 상기 반도체 막 상의 게이트-유전체 막 상에 상기 트랜지스터의 게이트를 구비하는 상위-게이트 구조로 모두 되어 있는 전자 장치.
  3. 제 1항에 있어서, 박막 스위칭 트랜지스터 및 회로 트랜지스터는 기판 상의 게이트 위에 존재하는 게이트-유전체 막 상에 상기 트랜지스터의 반도체 막을 구비하는 하위-게이트 구조로 모두 되어 있는 전자 장치.
  4. 제 1항에 있어서, 상기 스위칭 트랜지스터의 상기 소스 및 드레인 영역은 게이트 중복을 갖는 상기 회로 트랜지스터의 상기 소스 및 드레인 영역과 같이 동일한 도핑 농도를 갖는 전자 장치.
  5. 제 4항에 있어서, 상기 소스와 드레인 영역 및 전계-경감 영역은 상기 반도체 막 내에 존재하는 상기 한 도전율 타입의 도핑된 영역인 전자 장치.
  6. 제 4항에 있어서, 상기 소스와 드레인 영역 및 전계-경감 영역은 상기 반도체 막에 인접한 하나 또는 그 이상의 추가적인 반도체 막의 도핑된 영역인 전자 장치.
  7. 제 4항에 있어서, 상기 스위칭 트랜지스터의 상기 전계 경감 영역은 게이트 중복을 갖는 상기 회로 트랜지스터의 상기 전계 경감 영역과 같은 동일한 도핑 농도를 갖는 전자 회로.
  8. 제 1항에 있어서, 적어도 상기 회로 트랜지스터의 일부는 상기 드레인 영역의 에지와 충분히 정렬되는 에지를 갖는 게이트와 충분히 전적으로 중복하는 상기 트랜지스터의 전계 경감 영역을 갖는 전자 장치.
  9. 제 1항에 있어서, 게이트 중복을 갖는 상기 회로 트랜지스터의 적어도 일부는 상기 구동 회로 내에 아날로그 신호를 전송하는 전송 트랜지스터인 전자 장치.
  10. 제 9항에 있어서, 게이트 중복을 갖는 상기 전송 트랜지스터의 적어도 일부는 샘플-및-유지 회로 내의 샘플링 트랜지스터이고 아날로그 신호를 저장하기 위해 상기 트랜지스터의 드레인 영역에 연결된 전하-저장 수단을 구비하는 전자 장치.
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