JP2003243650A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】不純物が導入されたゲート電極でサイドエッチ
ングや下地の損傷を防止できる半導体装置の製造方法を
提供する。 【解決手段】半導体層にｐ型不純物およびｎ型不純物の
イオン注入を行い、少なくとも表層部分をアモルファス
化させながら、半導体層に不純物を導入する工程と、イ
オン注入により半導体層に発生した欠陥の回復と、アモ
ルファスの結晶化が進行する温度以上で、かつ不純物が
半導体層の底部に拡散する温度未満で加熱を行う工程
と、半導体層にドライエッチングを行い、電界効果トラ
ンジスタのゲート電極を形成する工程とを有する半導体
装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、電界効果トランジスタ（ＦＥＴ）の
ゲート電極形成工程を含む半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】近年、半導体集積回路の高集積化に伴
い、微細加工技術への要求が厳しいものとなっている。
例えば、ポリシリコンをはじめとするシリコン系材料を
用いたゲート加工に関しても、異方性と高選択比を両立
するプロセスの開発が強く望まれている。

【０００３】酸化膜系以外の材料をプラズマエッチング
した場合における、異方性形状の確保については、エッ
チング断面に形成される側壁保護膜によってなされてい
る。側壁保護膜は、プラズマエッチング時に生成して気
化した反応生成物が、プラズマ中で再解離あるいは反応
し、エッチング断面に堆積することにより形成される。

【０００４】側壁保護膜が厚く形成された場合、設計寸
法とエッチング後の実際の寸法との寸法変換差が大きく
なったり、寸法変換差のばらつきが大きくなったりしや
すい。そこで、最近、寸法変換差の絶対値とばらつきを
小さくする目的で、高速排気を行いながらエッチングが
行われている。この場合、エッチング処理中に反応生成
物がプラズマ中で再解離するのが抑制され、堆積物が少
なくなり、側壁保護膜が薄膜化する。

【０００５】しかしながら、このように側壁保護膜を薄
膜化すると、エッチング断面が局所的に過剰にエッチン
グされるサイドエッチングやノッチングが発生しやすく
なる。サイドエッチングやノッチングを防止する方法と
しては、基板印加バイアスを上昇させ、エッチング速度
を高くする方法があるが、この場合には、下地のゲート
絶縁膜とゲート材料とのエッチング選択比が低下した
り、ゲート絶縁膜にプラズマダメージが発生したりする
おそれがある。

【０００６】一方、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ
ＦＥＴ）とｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）
とで構成されるＣＭＯＳ半導体装置においては、ｐＭＯ
ＳＦＥＴとｎＭＯＳＦＥＴのゲート電極として、ともに
ｎ型ポリシリコンゲート電極が用いられることが多い。
この場合は、ｎＭＯＳＦＥＴは表面チャネル型、ｐＭＯ
ＳＦＥＴは埋め込みチャネル型として使用される。

【０００７】しかしながら、ＣＭＯＳ半導体装置を微細
化するに伴い、埋め込みチャネル型では短チャネル効果
の抑制が困難となって来ている。ｐＭＯＳＦＥＴも埋め
込みチャネル型でなく表面チャネル型とするためには、
ｎＭＯＳＦＥＴのゲート電極としてｎ型ポリシリコンゲ
ート電極を用いるのと同様に、ｐＭＯＳＦＥＴのゲート
電極としてｐ型ポリシリコンゲート電極を用いる、デュ
アルゲート構造を採用する必要がある。デュアルゲート
構造を採用した場合、同一のポリシリコン膜からなるゲ
ート電極にｐ型領域とｎ型領域とが混在することにな
る。

【０００８】このようなｐ型領域とｎ型領域を作製する
には、化学的気相成長法（ＣＶＤ）またはスパッタリン
グ法等でポリシリコン膜を成長させた後、ｎＭＯＳＦＥ
Ｔの形成予定領域にｎ型不純物を、また、ｐＭＯＳＦＥ
Ｔの形成予定領域にｐ型不純物を、イオン注入法で打ち
分けて導入し、それぞれｎ型ドープトポリシリコン、ｐ
型ドープトポリシリコンとする。

【０００９】

【発明が解決しようとする課題】上記のように、ポリシ
リコン膜に不純物のイオン注入を行うことにより、ポリ
シリコン表層部は損傷を受け、アモルファス化する。そ
の後、ゲート電極の加工、すなわち、不純物を導入した
ポリシリコン膜のドライエッチングを行うと、局所的に
サイドエッチングが入る問題がある。

【００１０】図８（ａ）は、サイドエッチングが入った
ゲート電極を示す断面図である。図８（ａ）に示すよう
に、シリコン基板３１上にゲート絶縁膜としてシリコン
酸化膜３２が形成されている。シリコン酸化膜３２上に
ゲート電極としてポリシリコン膜３３が形成されてい
る。アモルファス化部分３４は、ポリシリコン膜３３の
表層部がイオン注入によりアモルファス化した部分であ
る。

【００１１】ポリシリコン膜３３にイオン注入を行い、
アモルファス化部分３４が形成された後、アモルファス
化部分３４の上層にシリコン酸化膜３５が形成される。
シリコン酸化膜３５は、ゲート電極の加工を行うための
エッチングマスクとして用いられる。シリコン酸化膜３
５は、レジスト（不図示）をマスクとしたエッチングに
より、図８（ａ）に示すように、ゲート電極のパターン
に加工される。

【００１２】シリコン酸化膜３５をマスクとして、高速
排気プロセスによりポリシリコン膜３３およびアモルフ
ァス化部分３４にドライエッチングを行うと、アモルフ
ァス化部分３４に局所的にサイドエッチング３６が入
る。また、高速排気プロセスの場合、ゲート電極の側壁
保護膜は薄膜化されるため、図示していない。

【００１３】このようなサイドエッチング３６は、高速
排気プロセスにより側壁保護膜が薄膜化され、ゲート電
極の側壁保護が弱くなることに加えて、アモルファス化
部分３４でアモルファス化していないポリシリコン膜３
３よりもエッチングレートが速くなることに起因して発
生する。

【００１４】ゲート電極の加工後、ゲート電極の側壁に
は絶縁膜からなるサイドウォールスペーサが形成され
る。サイドウォールスペーサは、ゲート電極上およびソ
ース／ドレイン領域上に自己整合的にシリサイドを形成
するプロセス（サリサイドプロセス）において、ゲート
電極側壁のシリサイド化によりゲート上のシリサイドと
ソース／ドレイン領域上のシリサイドが短絡するのを防
止する目的で設けられる。

【００１５】サイドウォールスペーサを形成するには、
ゲート電極を被覆するように、全面に絶縁膜を形成して
から、絶縁膜にエッチバックを行ってゲート電極側壁の
みに絶縁膜を残す。サイドウォールスペーサ形成用の膜
としては、段差被覆性に優れたシリコン窒化膜が用いら
れることが多い。

【００１６】図８（ｂ）は、図８（ａ）に示すゲート電
極に、シリコン窒化膜を用いてサイドウォールスペーサ
を形成した状態を示す断面図である。図８（ｂ）に示す
ように、シリコン窒化膜が段差被覆性に優れることか
ら、サイドウォールスペーサ３７のシリコン窒化膜は、
サイドエッチング３６部分に入り込む。これにより、サ
イドエッチング３６が発生した部分においては、ポリシ
リコン膜３３からなるゲート電極の上面がシリコン窒化
膜（サイドウォールスペーサ３７）の一部によって覆わ
れてしまう。

【００１７】サイドウォールスペーサの形成後、ゲート
電極の低抵抗化の目的で、ゲート電極の表面をシリサイ
ド化する場合には、ゲート電極上の絶縁膜が除去され
る。図９（ｃ）は、図８（ｂ）のシリコン酸化膜３５を
除去した状態を示す断面図である。図９（ｃ）に示すよ
うに、サイドエッチング３６部分に入り込んだサイドウ
ォールスペーサ３７は除去されず、ポリシリコン膜３３
を被覆したままとなる。

【００１８】その後、全面に高融点金属層を形成してか
ら、熱処理を行うことにより、シリコン上に高融点金属
シリサイド層が形成される。また、未反応部分の高融点
金属層は除去される。図９（ｄ）は、ゲート電極上およ
びゲート電極以外の部分のシリコン基板３１上に、高融
点金属シリサイド層として例えばチタンシリサイド層３
８が形成された状態を示す断面図である。

【００１９】図９（ｄ）に示すように、サイドエッチン
グ３６部分のポリシリコン膜３３がシリサイド化されな
いため、ゲート電極上のチタンシリサイド層３８の形成
面積が小さくなる。したがって、実質的に配線が微細化
され、細線効果により配線抵抗が上昇する可能性があ
る。

【００２０】上記のような局所的なサイドエッチング
は、エッチング前に被エッチング膜に熱処理を加えるこ
とで抑制できる（第45回応用物理学関係連合講演会講演
予稿集、28a-YA-2（1998）参照）。例えば、ノンドープ
トポリシリコン膜にリンをイオン注入した後、窒素ガス
雰囲気中、６００℃で３０分の熱処理を行ってから、プ
ラズマエッチングを行う。

【００２１】この場合、サイドエッチングを防止できる
ことが、断面走査電子顕微鏡（断面ＳＥＭ）により確認
されている。また、熱処理に伴い、ポリシリコン膜の膜
質も変化することが昇温脱離分析（ＴＤＳ）、２次イオ
ン質量分析（ＳＩＭＳ）等により確認されている。

【００２２】しかしながら、例えば８００℃以上の高温
で加熱すると、不純物の拡散が生じる。一般に、ｎ型不
純物はドライエッチング時のエッチャントであるイオン
等に電子を供与しやすい。したがって、被エッチング膜
がポリシリコン膜であり、ポリシリコン膜中にリン、ヒ
素等の周期律表第５Ｂ族元素のｎ型不純物が拡散した場
合、ポリシリコン膜のエッチングレートは増加する。

【００２３】逆に、ｐ型不純物はエッチャントに電子を
供与しにくいことから、ホウ素に代表される周期律表第
３Ｂ族元素のｐ型不純物がポリシリコン膜に拡散した場
合、ポリシリコン膜のエッチングレートは減少すること
が知られている。

【００２４】したがって、ゲート電極に導入された不純
物がゲート絶縁膜近傍まで拡散した場合、ゲート絶縁膜
に接する部分のゲート電極の線幅、すなわちゲート長が
エッチングレートの増減の影響を受けて変動する。さら
に、ゲート絶縁膜や基板への不純物の突き抜けが発生
し、所望のデバイス特性が得られなくなるおそれがあっ
た。

【００２５】ゲート形成時のサイドエッチングを抑制で
きる方法として、特開２００１−７２２２号公報には、
ポリシリコン膜にｎ型不純物を注入した後、ｎ型不純物
を拡散させる熱処理を行い、ｐ型不純物を注入した後は
熱処理を行わない半導体装置の製造方法が開示されてい
る。この公報においては、サイドエッチングの原因が、
高濃度にリンが存在することであると推察している。ま
た、ホウ素の基板への突き抜けを防止するため、ｐ型不
純物の注入後に熱処理を行っていない。

【００２６】この方法によれば、リン濃度に依存したエ
ッチングレートの増大を抑制することは可能であるが、
イオン注入による点欠陥等の損傷や、アモルファス化に
よるエッチングレートの増大は考慮されていない。した
がって、特にｐ型ポリシリコンゲートが形成されるｐＭ
ＯＳＦＥＴで、不純物濃度以外の要因によるエッチング
レートの増大を抑制できない。また、ｎ型不純物の注入
後の熱処理でｎ型不純物の拡散が起こった場合、ゲート
絶縁膜近傍のポリシリコン膜でエッチングレートの増大
が起こり、ゲート長が変動する可能性がある。

【００２７】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、不純物が導入されたゲ
ート電極でサイドエッチングや下地の損傷を防止できる
半導体装置の製造方法を提供することを目的とする。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体層にイオ
ン注入を行い、前記半導体層の少なくとも表層部分をア
モルファス化させながら、前記半導体層に不純物を導入
する工程と、前記イオン注入により前記半導体層に発生
した欠陥の回復と、前記アモルファスの結晶化が進行す
る温度以上で、かつ前記不純物が前記半導体層の底部に
拡散する温度未満で加熱を行う工程と、前記半導体層に
ドライエッチングを行う工程とを有することを特徴とす
る。

【００２９】好適には、前記半導体層は、半導体基板上
にゲート絶縁膜を介して形成された半導体層であって、
前記半導体層にドライエッチングを行う工程は、電界効
果トランジスタのゲート電極を加工する工程を含む。

【００３０】好適には、前記イオン注入を行う工程は、
第１導電型電界効果トランジスタ形成領域の前記半導体
層に第１導電型不純物をイオン注入する工程と、第２導
電型電界効果トランジスタ形成領域の前記半導体層に第
２導電型不純物をイオン注入する工程を含む。

【００３１】これにより、イオン注入された半導体層に
ドライエッチングを行った場合にも、サイドエッチング
が防止され、線幅の変動が抑制される。イオン注入後の
被エッチング膜には、注入されたイオンによってもたら
される点欠陥等の損傷、結晶のアモルファス化がみら
れ、エッチングレートが大きい。

【００３２】加熱を行うことにより、損傷を受けた部分
に存在する点欠陥等の回復や、アモルファス部分の結晶
化を進行させることができる。その結果、損傷の影響が
低減され、エッチングレートも小さくなるため、局所的
なサイドエッチングを防止しながらドライエッチングを
行うことが可能となる。

【００３３】また、加熱温度を不純物が拡散する温度よ
りも低温とすることにより、不純物の拡散に起因する、
例えばゲート絶縁膜等の下地の損傷を防止できる。さら
に、不純物の拡散によってエッチングレートが変化する
のも防止できるため、ドライエッチングで加工される線
幅を均一にできる。

【００３４】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。 （実施形態１）本実施形態は、ｎ型ポリシリコンゲート
電極の形成例であり、レジストマスクを用いてゲート電
極を加工する前に、抵抗加熱の電気炉により熱処理を施
すものである。

【００３５】まず、図１（ａ）に示すように、シリコン
基板１上にゲート絶縁膜としてシリコン酸化膜２を形成
し、その上層にゲート電極材料としてポリシリコン膜３
を形成する。シリコン酸化膜２は通常の熱酸化法によ
り、例えば膜厚１．８ｎｍで形成する。ポリシリコン膜
３は通常のＣＶＤにより、例えば膜厚２００ｎｍで形成
する。

【００３６】次に、図１（ｂ）に示すように、イオン注
入法によりポリシリコン膜３中へｎ型不純物であるリン
を導入する。このイオン注入の条件は、例えばドーズ量
を３．０×１０¹⁵ａｔｏｍｓ／ｃｍ² 、注入エネルギー
を３０ｋｅＶとする。このイオン注入により、ポリシリ
コン膜３の表層部分にアモルファス化部分４が形成され
る。アモルファス化部分４にリンイオンが導入されてい
る。アモルファス化部分４ではそれ以外のポリシリコン
膜３に比較してエッチングレートが大きくなる。

【００３７】次に、図１（ｃ）に示すように、抵抗加熱
の電気炉を用いて熱処理を行う。この加熱により、アモ
ルファス化部分４で損傷の回復と結晶化の進行が起こ
り、結晶化されたリンイオン注入部５が形成される。リ
ンイオン注入部５では図１（ｂ）のアモルファス化部分
４に比較してエッチングレートが小さくなる。

【００３８】熱処理条件は、例えば温度を６００℃、窒
素雰囲気、圧力を１０１ｋＰａ、時間を３０分間とす
る。この加熱温度（６００℃）では、ｎ型不純物である
リンの拡散は生じない。したがって、シリコン酸化膜２
近傍にリンが拡散せず、エッチングレートの増大による
ゲート長の変動を防止できる。

【００３９】次に、図２（ｄ）に示すように、ゲートエ
ッチングのマスクとしてフォトレジスト６を、通常のフ
ォトリソグラフィ法により膜厚４００ｎｍで形成する。
ここで、ポリシリコン膜３（リンイオン注入部５）の最
表面には、図示しない自然酸化膜が存在する。

【００４０】この自然酸化膜は、次の工程で行われるゲ
ートエッチングの進行を阻害する。そこで、この自然酸
化膜をプラズマエッチング処理により除去する。自然酸
化膜の除去条件は、例えばＣｌ₂ ガスを流量１２０ｓｃ
ｃｍで供給し、温度を２０℃、マイクロ波（２．４５Ｇ
Ｈｚ）出力を４００Ｗ、基板バイアス高周波（４００ｋ
Ｈｚ）出力を５０Ｗ、圧力を０．５Ｐａとする。

【００４１】次に、図２（ｅ）に示すように、フォトレ
ジスト６をマスクとして、リンイオン注入部５を含むポ
リシリコン膜３のドライエッチングを行う。ドライエッ
チング条件は、例えばＣｌ₂ ガスを流量３０ｓｃｃｍ、
Ｏ₂ ガスを流量５ｓｃｃｍ、ＨＢｒガスを流量９０ｓｃ
ｃｍで供給し、温度を２０℃、マイクロ波（２．４５Ｇ
Ｈｚ）出力を４００Ｗ、基板バイアス高周波（４００ｋ
Ｈｚ）出力を２５Ｗ、圧力を０．５Ｐａとする。

【００４２】その後、図２（ｆ）に示すように、常法で
アッシングや洗浄を含むエッチング後処理を行い、フォ
トレジスト６および図示しない反応生成物を除去する。
以上の工程により、ｎ型不純物であるリンが導入された
ポリシリコン膜３の表層部分にサイドエッチングが発生
することなく、ゲート電極が形成される。

【００４３】上記の本実施形態の半導体装置の製造方法
によれば、イオン注入によりポリシリコン膜３の表層部
分に発生する点欠陥等の損傷やアモルファス化部分４
が、エッチング前の熱処理で回復する。その結果、熱処
理前に比較してエッチングレートが小さくなり、ポリシ
リコン膜３の局所的なサイドエッチングが防止される。

【００４４】また、加熱温度を不純物が拡散する温度未
満としていることから、ｎ型不純物であるリンの拡散が
防止される。したがって、ゲート絶縁膜（シリコン酸化
膜２）近傍でゲート電極のエッチングレートの増減が起
こらず、ゲート長の変動が抑制される。さらに、ゲート
絶縁膜（シリコン酸化膜２）およびシリコン基板１への
不純物の突き抜けも防止される。

【００４５】上記の本実施形態で形成されたゲート電極
上をシリサイド化した場合、ポリシリコン膜３（リンイ
オン注入部５）の表面全体にシリサイド層が形成され
る。したがって、シリサイド層の細線効果が抑制され、
ゲート電極を低抵抗化できる。

【００４６】（実施形態２）本実施形態は、ポリメタル
ゲートの形成例であり、ハードマスクとして用いられる
シリコン窒化膜の成膜時の熱を利用して、ポリシリコン
膜に熱処理を施すものである。ポリメタルゲートは、単
にメタルゲートとも呼ばれ、ポリシリコン上にバリアメ
タルを介してメタル膜が形成されたものである。

【００４７】ポリメタルゲートにおいては、不純物を導
入するポリシリコン膜の表面がバリアメタルとなる窒化
タングステンと、タングステン等のメタル膜で覆われる
ため、ゲート加工後の工程、例えばソース／ドレイン領
域の形成工程等でゲートポリシリコンに不純物を導入す
るのは困難である。したがって、ポリメタルゲートを用
いてデュアルゲートを形成するためには、バリアメタル
形成前に予め、該当領域にｎ型不純物やｐ型不純物を導
入しておく必要がある。

【００４８】以下、本実施形態の半導体装置の製造方法
を説明する。まず、図３（ａ）に示すように、シリコン
基板１１上にゲート絶縁膜としてシリコン酸化窒化膜
（ＳｉＯＮ膜）１２を形成する。シリコン酸化窒化膜１
２は、例えば熱酸化法で形成したシリコン酸化膜に、プ
ラズマ窒化あるいは熱窒化等の方法で窒素を導入するこ
とにより形成できる。シリコン酸化窒化膜１２の膜厚は
例えば１．８ｎｍとする。シリコン酸化窒化膜１２の上
層に、ゲート電極材料の一部としてポリシリコン膜１３
を形成する。ポリシリコン膜１３は、ＣＶＤにより例え
ば膜厚２００ｎｍで形成する。

【００４９】次に、図３（ｂ）に示すように、ｎＭＯＳ
ＦＥＴ形成領域以外をフォトレジスト１４で被覆する。
続いて、図３（ｃ）に示すように、フォトレジスト１４
をマスクとして、ｎＭＯＳＦＥＴ形成領域にイオン注入
によりｎ型不純物であるリンを導入する。

【００５０】このイオン注入の条件は、例えばドーズ量
を３．０×１０¹⁵ａｔｏｍｓ／ｃｍ ² 、注入エネルギー
量を３０ｋｅＶとする。このイオン注入により、フォト
レジスト１４で被覆されていないポリシリコン膜１３の
表層部分にはアモルファス化部分１５が形成される。ア
モルファス化部分１５にリンイオンが導入されている。

【００５１】次に、図４（ｄ）に示すように、フォトレ
ジスト１４を常法の処理、例えばアッシングと洗浄によ
り除去する。次に、図４（ｅ）に示すように、ｐＭＯＳ
ＦＥＴ形成領域以外をフォトレジスト１６で被覆する。
続いて、図４（ｆ）に示すように、フォトレジスト１６
をマスクとして、ｐＭＯＳＦＥＴ形成領域にイオン注入
によりｐ型不純物であるホウ素を導入する。

【００５２】このイオン注入の条件は、イオン種として
二フッ化ホウ素（ＢＦ₂ ）を用い、ドーズ量を３．０×
１０¹⁵ａｔｏｍｓ／ｃｍ² 、注入エネルギー量を３０ｋ
ｅＶとする。このイオン注入により、フォトレジスト１
６で被覆されていないポリシリコン膜１３の表層部分に
はアモルファス化部分１７が形成される。アモルファス
化部分１７にホウ素が導入されている。その後、図５
（ｇ）に示すように、フォトレジスト１６を常法の処
理、例えばアッシングと洗浄により除去する。

【００５３】次に、図５（ｈ）に示すように、ポリシリ
コン膜１３上にバリアメタルとして窒化タングステン膜
１８を、例えば膜厚５ｎｍで形成する。その上層に、タ
ングステン膜１９を、例えば膜厚１００ｎｍで形成す
る。これらの膜１８、１９は例えばスパッタリングによ
り形成する。

【００５４】次に、図５（ｉ）に示すように、ゲートエ
ッチング時のハードマスクとなるシリコン窒化膜２０
を、タングステン膜１９上に形成する。シリコン窒化膜
２０は、ＣＶＤにより例えば膜厚１２０ｎｍで形成す
る。シリコン窒化膜２０の成膜条件は、例えばＳｉＨ₂
Ｃｌ₂ ガスを流量１００ｓｃｃｍ、ＮＨ₃ ガスを流量５
００ｓｃｃｍで供給し、温度を６５０℃、圧力を２６Ｐ
ａとする。

【００５５】成膜時の加熱によりポリシリコン膜１３も
加熱され、リンがイオン注入されたアモルファス化部分
１５と、ホウ素がイオン注入されたアモルファス化部分
１７で損傷の回復と結晶化の進行が起こる。これによ
り、結晶化されたリンイオン注入部２１および結晶化さ
れたホウ素イオン注入部２２がそれぞれ形成される。こ
の成膜温度（６５０℃）では、ｎ型不純物であるリンお
よびｐ型不純物であるホウ素の拡散は生じない。

【００５６】次に、図６（ｊ）に示すように、シリコン
窒化膜２０上にフォトレジスト２３を例えば膜厚４００
ｎｍで形成する。フォトレジスト２３は通常のフォトリ
ソグラフィ法によりゲートパターンで形成する。

【００５７】次に、図６（ｋ）に示すように、フォトレ
ジスト２３をマスクとしてシリコン窒化膜２０にドライ
エッチングを行い、シリコン窒化膜２０からなるハード
マスクを形成する。シリコン窒化膜のエッチング条件
は、例えばＣＦ₂ ガスを流量１００ｓｃｃｍ、Ａｒガス
を流量１０００ｓｃｃｍで供給し、温度を３０℃、高周
波（１３．５６ＭＨｚ）出力を１０００Ｗ、圧力を１３
３Ｐａとする。

【００５８】次に、図７（ｌ）に示すように、ハードマ
スク（シリコン窒化膜２０）を用いてタングステン膜１
９、窒化タングステン膜１８およびポリシリコン膜１３
にドライエッチングを行う。ここで、ポリシリコン膜１
３は熱処理後の結晶化されたリンイオン注入部２１およ
びホウ素イオン注入部２２を含む。

【００５９】タングステン膜１９および窒化タングステ
ン膜１８のドライエッチング条件は、例えばＣＦ₄ ガス
を流量３０ｓｃｃｍ、Ｏ₂ ガスを流量１０ｓｃｃｍで供
給し、温度を３０℃、マイクロ波（２．４５ＧＨｚ）出
力を８００Ｗ、基板バイアス高周波（４００ｋＨｚ）出
力を３０Ｗ、圧力を０．４Ｐａとする。

【００６０】リンイオン注入部２１およびホウ素イオン
注入部２２を含むポリシリコン膜１３のドライエッチン
グ条件は、例えばＣｌ₂ ガスを流量３０ｓｃｃｍ、Ｏ₂
ガスを流量５ｓｃｃｍ、ＨＢｒガスを流量９０ｓｃｃｍ
で供給し、温度を３０℃、マイクロ波（２．４５ＧＨ
ｚ）出力を４００Ｗ、基板バイアス高周波（４００ｋＨ
ｚ）出力を２５Ｗ、圧力を０．５Ｐａとする。その後、
図７（ｍ）に示すように、常法でアッシングおよび洗浄
を含むエッチング後処理を行い、フォトレジスト２３お
よび図示しない反応生成物を除去する。

【００６１】以上の工程により、ｎ型不純物であるリン
およびｐ型不純物であるホウ素が導入されたポリシリコ
ン膜１３の表層部分にサイドエッチングが発生すること
なく、ゲート電極を形成できる。また、シリコン窒化膜
２０の成膜温度が、ポリシリコン膜１３中での不純物の
拡散を防止できる範囲内であることから、不純物の拡散
に起因する線幅（ゲート長）変動やゲート絶縁膜、基板
への不純物の突き抜けも発生しない。

【００６２】上記の本発明の実施形態の半導体装置の製
造方法によれば、イオン注入によって損傷を受けた部分
のゲート電極に局所的なサイドエッチングが発生せず、
ゲート電極の線幅の変動を防止できる。また、ゲート電
極に導入された不純物がゲート電極の下地に拡散し、ゲ
ート絶縁膜が損傷したり、基板の抵抗が変化したりする
のを防止できる。

【００６３】本発明の半導体装置の製造方法の実施形態
は、上記の説明に限定されない。例えば、ゲート電極材
料として実施形態１ではポリシリコン、実施形態２では
ポリシリコンとメタル膜の積層膜を用いているが、シリ
コンゲルマニウム等、不純物がイオン注入により導入さ
れるような他の材料に変更してもよい。

【００６４】また、加熱方法として、実施形態１では抵
抗加熱の電気炉、実施形態２では成膜時の熱を利用して
いるが、ランプ加熱やレーザーアニール等、他の加熱方
法に変更してもよい。その他、本発明の要旨を逸脱しな
い範囲で、種々の変更が可能である。

【００６５】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、ゲート電極の局所的なサイドエッチングや線幅の変
動を抑制できる。また、ゲート電極下地への不純物の拡
散に起因する半導体装置の性能の低下を防止できる。

【図面の簡単な説明】

【図１】図１（ａ）〜（ｃ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図２】図２（ｄ）〜（ｆ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図３】図３（ａ）〜（ｃ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図４】図４（ｄ）〜（ｆ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図５】図５（ｇ）〜（ｉ）は本発明の実施形態２に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図６】図６（ｊ）および（ｋ）は本発明の実施形態２
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。

【図７】図７（ｌ）および（ｍ）は本発明の実施形態２
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。

【図８】図８（ａ）および（ｂ）は従来の半導体装置の
製造方法の製造工程を示す断面図である。

【図９】図９（ｃ）および（ｄ）は従来の半導体装置の
製造方法の製造工程を示す断面図である。

【符号の説明】

１…シリコン基板、２…シリコン酸化膜、３…ポリシリ
コン膜、４…アモルファス化部分、５…リンイオン注入
部、６…フォトレジスト、１１…シリコン基板、１２…
シリコン酸化窒化膜、１３…ポリシリコン膜、１４…フ
ォトレジスト、１５…アモルファス化部分、１６…フォ
トレジスト、１７…アモルファス化部分、１８…窒化タ
ングステン膜、１９…タングステン膜、２０…シリコン
窒化膜、２１…リンイオン注入部、２２…ホウ素イオン
注入部、２３…フォトレジスト、３１…シリコン基板、
３２…シリコン酸化膜、３３…ポリシリコン膜、３４…
アモルファス化部分、３５…シリコン酸化膜、３６…サ
イドエッチング、３７…サイドウォールスペーサ、３８
…チタンシリサイド層。

フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD55 DD65 DD71 DD79 DD80 DD82 DD84 FF18 GG09 GG10 GG14 HH14 5F048 AA07 AC03 BA01 BB04 BB06 BB07 BB08 BB09 BB11 BB12 BB13 5F140 AA00 AA28 AB03 BA01 BD09 BE07 BE08 BF01 BF04 BF11 BF18 BF20 BF21 BF27 BF30 BF37 BG26 BG28 BG32 BG33 BG38 BG45 BG56

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体層にイオン注入を行い、前記半導体
   層の少なくとも表層部分をアモルファス化させながら、
   前記半導体層に不純物を導入する工程と、 前記イオン注入により前記半導体層に発生した欠陥の回
   復と、前記アモルファスの結晶化が進行する温度以上
   で、かつ前記不純物が前記半導体層の底部に拡散する温
   度未満で加熱を行う工程と、 前記半導体層にドライエッチングを行う工程とを有する
   半導体装置の製造方法。
2. 【請求項２】前記半導体層は、半導体基板上にゲート絶
   縁膜を介して形成された半導体層であって、 前記半導体層にドライエッチングを行う工程は、電界効
   果トランジスタのゲート電極を加工する工程を含む請求
   項１記載の半導体装置の製造方法。
3. 【請求項３】前記イオン注入を行う工程は、第１導電型
   電界効果トランジスタ形成領域の前記半導体層に第１導
   電型不純物をイオン注入する工程と、第２導電型電界効
   果トランジスタ形成領域の前記半導体層に第２導電型不
   純物をイオン注入する工程を含む請求項２記載の半導体
   装置の製造方法。
4. 【請求項４】前記半導体層は多結晶膜である請求項１記
   載の半導体装置の製造方法。