KR19980028054A

KR19980028054A - 씨모스 트랜지스터의 제조방법

Info

Publication number: KR19980028054A
Application number: KR1019960047012A
Authority: KR
Inventors: 오세중
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-10-19
Filing date: 1996-10-19
Publication date: 1998-07-15

Abstract

본 발명은 NMOS 트랜지스터의 게이트에는 n+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하고, PMOS 트랜지스터의 게이트에는 p+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하여 줌으로써, PMOS 트랜지스터에서의 펀치스루 특성을 향상시키고, PMOS 트랜지스터와 NMOS 트랜지스터의 n+ 폴리실리콘막과 p+ 폴리실리콘막을 텅스텐실리사이드로 연결한 CMOS 트랜지스터의 제조방법에 관한 것이다. 본 발명의 제조방법은 실리콘 기판의 NMOS 트랜지스터 영역에 p 웰을 형성하고 NMOS 트랜지스터 영역에 n 웰을 형성하는 공정과, 소자 분리용 필드산화막을 형성하고 기판의 표면을 평탄화시키는 공정과, NMOS 트랜지스터 영역의 p 웰상에 게이트 절연막과 n+ 폴리실리콘막을 형성하는 공정과, PMOS 트랜지스터 영역의 n 웰상에 게이트 절연막과 p+ 폴리실리콘막을 형성하는 공정과, n+ 폴리실리콘막과 p+ 폴리실리콘막상에 실리사이드를 형성하는 공정과, NMOS 트랜지스터 영역의 p 웰상에 형성된 게이트 절연막과 n+ 폴리실리콘막을 식각하여 게이트를 형성하는 공정과, PMOS 트랜지스터 영역의 n 웰상에 형성된 게이트 절연막과 p+ 폴리실리콘막을 식각하여 게이트를 형성하는 공정과, NMOS 트랜지스터 영역의 기판에 저농도의 n- 소오스/드레인 영역과 n+ 고농도 소오스/드레인 영역과 PMOS 트랜지스터 영역의 기판에 저농도의 p- 소오스/드레인영역과 p+ 고농도의 소오스/드레인 영역을 형성하는 공정을 포함한다.

Description

씨모스 트랜지스터의 제조방법

본 발명은 듀얼 게이트를 갖는 CMOS 트랜지스터에 관한 것으로서, 특히 NMOS 트랜지스터의 게이트에는 n+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하고, PMOS 트랜지스터의 게이트에는 p+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하여 줌으로써, PMOS 트랜지스터에서의 펀치스루 특성을 향상시키고, PMOS 트랜지스터와 NMOS 트랜지스터의 n+ 폴리실리콘막과 p+ 폴리실리콘막을 텅스텐실리사이드로 연결한 CMOS 트랜지스터의 제조방법에 관한 것이다.

도 1은 종래의 CMOS 트랜지스터의 단면 구조를 도시한 것이다. 도 1을 참조하면, 종래의 CMOS 트랜지스터는 p(웰)에 NMOS 트랜지스터가 형성되고, n 웰(3)에 PMOS 트랜지스터가 형성된다. NMOS 트랜지스터는 기판(1)상에 게이트절연막(11)가 형성되고, 게이트 절연막(11)상에는 n+ 폴리실리콘막(12)과 실리사이드(13)의 이중 게이트와, 게이트 양측의 기판에 저농도의 소오스/드레인 영역 및 고농도의 소오스/드레인 영역(15, 16)이 형성된다. 그리고, PMOS 트랜지스터는 기판(1)상에 게이트절연막(21)가 형성되고, 게이트 절연막(21)상에는 n+ 폴리실리콘막(22)과 실리사이드(23)의 이중 게이트와, 게이트 양측의 기판에 저농도의 소오스/드레인 영역 및 고농도의 소오스/드레인 영역(25, 26)이 형성된다.

상기한 바와같은 구조를 갖는 종래의 CMOS 트랜지스터는 게이트로 NMOS 트랜지스터나 PMOS 트랜지스터 모두 n+ 폴리실리콘막(12, 22)을 사용하는데, NMOS 트랜지스터의 경우 n+ 폴리 게이트(12)와 기판(11)과의 일함수(work function) 차에 의해 NMOS 트랜지스터는 0.45V정도의 문턱전압(VT)을 얻을 수 있으나, PMOS 트랜지스터의 경우 n+ 폴리 게이트(22)와 기판(11)과의 일함수가 너무 크게 차이가 나기 때문에 문턱전압 조절용 이온주입공정을 수행할 경우 -1.8V 의 문턱전압을 얻을 수 있었다.

이로 인하여 NMOS 트랜지스터의 경우 BF2로 n형 채널임플란트 하는 것은 문턱전압을 0.7V 으로 낮추고 p 월(2)의 농도를 높여주어 펀치스루 특성을 개선시킬 수는 있었으나, PMOS 트랜지스터의 경우 낮은 문턱전압으로 인하여 n 형 웰임에도 불구하고 보론을 임플란트하여 매몰 채널을 형성하여야 하였다.

이 매몰 채널은 펑치스루 특성에 취약하여 PMOS 트랜지스터의 신뢰성을 떨어뜨리는 문제점이 있으며, 서브-미크론 이하에서는 포켓 구조를 채용하고 있으나 이는 공정이 복잡하여 제조단가가 상승하게 되는 문제점이 있었다.

또한, 딥서브-미크론 이하로 소자의 크기가 작아질수록 NMOS 트랜지스터에서는 n+ 폴리 게이트, PMOS 트랜지스터에서는 p+ 폴리 게이트를 사용하는 구조가 절실히 요구되고 있다.

본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, NMOS 트랜지스터의 게이트에는 n+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하고, PMOS 트랜지스터의 게이트에는 p+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하여 줌으로써, PMOS 트랜지스터에서의 펀치스루 특성을 향상시키고, PMOS 트랜지스터와 NMOS 트랜지스터의 n+ 폴리실리콘막과 p+ 폴리실리콘막을 텅스텐실리사이드로 연결한 CMOS 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.

도 1은 일반적인 CMOS 트랜지스터의 단면구조도,

도 2(a) 내지 도 2(g)는 본 발명의 실시예에 따른 CMOS 트랜지스터의 제조공정 단면도,

* 도면의 주요 부분에 대한 부호의 설명

30 : 제1반도체 기판31 : p 웰

32 : n 웰33 : 필드 산화막

34 : 게이트 산화막 35 : n+ 폴리실리콘막

36 : p+ 폴리실리콘막37 : 텅스텐 실리사이드

상기의 목적을 달성하기 위하여 본 발명의 CMOS 트랜지스터의 제조방법은 실리콘 기판의 NMOS 트랜지스터 영역에 p 웰을 형성하고 NMOS 트랜지스터 영역에 n 웰을 형성하는 공정과, 소자 분리용 필드산화막을 형성하고 기판의 표면을 평탄화시키는 공정과, NMOS 트랜지스터 영역의 p 웰상에 게이트 절연막과 n+ 폴리실리콘막을 형성하는 공정과, PMOS 트랜지스터 영역의 n 웰상에 게이트 절연막과 p+ 폴리실리콘막을 형성하는 공정과, n+ 폴리실리콘막과 p+ 폴리실리콘막상에 실리사이드를 형성하는 공정과, NMOS 트랜지스터 영역의 p 웰상에 형성된 게이트 절연막과 n+ 폴리실리콘막을 식각하여 게이트를 형성하는 공정과, PMOS 트랜지스터 영역의 n 웰상에 형성된 게이트 절연막과 p+ 폴리실리콘막을 식각하여 게이트를 형성하는 공정과, NMOS 트랜지스터 영역의 기판에 저농도의 n- 소오스/드레인 영역과 n+ 고농도 소오스/드레인 영역을 형성하는 공정과, PMOS 트랜지스터 영역의 기판에 저농도의 p- 소오스/드레인영역과 p+ 고농도의 소오스/드레인 영역을 형성하는공정을 포함하는 것을 특징으로 한다.

[실시예]

이하 본 발명의 실시예를 첨부된 도면에 의거하여상세히 설명하면 다음과 같다.

도 2(a)- 도 2(g)는 본 발명의 실시예에 따른 CMOS 트랜지스터의 제조공정도를 도시한 것이다.

도 2(a)를 참조하면, 실리콘 기판(30)상에 통상의 p 웰 형성공정으로 NMOS 트랜지스터가 형성된 부분에 p 웰(31)을 형성하고, n 웰 형성공정으로 PMOS 트랜지스터가 형성될 부분에 n웰(32)을 형성한다. 그리고, 실리콘 기판(30)에 통상의 필드산화공정으로 소자간을분리시켜 주기 위한 필드 산화막(33)을 형성한다.

이어서, 필드 산화막(33)의 형성에 따라 발생한 기판(31)의 단차를 제거하기 위하여 필드 산화막(33)을 형성한 다음 CMP(Chemical Mechanicla Polishing) 공정으로 필드 산화막(33)을 기판의 표면까지 식각하여 평탄화를 수행한다.

상기와 같이 필드산화막(33)을 형성한 다음 CMP 공정을 진행하여 표면을 평탄화시켜 주는 것은 후속의 게이트 형성공정시 n+ 폴리실리막을 좀더 용이하게 정의(define)하기 위한 것이다.

도 2(b)를 참조하면, NMOS 트랜지스터의 전기적 타겟을 맞추기 위하여 도면상에는 도시되지 않았으나, n 채널 이온주입을 위한 마스크를 형성한 후 p 웰(31)로 n 채널 이온주입 및 딥 이온주입을 실시한다. 그리고, p 채널 이온주입을 위한 마스크를 형성한 후 p+ 폴리실리콘막을 사용하므로 p 채널 이온주입 및 펀치스루 스톱용 이온주입을 한번에 수행하여 PMOS 트랜지스터의 전기적 타겟을 조정한다.

이어서, 평탄화된 기판 전에 게이트 산화막(34)을 형성하고 폴리실리콘막을 증착시킨 다음 POCl3 를 도핑시켜 시트저항(RS)를 조정하여 n+ 폴리실리콘막(35)을 형성하는 데, 이 n+ 폴리실리콘막(35)의 두께는 6,000Å 정도로 두껍게 형성한다.

도 2(c)와 같이, n 웰 마스크(도면상에는 도시되지 않음)을 사용하여 PMOS 트랜지스터 영역의 n+ 폴리실리실리콘막(35)을 제거하면 NMOS 트랜지스터 영역 즉 p 웰(31)상에만 n+ 폴리실리콘막(35)이 남아있게 된다. 그리고, PMOS 트랜지스터 영역에 남아있는게이트 산화막(34)을 습식식각하여 제거한다.

도 2(d)와 같이, 기판전면에 게이트 산화막(34)을 다시 증착시킨 다음 p+ 폴리실리콘막을 증착한 다음 BF2 를 이온주입하여 시트저항(RS)을 조절하여 p+ 폴리실리콘막(36)을 증착한다. 이때, p+ 폴리실리콘막의 두께는 7,000 내지 8,000Å 정도의 두께가 적당하며, BF2 의 농도와 에너지는 Rp 값을 고려하여 선택되어진다.

이어서, CMP 공정을 진행하여 p+ 폴리실리콘막(36)을 3,000 내지 3,500Å 정도의 두께가 남도록 식각하여, p 웰(32)상에만 남겨둔다. p웰상에는 n+ 폴리실리콘막(35)만 형성되고 n 웰(32)상에는 p+ 폴리실리콘막(36)이 형성된다. p+ 폴리실리리콘막(36)의 식각후 NMOS 트랜지스터 영역에 남아있는 게이트 산화막(34)을 습식식각법으로 제거한다.

도 2(e)와 같이 각각의 폴리실리콘막(35), (36)을 형성한 다음, 기판전면에 텅스텐을 증착하고 어닐링하여 텅스텐 실리사이드(37)를 형성한다. 텅스텐 실리사이드(37)는 금속과 n+ 폴리실리콘막(35)과 p+ 폴리실리콘막(36)간의 접촉저항(Rc)차에 의하여 Rc 딜레이가 커지는 문제점을 해결할 수 있다.

도 2(f)와 같이 n+ 폴리실리콘막(35)과 p+ 폴리실리콘막(36) 및 그하부의 게이트 산화막(34)을식각하여 각각 NMOS 트랜지스터의 게이트(38a)와 PMOS 트랜지스터의 게이트(38b)를 각각 형성한다.

NMOS 트랜지스터의 게이트(38a)는 n+ 폴리실리콘막(35)과 텅스텐 실리사이드(37)의 2중 구조이고, PMOS 트랜지스터의 게이트(38b)는 p+ 폴리실리콘막(36)과 텅스텐 실리사이드(37)의 이중구조를 갖는다.

이어서 통상의 이온주입공정으로 p 웰(31)에 저농도 n- 소오스/드레인 영역 및 고농도의 n+ 소오스/드레인영역을 형성하여 NMOS 트랜지스터를 제작하고, n 웰(32)에 저농도의 p- 소오스/드레인 영역 및 고농도의 p+ 소오스/드레인 영역을 형성하여 PMOS 트랜지스터를 제작하여 본 발명의 CMOS 트랜지스터를 완성한다.

상기한 바와같은 본발명에 의하면, NMOS 트랜지스터의 게이트에는 n+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하고, PMOS 트랜지스터의 게이트에는 p+ 폴리실리콘막과 텅스텐 실리사이드의 이중 게이트구조를 형성하여 줌으로써, 게이트와 기판표면의 일함수의 차가 -0.45V 되어 p 채널이온주입 및 펀치스루스톱 이온주입을 한번의 공정으로 진행할 수 있어 공정의 단순화시키고 PMOS 트랜지스터에서의 펀치스루 특성을 향상시킬 수 있다.

또한, PMOS 트랜지스터와 NMOS 트랜지스터의 n+ 폴리실리콘막과 p+ 폴리실리콘막을 텅스텐실리사이드로 연결하여 접촉저항의 차에 의한 딜레이 문제를 해결할 수 있다.

Claims

실리콘 기판(30)의 NMOS 트랜지스터 영역에 p 웰(31)을 형성하고 NMOS 트랜지스터 영역에 n 웰(32)을 형성하는 공정과, 소자 분리용 필드산화막(33)을 형성하고 기판의 표면을 평탄화시키는 공정과, NMOS 트랜지스터 영역의 p 웰(31)상에 게이트 절연막(34)과 n+ 폴리실리콘막(35)을 형성하는 공정과, PMOS 트랜지스터 영역의 n 웰(32)상에 게이트 절연막(34)과 p+ 폴리실리콘막(36)을 형성하는 공정과, n+ 폴리실리콘막(35)과 p+ 폴리실리콘막(36)상에 실리사이드를 형성하는 공정과, NMOS 트랜지스터 영역의 p 웰(31)상에 형성된 게이트 절연막(34)과 n+ 폴리실리콘막(35)을 식각하여 게이트(38a)를 형성하는 공정과, PMOS 트랜지스터 영역의 n 웰(32)상에 형성된 게이트 절연막(34)과 p+ 폴리실리콘막(36)을 식각하여 게이트(38b)를 형성하는 공정과, NMOS 트랜지스터 영역의 기판에 저농도의 n- 소오스/드레인 영역과 n+ 고농도 소오스/드레인 영역을 형성하는 공정과, PMOS 트랜지스터 영역의 기판에 저농도의 p- 소오스/드레인영역과 p+ 고농도의 소오스/드레인 영역을 형성하는공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 1 항에 있어서, 상기 기판 표면을 CMP 공정으로 필드 산화막(33)을 식각하여 평탄화시키는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 1 항에 있어서, NMOS 트랜지스터 영역의 p 웰(31)상에 게이트 절연막(34)과 n+ 폴리실리콘막(35)을 형성하는 방법은 기판전면에 게이트 절연막(34)을 형성하는 공정과, 게이트 절연막(34)상에 폴리실리콘막을 증착하고 POCl3 를 도핑시켜 n+ 폴리실리콘막(35)을 형성하는 공정과, n 웰 마스크를 사용하여 n+ 폴리실리콘막(35)을 식각하여 NMOS 트랜지스터영역에만 남겨두는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 3 항에 있어서, n+ 폴리실리콘막(35)의 식각후 PMOS 트랜지스터 영역의 게이트 절연막을 습식식각하는 공정을 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 1 항에 있어서, PMOS 트랜지스터 영역의 n 웰(31)상에 게이트 절연막(34)과 p+ 폴리실리콘막(36)을 형성하는 방법은 기판전면에 게이트 절연막(34)을 형성하는 공정과, 게이트 절연막(34)상에 폴리실리콘막을 증착하고 BF2 를 도핑시켜 p+ 폴리실리콘막(36)을 형성하는 공정과, p+ 폴리실리콘막(36)을 식각하여 PMOS 트랜지스터영역에만 남겨두는 공정을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 5 항에 있어서, p+ 폴리실리콘막(36)의 식각후 NMOS 트랜지스터 영역의 게이트 산화막을 습식식각하는 공정을 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 5 항에 있어서, p+ 폴리실리콘막(35)의 식각시 CMP 공정을 이용하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
제 1 항에 있어서, 실리사이드를 형성하는 방법은 기판전면에 텅스텐을 증착하고 어닐리하여 텅스텐 실리사이드를 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.