JP2004119860A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、シリコン基板1のチャネル領域に、インジウム(In)を導入する工程と、その後、シリコン酸化膜の粘性流動が起こる温度以上の温度(約1000℃)で熱処理することによって、シリコン基板1の主表面上にゲート酸化膜5を形成する工程とを備えている。
【選択図】図3
【解決手段】この半導体装置の製造方法は、シリコン基板1のチャネル領域に、インジウム(In)を導入する工程と、その後、シリコン酸化膜の粘性流動が起こる温度以上の温度(約1000℃)で熱処理することによって、シリコン基板1の主表面上にゲート酸化膜5を形成する工程とを備えている。
【選択図】図3
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁膜を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、ULSI(Ultra Large Scale Integrated circuit)回路の高密度化・高集積化にともなって、素子の微細化が進められている。素子を微細化するためには、素子自体の微細化と同時に、素子分離領域の微細化が重要になってきている。このため、素子分離領域の微細化を行うための種々の方法が提案されている。特に、従来の選択酸化法(LOCOS法;Local Oxidation Of Silicon)に代えて、STI(Shallow Trench Isolation)法が提案されている。
【0003】
このSTI法では、シリコン基板の表面に素子分離溝を形成した後、素子分離溝の上部コーナ部を丸めるために、素子分離溝の表面を酸化することによって、シリコン酸化膜からなる丸め酸化膜を形成する。そして、丸め酸化膜が形成された素子分離溝内に絶縁物を埋め込むことによって、STIによる素子分離が形成される。
【0004】
この後、たとえば、nチャネルMOSトランジスタを形成する場合には、シリコン基板の主表面に犠性酸化膜を形成した後、シリコン基板の主表面に、p型不純物であるボロンをイオン注入することによって、p型ウェル領域の形成およびしきい値電圧(チャネル領域の不純物濃度)の調整を行う。そして、犠性酸化膜を除去した後、シリコン基板の主表面にゲート酸化膜を形成する。その後、ゲート酸化膜上に、ゲート電極を形成する。そして、ゲート電極をマスクとして、シリコン基板の主表面に、砒素(As)などのn型の不純物をイオン注入することによって、一対のn型のソース/ドレイン領域を形成する。これにより、一対のソース/ドレイン領域と、ゲート酸化膜と、ゲート電極とからなるnチャネルMOSトランジスタが形成される。
【0005】
しかしながら、上記した従来のSTIの形成方法では、シリコン酸化膜からなる丸め酸化膜の形成工程において、丸め酸化膜とシリコン基板との界面で、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板と丸め酸化膜との界面では、体積膨張に起因する内部応力(ストレス)が発生する。特に、素子分離溝の上部コーナ部では、丸め酸化時に耐酸化マスク(図示せず)が存在するため、上方向への体積膨張が阻害される。このため、素子分離溝の上部コーナ部では、強いストレスが発生する。
【0006】
そこで、従来、丸め酸化膜の形成工程後に行われる犠性酸化膜の形成工程を1100℃の高温で行うことによって、丸め酸化膜の形成工程において素子分離溝の上部コーナ部に発生した強いストレスを緩和する方法が提案されている(たとえば、非特許文献1参照)。
【0007】
【非特許文献1】
2nd International Workshop on Junction Technology 2001,S1−5,“Impact of STI Stress on the Junction Characteristics”
【発明が解決しようとする課題】
しかしながら、このように、1100℃の高温で犠性酸化膜を形成すると、チャネル領域内の不純物(ボロン(B))がシリコン基板の露出した表面から外部に外方拡散するという不都合が生じる。特に、ボロンは、軽い元素であるため、1100℃の高温の熱処理によって外方拡散しやすい。このように、チャネル領域内の不純物の外方拡散が生じると、チャネル領域の不純物濃度が局所的に低濃度になるため、デバイス毎にしきい値電圧がばらつくなどの不都合が発生する。その結果、安定した素子特性を得るのが困難になるという問題点があった。
【0008】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、安定した素子特性を得ることが可能な半導体装置の製造方法を提供することである。
【0009】
この発明のもう1つの目的は、上記の半導体装置の製造方法において、不純物の外方拡散を抑制することである。
【0010】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1の局面による半導体装置の製造方法は、半導体層に、原子番号が40以上の重元素からなる不純物を導入する工程と、その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上に絶縁膜を形成する工程とを備えている。なお、本発明における半導体層は、通常の半導体層のみならず、半導体基板も含む広い概念である。
【0011】
この第1の局面による半導体装置の製造方法では、上記のように、半導体層に、原子番号が40以上の重元素からなる不純物を導入した後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することにより、半導体層の主表面上に絶縁膜を形成することによって、原子番号が40以上の重元素からなる不純物はボロンなどの軽い元素に比べて重くて拡散しにくいので、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。これにより、たとえば、チャネル領域の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができる。その結果、デバイス毎にしきい値電圧がばらつくなどの不都合を抑制することができる。また、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、熱処理により形成される絶縁膜が粘弾性体になるので、たとえば、素子分離形成時に発生した内部応力(ストレス)を解放するように、絶縁膜を粘性流動(移動)させることができる。これにより、素子分離形成時に発生した内部応力を緩和することができる。したがって、この第1の局面による半導体装置の製造方法では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【0012】
上記第1の局面による半導体装置の製造方法において、好ましくは、不純物を導入する工程は、少なくとも半導体層のチャネル領域が形成される領域に、不純物をイオン注入する工程を含む。このように構成すれば、絶縁膜形成時の熱処理の際に、容易に、チャネル領域の不純物が外方拡散するのを抑制することができる。
【0013】
上記の場合、好ましくは、原子番号が40以上の重元素からなる不純物は、In、SbおよびBiの少なくともいずれか1つの元素を含む。このような重くて拡散しにくい元素を不純物として用いれば、容易に、不純物の外方拡散を抑制することができる。
【0014】
上記の場合、好ましくは、絶縁膜を形成する工程は、酸化性ガスを含む雰囲気中で、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上にゲート絶縁膜を形成する工程を含む。このように構成すれば、素子分離形成時に発生した内部応力(ストレス)を解放するように、ゲート絶縁膜を粘性流動(移動)させることができる。これにより、ゲート絶縁膜の形成時に、素子分離形成時に発生した内部応力を緩和することができる。
【0015】
この発明の第2の局面による半導体装置の製造方法は、半導体層に、ボロンよりも拡散係数が小さいp型の不純物を導入する工程と、その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上に絶縁膜を形成する工程とを備えている。
【0016】
この第2の局面による半導体装置の製造方法では、上記のように、半導体層に、ボロンよりも拡散係数が小さいp型の不純物を導入した後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することにより、半導体層の主表面上に絶縁膜を形成することによって、ボロンよりも拡散係数が小さいp型の不純物はボロンよりも拡散しにくいので、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。これにより、たとえば、チャネル領域の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができる。その結果、デバイス毎にしきい値電圧がばらつくなどの不都合を抑制することができる。また、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、熱処理により形成される絶縁膜が粘弾性体になるので、たとえば、素子分離形成時に発生した内部応力(ストレス)を解放するように、絶縁膜を粘性流動(移動)させることができる。これにより、素子分離形成時に発生した内部応力を緩和することができる。したがって、この第2の局面による半導体装置の製造方法では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【0017】
上記第2の局面による半導体装置の製造方法において、好ましくは、ボロンよりも拡散係数が小さいp型の不純物は、GaおよびInの少なくともいずれかを含む。このように構成すれば、GaおよびInはボロンよりも拡散しにくいので、容易に、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。
【0018】
上記第1または第2の局面による半導体装置の製造方法において、好ましくは、絶縁膜を形成する工程に先立って、半導体層の主表面に素子分離溝を形成する工程をさらに備え、絶縁膜を形成する工程は、素子分離溝の上部コーナ部近傍に露出された半導体層の主表面上に、絶縁膜を形成する工程を含む。このように構成すれば、素子分離形成時に素子分離溝の上部コーナ部に発生した強い内部応力(ストレス)を解放するように、絶縁膜を粘性流動(移動)させることができる。
【0019】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【0020】
図1〜図10は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図1〜図10を参照して、以下に、本発明の一実施形態による半導体装置の製造方法について説明する。
【0021】
まず、図1に示すように、シリコン基板1の表面上の所定領域に、素子分離溝50を形成した後、その素子分離溝50の表面を丸め酸化することによって、丸め酸化膜2を形成する。なお、シリコン基板1は、本発明の「半導体層」の一例である。そして、その丸め酸化膜2が形成された素子分離溝50を埋め込むように、絶縁物3を形成する。これにより、STI(Shallow TrenchIsolation)による素子分離が形成される。なお、丸め酸化膜2の形成時に、丸め酸化膜2とシリコン基板1との界面で、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板1と丸め酸化膜2との界面では、体積膨張に起因する内部応力(ストレス)が発生する。特に、素子分離溝50の上部コーナ部では、丸め酸化時に耐酸化マスク(図示せず)が存在するため、上方向への体積膨張が阻害される。このため、素子分離溝50の上部コーナ部では、強いストレスが発生する。
【0022】
次に、図2に示すように、シリコン基板1の表面を酸化することによって、シリコン酸化膜からなる犠性酸化膜4を形成する。そして、犠性酸化膜4を介してシリコン基板1の表面にボロン(B)を、約190keVの注入エネルギおよび約3×1013cm−2の注入量でイオン注入することによって、図示しないPウェル領域を形成する。
【0023】
この後、本実施形態では、図3に示すように、シリコン基板1の主表面上のチャネル領域が形成される領域に、インジウム(In)を、約160keVの注入エネルギおよび約1.5×1013cm−2の注入量でイオン注入することによって、チャネル領域の不純物濃度の調整を行う。これにより、しきい値電圧の調整を行う。この後、犠性酸化膜4を除去する。なお、このインジウム(In)は、本発明の「原子番号が40以上の重元素からなる不純物」および「ボロンよりも拡散係数が小さいp型の不純物」の一例である。
【0024】
次に、本実施形態では、図4に示すように、シリコン酸化膜の粘性流動が起こる温度以上の温度(約1000℃)でシリコン基板1の表面を酸化することによって、シリコン酸化膜からなるゲート酸化膜5を形成する。なお、約1000℃の高温でゲート酸化膜5を形成すると、ゲート酸化膜5は、粘性流動が可能な粘弾性体になる。このゲート酸化膜5は、本発明の「絶縁膜」および「ゲート絶縁膜」の一例である。ここで、チャネル領域に注入されたインジウム(In)は、ボロン(B)に比べて拡散係数が小さいので、ゲート酸化膜5の高温の熱処理時に拡散されにくい。具体的には、1000℃でのボロン(B)の拡散係数は、約1.1×10−14 cm2/secであるのに対して、1000℃でのインジウム(In)の拡散係数は、約3.0×10−15 cm2/secであるので、インジウム(In)は、ボロン(B)に比べて、ゲート酸化膜5の高温(1000℃)の熱処理時に拡散されにくい。
【0025】
この後、ポリシリコン膜(図示せず)を全面に堆積した後、通常のフォトリソグラフィー工程とRIE(Reactive Ion Etching)によるエッチング技術とを用いて、そのポリシリコン膜をパターニングすることによって、ゲート電極6を形成する。
【0026】
次に、図5に示すように、ゲート電極6をマスクとして、シリコン基板1の主表面に、n型の不純物である砒素(As)を、約5keVの注入エネルギおよび約1×1015cm−2の注入量でイオン注入することによって、低濃度不純物領域7を形成する。この後、約900℃で約10秒間の熱処理を行うことによって、低濃度不純物領域7に注入した不純物(As)を活性化させる。
【0027】
次に、CVD法を用いて、全面にTEOS膜などからなる絶縁膜(図示せず)を堆積した後、その絶縁膜をRIE法を用いてエッチバックすることによって、図6に示すように、ゲート電極6の側面に、絶縁膜からなるサイドウォールスペーサ8を形成する。この後、ゲート電極6およびサイドウォールスペーサ8をマスクとして、シリコン基板1の表面に砒素(As)を約45keVの注入エネルギおよび約5×1015cm−2の注入量でイオン注入することによって、高濃度不純物領域9を形成する。この後、約1000℃で約10秒間の熱処理を行うことによって、高濃度不純物領域9に注入した不純物(As)を活性化する。
【0028】
上記した低濃度不純物領域7と高濃度不純物領域9とによって、LDD(Lightly Doped Drain)構造の一対のソース/ドレイン領域が構成される。
【0029】
次に、図7に示すように、ポリシリコンからなるゲート電極6の上面上と、ソース/ドレイン領域を構成する高濃度不純物領域9の上面上とに、サリサイド(self−aligned silicide)プロセスを用いて、自己整合的に、コバルトシリサイド(CoSi2)膜10を形成する。
【0030】
次に、図8に示すように、CVD法を用いて、層間絶縁膜11を形成した後、層間絶縁膜11の所定領域に、フォトリソグラフィー技術とRIEなどのドライエッチング技術とを用いて、コンタクトホール11aを形成する。
【0031】
次に、WF6などのガスによるCVD法を用いて、コンタクトホール11a内を埋め込むとともに、層間絶縁膜11の上面上に延びるように、タングステン膜(図示せず)を堆積した後、そのタングステン膜の層間絶縁膜11の上面上に延びる部分をCMP(Chemical Mechanical Polishing)法を用いて除去する。これにより、図9に示すように、コンタクトホール11a内に埋め込まれたタングステンプラグ(Wプラグ)12が形成される。
【0032】
最後に、スパッタ法などを用いてアルミ膜(図示せず)を堆積した後、フォトリソグラフィー技術とRIE法などのドライエッチング技術とを用いて、そのアルミ膜をパターニングすることによって、図10に示すように、タングステンプラグ12に接続される金属配線13を形成する。このようにして、本実施形態によるnチャネルMOSトランジスタが完成される。
【0033】
本実施形態では、上記のように、チャネル領域に注入するしきい値電圧調整用のp型不純物として、ボロンに比べて重いインジウム(In)を用いることによって、インジウムはボロンに比べて拡散しにくいので、ゲート酸化膜5の形成時の約1000℃の高温の熱処理時に、シリコン基板1の表面から不純物が外部に外方拡散するのを抑制することができる。これにより、チャネル領域内の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができるので、デバイス毎にしきい値電圧がばらつくという不都合を抑制することができる。
【0034】
また、本実施形態では、ゲート酸化膜5を、酸化膜の粘性流動が起こる温度以上の温度(約1000℃)で熱処理することにより形成することによって、ゲート酸化膜5が粘弾性体になるので、STIによる丸め酸化膜2の形成時に素子分離溝50の上部コーナ部に発生した強い内部応力(ストレス)を開放するように、ゲート酸化膜5を粘性流動(移動)させることができる。これにより、STI(素子分離)形成時に素子分離溝50の上部コーナ部に発生した内部応力を緩和することができる。
【0035】
したがって、本実施形態では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【0036】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0037】
たとえば、上記実施形態では、nチャネルMOSトランジスタのチャネル領域に注入するp型の不純物として、インジウム(In)を用いたが、本発明はこれに限らず、原子番号が40以上の重くて拡散しにくい他のp型の不純物、または、ボロンよりも拡散係数の小さいGaなどの他のp型の不純物を用いてもよい。
【0038】
また、上記実施形態では、nチャネルMOSトランジスタの形成方法について説明したが、本発明はこれに限らず、pチャネルMOSトランジスタや、CMOSトランジスタについて、本発明を適用してもよい。なお、pチャネルMOSトランジスタを形成する場合には、チャネル領域に注入するn型の不純物として、原子番号が40以上の重くて拡散しにくいアンチモン(Sb)やビスマス(Bi)を用いるのが好ましい。さらに、MOSトランジスタ以外の半導体装置の製造方法に本発明を適用することも可能である。
【0039】
また、上記実施形態では、STI法による素子分離領域に囲まれた素子形成領域に、MOSトランジスタを形成する場合について説明したが、本発明はこれに限らず、他の方法による素子分離領域に囲まれた素子形成領域に半導体素子が形成される場合であってもよい。また、素子分離を行わない半導体装置にも本発明を適用可能である。
【0040】
また、上記実施形態では、ゲート酸化膜を酸化膜の粘性流動が起こる温度以上の温度(約1000℃)で熱処理することにより形成する例を示したが、本発明はこれに限らず、犠性酸化膜を酸化膜の粘性流動が起こる温度以上の温度で熱処理することにより形成するようにしてもよい。この場合には、犠性酸化膜の形成時に、素子分離形成時に発生した内部応力(ストレス)を開放するように、犠性酸化膜を粘性流動(移動)させることができる。これにより、犠性酸化膜の形成時に、丸め酸化膜の形成時に素子分離溝の上部コーナ部に発生した内部応力を緩和することができる。また、この場合にも、チャネル領域に、Inなどの原子番号が40以上の重くて拡散しにくい不純物を導入することにより、犠性酸化膜の形成時の高温の熱処理時に、チャネル領域の不純物が外方拡散するのを抑制することができる。これにより、チャネル領域内の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができるので、デバイス毎にしきい値電圧がばらつくという不都合を抑制することができる。
【0041】
また、上記実施形態では、約1000℃の熱処理を行うことによりゲート酸化膜を形成したが、本発明はこれに限らず、ゲート酸化膜(絶縁膜)の粘性流動が起こる温度以上の熱処理温度であれば他の温度でもよい。
【0042】
また、上記実施形態では、シリコン基板(半導体基板)の主表面にゲート酸化膜(絶縁膜)の粘性流動が起こる温度以上の温度でゲート酸化膜(絶縁膜)を形成する場合について説明したが、本発明はこれに限らず、絶縁性基板上に形成されたシリコン層(半導体層)の主表面にゲート酸化膜(絶縁膜)の粘性流動が起こる温度以上の温度でゲート酸化膜(絶縁膜)を形成してもよい。
【0043】
【発明の効果】
以上のように、本発明によれば、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図2】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図3】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図4】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図5】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図6】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図7】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図8】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図9】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図10】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
1 シリコン基板(半導体層)
2 丸め酸化膜
4 犠牲酸化膜
5 ゲート酸化膜(絶縁膜、ゲート絶縁膜)
6 ゲート電極
50 素子分離溝
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁膜を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、ULSI(Ultra Large Scale Integrated circuit)回路の高密度化・高集積化にともなって、素子の微細化が進められている。素子を微細化するためには、素子自体の微細化と同時に、素子分離領域の微細化が重要になってきている。このため、素子分離領域の微細化を行うための種々の方法が提案されている。特に、従来の選択酸化法(LOCOS法;Local Oxidation Of Silicon)に代えて、STI(Shallow Trench Isolation)法が提案されている。
【0003】
このSTI法では、シリコン基板の表面に素子分離溝を形成した後、素子分離溝の上部コーナ部を丸めるために、素子分離溝の表面を酸化することによって、シリコン酸化膜からなる丸め酸化膜を形成する。そして、丸め酸化膜が形成された素子分離溝内に絶縁物を埋め込むことによって、STIによる素子分離が形成される。
【0004】
この後、たとえば、nチャネルMOSトランジスタを形成する場合には、シリコン基板の主表面に犠性酸化膜を形成した後、シリコン基板の主表面に、p型不純物であるボロンをイオン注入することによって、p型ウェル領域の形成およびしきい値電圧(チャネル領域の不純物濃度)の調整を行う。そして、犠性酸化膜を除去した後、シリコン基板の主表面にゲート酸化膜を形成する。その後、ゲート酸化膜上に、ゲート電極を形成する。そして、ゲート電極をマスクとして、シリコン基板の主表面に、砒素(As)などのn型の不純物をイオン注入することによって、一対のn型のソース/ドレイン領域を形成する。これにより、一対のソース/ドレイン領域と、ゲート酸化膜と、ゲート電極とからなるnチャネルMOSトランジスタが形成される。
【0005】
しかしながら、上記した従来のSTIの形成方法では、シリコン酸化膜からなる丸め酸化膜の形成工程において、丸め酸化膜とシリコン基板との界面で、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板と丸め酸化膜との界面では、体積膨張に起因する内部応力(ストレス)が発生する。特に、素子分離溝の上部コーナ部では、丸め酸化時に耐酸化マスク(図示せず)が存在するため、上方向への体積膨張が阻害される。このため、素子分離溝の上部コーナ部では、強いストレスが発生する。
【0006】
そこで、従来、丸め酸化膜の形成工程後に行われる犠性酸化膜の形成工程を1100℃の高温で行うことによって、丸め酸化膜の形成工程において素子分離溝の上部コーナ部に発生した強いストレスを緩和する方法が提案されている(たとえば、非特許文献1参照)。
【0007】
【非特許文献1】
2nd International Workshop on Junction Technology 2001,S1−5,“Impact of STI Stress on the Junction Characteristics”
【発明が解決しようとする課題】
しかしながら、このように、1100℃の高温で犠性酸化膜を形成すると、チャネル領域内の不純物(ボロン(B))がシリコン基板の露出した表面から外部に外方拡散するという不都合が生じる。特に、ボロンは、軽い元素であるため、1100℃の高温の熱処理によって外方拡散しやすい。このように、チャネル領域内の不純物の外方拡散が生じると、チャネル領域の不純物濃度が局所的に低濃度になるため、デバイス毎にしきい値電圧がばらつくなどの不都合が発生する。その結果、安定した素子特性を得るのが困難になるという問題点があった。
【0008】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、安定した素子特性を得ることが可能な半導体装置の製造方法を提供することである。
【0009】
この発明のもう1つの目的は、上記の半導体装置の製造方法において、不純物の外方拡散を抑制することである。
【0010】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1の局面による半導体装置の製造方法は、半導体層に、原子番号が40以上の重元素からなる不純物を導入する工程と、その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上に絶縁膜を形成する工程とを備えている。なお、本発明における半導体層は、通常の半導体層のみならず、半導体基板も含む広い概念である。
【0011】
この第1の局面による半導体装置の製造方法では、上記のように、半導体層に、原子番号が40以上の重元素からなる不純物を導入した後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することにより、半導体層の主表面上に絶縁膜を形成することによって、原子番号が40以上の重元素からなる不純物はボロンなどの軽い元素に比べて重くて拡散しにくいので、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。これにより、たとえば、チャネル領域の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができる。その結果、デバイス毎にしきい値電圧がばらつくなどの不都合を抑制することができる。また、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、熱処理により形成される絶縁膜が粘弾性体になるので、たとえば、素子分離形成時に発生した内部応力(ストレス)を解放するように、絶縁膜を粘性流動(移動)させることができる。これにより、素子分離形成時に発生した内部応力を緩和することができる。したがって、この第1の局面による半導体装置の製造方法では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【0012】
上記第1の局面による半導体装置の製造方法において、好ましくは、不純物を導入する工程は、少なくとも半導体層のチャネル領域が形成される領域に、不純物をイオン注入する工程を含む。このように構成すれば、絶縁膜形成時の熱処理の際に、容易に、チャネル領域の不純物が外方拡散するのを抑制することができる。
【0013】
上記の場合、好ましくは、原子番号が40以上の重元素からなる不純物は、In、SbおよびBiの少なくともいずれか1つの元素を含む。このような重くて拡散しにくい元素を不純物として用いれば、容易に、不純物の外方拡散を抑制することができる。
【0014】
上記の場合、好ましくは、絶縁膜を形成する工程は、酸化性ガスを含む雰囲気中で、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上にゲート絶縁膜を形成する工程を含む。このように構成すれば、素子分離形成時に発生した内部応力(ストレス)を解放するように、ゲート絶縁膜を粘性流動(移動)させることができる。これにより、ゲート絶縁膜の形成時に、素子分離形成時に発生した内部応力を緩和することができる。
【0015】
この発明の第2の局面による半導体装置の製造方法は、半導体層に、ボロンよりも拡散係数が小さいp型の不純物を導入する工程と、その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、半導体層の主表面上に絶縁膜を形成する工程とを備えている。
【0016】
この第2の局面による半導体装置の製造方法では、上記のように、半導体層に、ボロンよりも拡散係数が小さいp型の不純物を導入した後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することにより、半導体層の主表面上に絶縁膜を形成することによって、ボロンよりも拡散係数が小さいp型の不純物はボロンよりも拡散しにくいので、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。これにより、たとえば、チャネル領域の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができる。その結果、デバイス毎にしきい値電圧がばらつくなどの不都合を抑制することができる。また、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、熱処理により形成される絶縁膜が粘弾性体になるので、たとえば、素子分離形成時に発生した内部応力(ストレス)を解放するように、絶縁膜を粘性流動(移動)させることができる。これにより、素子分離形成時に発生した内部応力を緩和することができる。したがって、この第2の局面による半導体装置の製造方法では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【0017】
上記第2の局面による半導体装置の製造方法において、好ましくは、ボロンよりも拡散係数が小さいp型の不純物は、GaおよびInの少なくともいずれかを含む。このように構成すれば、GaおよびInはボロンよりも拡散しにくいので、容易に、絶縁膜形成のための熱処理時に、半導体層の主表面から不純物が外方拡散するのを抑制することができる。
【0018】
上記第1または第2の局面による半導体装置の製造方法において、好ましくは、絶縁膜を形成する工程に先立って、半導体層の主表面に素子分離溝を形成する工程をさらに備え、絶縁膜を形成する工程は、素子分離溝の上部コーナ部近傍に露出された半導体層の主表面上に、絶縁膜を形成する工程を含む。このように構成すれば、素子分離形成時に素子分離溝の上部コーナ部に発生した強い内部応力(ストレス)を解放するように、絶縁膜を粘性流動(移動)させることができる。
【0019】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【0020】
図1〜図10は、本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。図1〜図10を参照して、以下に、本発明の一実施形態による半導体装置の製造方法について説明する。
【0021】
まず、図1に示すように、シリコン基板1の表面上の所定領域に、素子分離溝50を形成した後、その素子分離溝50の表面を丸め酸化することによって、丸め酸化膜2を形成する。なお、シリコン基板1は、本発明の「半導体層」の一例である。そして、その丸め酸化膜2が形成された素子分離溝50を埋め込むように、絶縁物3を形成する。これにより、STI(Shallow TrenchIsolation)による素子分離が形成される。なお、丸め酸化膜2の形成時に、丸め酸化膜2とシリコン基板1との界面で、シリコン原子間に酸素原子が入り込むので、体積膨張が生じる。このため、シリコン基板1と丸め酸化膜2との界面では、体積膨張に起因する内部応力(ストレス)が発生する。特に、素子分離溝50の上部コーナ部では、丸め酸化時に耐酸化マスク(図示せず)が存在するため、上方向への体積膨張が阻害される。このため、素子分離溝50の上部コーナ部では、強いストレスが発生する。
【0022】
次に、図2に示すように、シリコン基板1の表面を酸化することによって、シリコン酸化膜からなる犠性酸化膜4を形成する。そして、犠性酸化膜4を介してシリコン基板1の表面にボロン(B)を、約190keVの注入エネルギおよび約3×1013cm−2の注入量でイオン注入することによって、図示しないPウェル領域を形成する。
【0023】
この後、本実施形態では、図3に示すように、シリコン基板1の主表面上のチャネル領域が形成される領域に、インジウム(In)を、約160keVの注入エネルギおよび約1.5×1013cm−2の注入量でイオン注入することによって、チャネル領域の不純物濃度の調整を行う。これにより、しきい値電圧の調整を行う。この後、犠性酸化膜4を除去する。なお、このインジウム(In)は、本発明の「原子番号が40以上の重元素からなる不純物」および「ボロンよりも拡散係数が小さいp型の不純物」の一例である。
【0024】
次に、本実施形態では、図4に示すように、シリコン酸化膜の粘性流動が起こる温度以上の温度(約1000℃)でシリコン基板1の表面を酸化することによって、シリコン酸化膜からなるゲート酸化膜5を形成する。なお、約1000℃の高温でゲート酸化膜5を形成すると、ゲート酸化膜5は、粘性流動が可能な粘弾性体になる。このゲート酸化膜5は、本発明の「絶縁膜」および「ゲート絶縁膜」の一例である。ここで、チャネル領域に注入されたインジウム(In)は、ボロン(B)に比べて拡散係数が小さいので、ゲート酸化膜5の高温の熱処理時に拡散されにくい。具体的には、1000℃でのボロン(B)の拡散係数は、約1.1×10−14 cm2/secであるのに対して、1000℃でのインジウム(In)の拡散係数は、約3.0×10−15 cm2/secであるので、インジウム(In)は、ボロン(B)に比べて、ゲート酸化膜5の高温(1000℃)の熱処理時に拡散されにくい。
【0025】
この後、ポリシリコン膜(図示せず)を全面に堆積した後、通常のフォトリソグラフィー工程とRIE(Reactive Ion Etching)によるエッチング技術とを用いて、そのポリシリコン膜をパターニングすることによって、ゲート電極6を形成する。
【0026】
次に、図5に示すように、ゲート電極6をマスクとして、シリコン基板1の主表面に、n型の不純物である砒素(As)を、約5keVの注入エネルギおよび約1×1015cm−2の注入量でイオン注入することによって、低濃度不純物領域7を形成する。この後、約900℃で約10秒間の熱処理を行うことによって、低濃度不純物領域7に注入した不純物(As)を活性化させる。
【0027】
次に、CVD法を用いて、全面にTEOS膜などからなる絶縁膜(図示せず)を堆積した後、その絶縁膜をRIE法を用いてエッチバックすることによって、図6に示すように、ゲート電極6の側面に、絶縁膜からなるサイドウォールスペーサ8を形成する。この後、ゲート電極6およびサイドウォールスペーサ8をマスクとして、シリコン基板1の表面に砒素(As)を約45keVの注入エネルギおよび約5×1015cm−2の注入量でイオン注入することによって、高濃度不純物領域9を形成する。この後、約1000℃で約10秒間の熱処理を行うことによって、高濃度不純物領域9に注入した不純物(As)を活性化する。
【0028】
上記した低濃度不純物領域7と高濃度不純物領域9とによって、LDD(Lightly Doped Drain)構造の一対のソース/ドレイン領域が構成される。
【0029】
次に、図7に示すように、ポリシリコンからなるゲート電極6の上面上と、ソース/ドレイン領域を構成する高濃度不純物領域9の上面上とに、サリサイド(self−aligned silicide)プロセスを用いて、自己整合的に、コバルトシリサイド(CoSi2)膜10を形成する。
【0030】
次に、図8に示すように、CVD法を用いて、層間絶縁膜11を形成した後、層間絶縁膜11の所定領域に、フォトリソグラフィー技術とRIEなどのドライエッチング技術とを用いて、コンタクトホール11aを形成する。
【0031】
次に、WF6などのガスによるCVD法を用いて、コンタクトホール11a内を埋め込むとともに、層間絶縁膜11の上面上に延びるように、タングステン膜(図示せず)を堆積した後、そのタングステン膜の層間絶縁膜11の上面上に延びる部分をCMP(Chemical Mechanical Polishing)法を用いて除去する。これにより、図9に示すように、コンタクトホール11a内に埋め込まれたタングステンプラグ(Wプラグ)12が形成される。
【0032】
最後に、スパッタ法などを用いてアルミ膜(図示せず)を堆積した後、フォトリソグラフィー技術とRIE法などのドライエッチング技術とを用いて、そのアルミ膜をパターニングすることによって、図10に示すように、タングステンプラグ12に接続される金属配線13を形成する。このようにして、本実施形態によるnチャネルMOSトランジスタが完成される。
【0033】
本実施形態では、上記のように、チャネル領域に注入するしきい値電圧調整用のp型不純物として、ボロンに比べて重いインジウム(In)を用いることによって、インジウムはボロンに比べて拡散しにくいので、ゲート酸化膜5の形成時の約1000℃の高温の熱処理時に、シリコン基板1の表面から不純物が外部に外方拡散するのを抑制することができる。これにより、チャネル領域内の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができるので、デバイス毎にしきい値電圧がばらつくという不都合を抑制することができる。
【0034】
また、本実施形態では、ゲート酸化膜5を、酸化膜の粘性流動が起こる温度以上の温度(約1000℃)で熱処理することにより形成することによって、ゲート酸化膜5が粘弾性体になるので、STIによる丸め酸化膜2の形成時に素子分離溝50の上部コーナ部に発生した強い内部応力(ストレス)を開放するように、ゲート酸化膜5を粘性流動(移動)させることができる。これにより、STI(素子分離)形成時に素子分離溝50の上部コーナ部に発生した内部応力を緩和することができる。
【0035】
したがって、本実施形態では、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【0036】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0037】
たとえば、上記実施形態では、nチャネルMOSトランジスタのチャネル領域に注入するp型の不純物として、インジウム(In)を用いたが、本発明はこれに限らず、原子番号が40以上の重くて拡散しにくい他のp型の不純物、または、ボロンよりも拡散係数の小さいGaなどの他のp型の不純物を用いてもよい。
【0038】
また、上記実施形態では、nチャネルMOSトランジスタの形成方法について説明したが、本発明はこれに限らず、pチャネルMOSトランジスタや、CMOSトランジスタについて、本発明を適用してもよい。なお、pチャネルMOSトランジスタを形成する場合には、チャネル領域に注入するn型の不純物として、原子番号が40以上の重くて拡散しにくいアンチモン(Sb)やビスマス(Bi)を用いるのが好ましい。さらに、MOSトランジスタ以外の半導体装置の製造方法に本発明を適用することも可能である。
【0039】
また、上記実施形態では、STI法による素子分離領域に囲まれた素子形成領域に、MOSトランジスタを形成する場合について説明したが、本発明はこれに限らず、他の方法による素子分離領域に囲まれた素子形成領域に半導体素子が形成される場合であってもよい。また、素子分離を行わない半導体装置にも本発明を適用可能である。
【0040】
また、上記実施形態では、ゲート酸化膜を酸化膜の粘性流動が起こる温度以上の温度(約1000℃)で熱処理することにより形成する例を示したが、本発明はこれに限らず、犠性酸化膜を酸化膜の粘性流動が起こる温度以上の温度で熱処理することにより形成するようにしてもよい。この場合には、犠性酸化膜の形成時に、素子分離形成時に発生した内部応力(ストレス)を開放するように、犠性酸化膜を粘性流動(移動)させることができる。これにより、犠性酸化膜の形成時に、丸め酸化膜の形成時に素子分離溝の上部コーナ部に発生した内部応力を緩和することができる。また、この場合にも、チャネル領域に、Inなどの原子番号が40以上の重くて拡散しにくい不純物を導入することにより、犠性酸化膜の形成時の高温の熱処理時に、チャネル領域の不純物が外方拡散するのを抑制することができる。これにより、チャネル領域内の不純物の外方拡散に起因してチャネル領域の不純物濃度が局所的に低濃度になるのを抑制することができるので、デバイス毎にしきい値電圧がばらつくという不都合を抑制することができる。
【0041】
また、上記実施形態では、約1000℃の熱処理を行うことによりゲート酸化膜を形成したが、本発明はこれに限らず、ゲート酸化膜(絶縁膜)の粘性流動が起こる温度以上の熱処理温度であれば他の温度でもよい。
【0042】
また、上記実施形態では、シリコン基板(半導体基板)の主表面にゲート酸化膜(絶縁膜)の粘性流動が起こる温度以上の温度でゲート酸化膜(絶縁膜)を形成する場合について説明したが、本発明はこれに限らず、絶縁性基板上に形成されたシリコン層(半導体層)の主表面にゲート酸化膜(絶縁膜)の粘性流動が起こる温度以上の温度でゲート酸化膜(絶縁膜)を形成してもよい。
【0043】
【発明の効果】
以上のように、本発明によれば、しきい値電圧がばらつくなどの不都合を抑制しながら、素子分離形成時に発生した内部応力を緩和することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図2】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図3】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図4】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図5】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図6】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図7】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図8】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図9】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図10】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
1 シリコン基板(半導体層)
2 丸め酸化膜
4 犠牲酸化膜
5 ゲート酸化膜(絶縁膜、ゲート絶縁膜)
6 ゲート電極
50 素子分離溝
Claims (7)
- 半導体層に、原子番号が40以上の重元素からなる不純物を導入する工程と、
その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、前記半導体層の主表面上に絶縁膜を形成する工程とを備えた、半導体装置の製造方法。 - 前記不純物を導入する工程は、
少なくとも前記半導体層のチャネル領域が形成される領域に、前記不純物をイオン注入する工程を含む、請求項1に記載の半導体装置の製造方法。 - 前記原子番号が40以上の重元素からなる不純物は、In、SbおよびBiの少なくともいずれか1つの元素を含む、請求項1または2に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程は、
酸化性ガスを含む雰囲気中で、前記絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、前記半導体層の主表面上にゲート絶縁膜を形成する工程を含む、請求項1〜3のいずれか1項に記載の半導体装置の製造方法。 - 半導体層に、ボロンよりも拡散係数が小さいp型の不純物を導入する工程と、
その後、絶縁膜の粘性流動が起こる温度以上の温度で熱処理することによって、前記半導体層の主表面上に絶縁膜を形成する工程とを備えた、半導体装置の製造方法。 - 前記ボロンよりも拡散係数が小さいp型の不純物は、GaおよびInの少なくともいずれかを含む、請求項5に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程に先立って、
前記半導体層の主表面に素子分離溝を形成する工程をさらに備え、
前記絶縁膜を形成する工程は、
前記素子分離溝の上部コーナ部近傍に露出された前記半導体層の主表面上に、前記絶縁膜を形成する工程を含む、請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
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US9153501B2 (en) | 2010-07-22 | 2015-10-06 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
JP2018170332A (ja) * | 2017-03-29 | 2018-11-01 | 旭化成エレクトロニクス株式会社 | 半導体装置及びその製造方法 |
-
2002
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