JPH10214943A - 薄膜誘電体素子 - Google Patents
薄膜誘電体素子Info
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- JPH10214943A JPH10214943A JP9017047A JP1704797A JPH10214943A JP H10214943 A JPH10214943 A JP H10214943A JP 9017047 A JP9017047 A JP 9017047A JP 1704797 A JP1704797 A JP 1704797A JP H10214943 A JPH10214943 A JP H10214943A
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Abstract
(57)【要約】
【課題】 導電性ペロブスカイト型酸化物の多結晶膜を
電極として用いた際に、電極／誘電体薄膜界面のモフォ
ロジーの悪化を抑え、リーク電流の増大やキャパシタシ
ョートの発生等を抑制する。 【解決手段】基板上に順に積層された下部電極、ペロブ
スカイト型酸化物からなる誘電体薄膜および上部電極を
具備する薄膜誘電体素子である。下部電極は、ＡＥn+1
ＴＭn Ｏ3n+1（ＡＥはＳｒ、ＢａおよびＣａから選ばれ
る少なくとも1種を、ＴＭはＲｕ、ＩｒおよびＲｈから
選ばれる少なくとも 1種の遷移金属元素を示し、 nは
1、 2または 3である）等のＲｕ、Ｉｒ、Ｒｈ、Ｃｒ、
Ｍｎ、ＮｉおよびＣｏから選ばれる少なくとも 1種の遷
移金属を含有する導電性を有する層状ペロブスカイト型
酸化物層を少なくとも有している。
電極として用いた際に、電極／誘電体薄膜界面のモフォ
ロジーの悪化を抑え、リーク電流の増大やキャパシタシ
ョートの発生等を抑制する。 【解決手段】基板上に順に積層された下部電極、ペロブ
スカイト型酸化物からなる誘電体薄膜および上部電極を
具備する薄膜誘電体素子である。下部電極は、ＡＥn+1
ＴＭn Ｏ3n+1（ＡＥはＳｒ、ＢａおよびＣａから選ばれ
る少なくとも1種を、ＴＭはＲｕ、ＩｒおよびＲｈから
選ばれる少なくとも 1種の遷移金属元素を示し、 nは
1、 2または 3である）等のＲｕ、Ｉｒ、Ｒｈ、Ｃｒ、
Ｍｎ、ＮｉおよびＣｏから選ばれる少なくとも 1種の遷
移金属を含有する導電性を有する層状ペロブスカイト型
酸化物層を少なくとも有している。
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト型
酸化物からなる誘電体薄膜を用いた薄膜誘電体素子に関
する。
酸化物からなる誘電体薄膜を用いた薄膜誘電体素子に関
する。
【０００２】
【従来の技術】近年、大容量ＤＲＡＭや不揮発性ＲＡＭ
（ＦＲＡＭ）等に搭載される薄膜誘電体素子（薄膜キャ
パシタ）に関して、高誘電性材料や強誘電性材料の研
究、さらには素子構造の研究等が活発に行われている。
例えば、ＳｒＴｉＯ3 （以下、ＳＴＯと記す）やＢａ
1-x Ｓｒx ＴｉＯ3 （以下、ＢＳＴＯと記す）等のペロ
ブスカイト型酸化物は、従来のＳｉＯ2 、Ｓｉ3 Ｎ4 、
Ｔａ2 Ｏ5 等に比べて比誘電率が各段に大きいことか
ら、例えばメモリーセルのセル構造を微細化した場合に
おいても十分な蓄積電荷量を確保することができ、なお
かつ複雑なキャパシタ構造を用いることなく容量確保が
可能であるというような利点を有している。
（ＦＲＡＭ）等に搭載される薄膜誘電体素子（薄膜キャ
パシタ）に関して、高誘電性材料や強誘電性材料の研
究、さらには素子構造の研究等が活発に行われている。
例えば、ＳｒＴｉＯ3 （以下、ＳＴＯと記す）やＢａ
1-x Ｓｒx ＴｉＯ3 （以下、ＢＳＴＯと記す）等のペロ
ブスカイト型酸化物は、従来のＳｉＯ2 、Ｓｉ3 Ｎ4 、
Ｔａ2 Ｏ5 等に比べて比誘電率が各段に大きいことか
ら、例えばメモリーセルのセル構造を微細化した場合に
おいても十分な蓄積電荷量を確保することができ、なお
かつ複雑なキャパシタ構造を用いることなく容量確保が
可能であるというような利点を有している。
【０００３】上記したようなペロブスカイト型酸化物か
らなる誘電体薄膜を用いた薄膜誘電体素子においては、
Ｐｔ、Ｒｕ等の貴金属やＲｕ等の貴金属の酸化物、ない
しはこれら貴金属とその酸化物との積層膜等を下部電極
として利用することが検討されている。これらのうち、
Ｒｕは特に加工性が良好で、ＲＩＥ等による微細加工が
可能であることから、ＤＲＡＭ用キャパシタ電極等とし
て優れたものであると考えられてきた。
らなる誘電体薄膜を用いた薄膜誘電体素子においては、
Ｐｔ、Ｒｕ等の貴金属やＲｕ等の貴金属の酸化物、ない
しはこれら貴金属とその酸化物との積層膜等を下部電極
として利用することが検討されている。これらのうち、
Ｒｕは特に加工性が良好で、ＲＩＥ等による微細加工が
可能であることから、ＤＲＡＭ用キャパシタ電極等とし
て優れたものであると考えられてきた。
【０００４】しかし、上記したようなＲｕ等の貴金属や
その酸化物を下部電極として用いた薄膜誘電体素子で
は、電極／誘電体薄膜界面の不整合によって、イオン欠
損等に起因する大量の界面準位発生が起こり、これが原
因となってリーク電流の増大や誘電破壊耐性の低下等と
いった問題を招いてしまう。
その酸化物を下部電極として用いた薄膜誘電体素子で
は、電極／誘電体薄膜界面の不整合によって、イオン欠
損等に起因する大量の界面準位発生が起こり、これが原
因となってリーク電流の増大や誘電破壊耐性の低下等と
いった問題を招いてしまう。
【０００５】一方、ＳｒＲｕＯ3 やＬａ1-x Ｓｒx Ｃｏ
Ｏ3 等のように、上記ＳＴＯやＢＳＴＯと同一の結晶構
造を有する導電性ペロブスカイト型酸化物を、電極材料
として用いることが検討されている。このような導電性
ペロブスカイト型酸化物を電極材料として用いた場合、
電極および誘電体薄膜をエピタキシャル成長させること
によって、高い界面整合性が得られることから、欠陥や
界面準位の発生等を抑制することができる。従って、高
い誘電率、低いリーク電流等の良好な電気特性、高い誘
電破壊耐性による高信頼性や長寿命化等を示す薄膜誘電
体素子が得られることが期待されている。
Ｏ3 等のように、上記ＳＴＯやＢＳＴＯと同一の結晶構
造を有する導電性ペロブスカイト型酸化物を、電極材料
として用いることが検討されている。このような導電性
ペロブスカイト型酸化物を電極材料として用いた場合、
電極および誘電体薄膜をエピタキシャル成長させること
によって、高い界面整合性が得られることから、欠陥や
界面準位の発生等を抑制することができる。従って、高
い誘電率、低いリーク電流等の良好な電気特性、高い誘
電破壊耐性による高信頼性や長寿命化等を示す薄膜誘電
体素子が得られることが期待されている。
【０００６】ただし、実際のＬＳＩ回路等に適用するた
めには、下部電極はポリシリコンやタングステン等から
なるプラグ（ＳｉプラグやＷプラグ）上に形成する必要
がある。この際、ポリシリコン等からなるプラグ上にＳ
ｒＲｕＯ3 等の導電性ペロブスカイト型酸化物からなる
下部電極を形成する場合に、良好にエピタキシャル成長
させることは非常に困難である。従って、実用的には導
電性ペロブスカイト型酸化物の多結晶膜を下部電極とし
て用いる必要がある。
めには、下部電極はポリシリコンやタングステン等から
なるプラグ（ＳｉプラグやＷプラグ）上に形成する必要
がある。この際、ポリシリコン等からなるプラグ上にＳ
ｒＲｕＯ3 等の導電性ペロブスカイト型酸化物からなる
下部電極を形成する場合に、良好にエピタキシャル成長
させることは非常に困難である。従って、実用的には導
電性ペロブスカイト型酸化物の多結晶膜を下部電極とし
て用いる必要がある。
【０００７】しかしながら、ポリシリコン等からなるプ
ラグ上にＴｉＮ等のバリヤメタル層を介して、下部電極
としてＳｒＲｕＯ3 等の導電性ペロブスカイト型酸化物
の多結晶膜を形成し、その上にＢＳＴＯ等からなる誘電
体薄膜を設けた場合、下部電極と誘電体薄膜との界面
や、誘電体薄膜表面すなわち誘電体薄膜と上部電極との
界面のモフォロジーが悪化という問題が生じる。この界
面モフォロジーの悪化はリーク電流を増大させたり、場
合によってはキャパシタショートを引き起こすおそれが
ある。
ラグ上にＴｉＮ等のバリヤメタル層を介して、下部電極
としてＳｒＲｕＯ3 等の導電性ペロブスカイト型酸化物
の多結晶膜を形成し、その上にＢＳＴＯ等からなる誘電
体薄膜を設けた場合、下部電極と誘電体薄膜との界面
や、誘電体薄膜表面すなわち誘電体薄膜と上部電極との
界面のモフォロジーが悪化という問題が生じる。この界
面モフォロジーの悪化はリーク電流を増大させたり、場
合によってはキャパシタショートを引き起こすおそれが
ある。
【０００８】この現象は、ＳｒＲｕＯ3 等の多結晶膜を
堆積する際、膜厚方向の結晶方位がコラム状の各粒子に
よって異なり、各粒子の方位により成長速度が異なるこ
とに起因するものと考えられる。すなわち、成長速度が
速い軸方向を向いている粒子と成長速度が遅い方位が膜
厚方向に向いている粒子とが近接して存在している場
合、その成長速度差に基いて段差が生じ、これが下部電
極／誘電体薄膜界面のモフォロジーの悪化の発生原因と
なっている。また、下部電極上に成長させた誘電体薄膜
は、コラム状のグレイン内では下部電極の成長方位を引
継ぎ、ここでも同様な成長速度の方位依存性が生じるこ
とから、誘電体薄膜の成膜時に上記した段差、ひいては
モフォロジーの悪化が増大していくことになる。
堆積する際、膜厚方向の結晶方位がコラム状の各粒子に
よって異なり、各粒子の方位により成長速度が異なるこ
とに起因するものと考えられる。すなわち、成長速度が
速い軸方向を向いている粒子と成長速度が遅い方位が膜
厚方向に向いている粒子とが近接して存在している場
合、その成長速度差に基いて段差が生じ、これが下部電
極／誘電体薄膜界面のモフォロジーの悪化の発生原因と
なっている。また、下部電極上に成長させた誘電体薄膜
は、コラム状のグレイン内では下部電極の成長方位を引
継ぎ、ここでも同様な成長速度の方位依存性が生じるこ
とから、誘電体薄膜の成膜時に上記した段差、ひいては
モフォロジーの悪化が増大していくことになる。
【０００９】
【発明が解決しようとする課題】上述したように、従来
のペロブスカイト型酸化物からなる誘電体薄膜を用いた
薄膜誘電体素子において、導電性ペロブスカイト型酸化
物の多結晶膜を下部電極として適用する場合、ＳｒＲｕ
Ｏ3 等の導電性ペロブスカイト型酸化物は成長速度に方
位依存性を有することから、この成長速度差に基く段差
により下部電極／誘電体薄膜界面、さらには誘電体薄膜
／上部電極界面のモフォロジーが悪化しやすいという問
題を招いていた。
のペロブスカイト型酸化物からなる誘電体薄膜を用いた
薄膜誘電体素子において、導電性ペロブスカイト型酸化
物の多結晶膜を下部電極として適用する場合、ＳｒＲｕ
Ｏ3 等の導電性ペロブスカイト型酸化物は成長速度に方
位依存性を有することから、この成長速度差に基く段差
により下部電極／誘電体薄膜界面、さらには誘電体薄膜
／上部電極界面のモフォロジーが悪化しやすいという問
題を招いていた。
【００１０】上記した電極／誘電体薄膜界面のモフォロ
ジーの悪化はリーク電流を増大させたり、場合によって
はキャパシタショートを引き起こすおそれがあることか
ら、実際のＬＳＩ回路等に適合可能な導電性ペロブスカ
イト型酸化物の多結晶膜の表面平坦性を高めることが課
題とされている。
ジーの悪化はリーク電流を増大させたり、場合によって
はキャパシタショートを引き起こすおそれがあることか
ら、実際のＬＳＩ回路等に適合可能な導電性ペロブスカ
イト型酸化物の多結晶膜の表面平坦性を高めることが課
題とされている。
【００１１】本発明は、このような課題に対処するため
になされたもので、導電性ペロブスカイト型酸化物の多
結晶膜の表面平坦性を高めることによって、これを特に
下部電極として用いた場合においても、電極／誘電体薄
膜界面のモフォロジーの悪化を抑え、リーク電流の増大
やキャパシタショートの発生を抑制することを可能にし
た薄膜誘電体素子を提供することを目的としている。
になされたもので、導電性ペロブスカイト型酸化物の多
結晶膜の表面平坦性を高めることによって、これを特に
下部電極として用いた場合においても、電極／誘電体薄
膜界面のモフォロジーの悪化を抑え、リーク電流の増大
やキャパシタショートの発生を抑制することを可能にし
た薄膜誘電体素子を提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明の薄膜誘電体素子
は、請求項１に記載したように、基板上に順に積層され
た下部電極、ペロブスカイト型酸化物からなる誘電体薄
膜および上部電極を具備する薄膜誘電体素子において、
前記下部電極は、Ｒｕ、Ｉｒ、Ｒｈ、Ｃｒ、Ｍｎ、Ｎｉ
およびＣｏから選ばれる少なくとも 1種の遷移金属を含
有する導電性を有する層状ペロブスカイト型酸化物層を
少なくとも有することを特徴としている。
は、請求項１に記載したように、基板上に順に積層され
た下部電極、ペロブスカイト型酸化物からなる誘電体薄
膜および上部電極を具備する薄膜誘電体素子において、
前記下部電極は、Ｒｕ、Ｉｒ、Ｒｈ、Ｃｒ、Ｍｎ、Ｎｉ
およびＣｏから選ばれる少なくとも 1種の遷移金属を含
有する導電性を有する層状ペロブスカイト型酸化物層を
少なくとも有することを特徴としている。
【００１３】本発明の薄膜誘電体素子において、前記層
状ペロブスカイト型酸化物は、特に請求項２に記載した
ように、 一般式：ＡＥn+1 ＴＭn Ｏ3n+1 （式中、ＡＥはＳｒ、ＢａおよびＣａから選ばれる少な
くとも 1種を、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれ
る少なくとも 1種の遷移金属元素を示し、 nは1、 2ま
たは 3である）で実質的に表される組成を有することを
特徴としている。
状ペロブスカイト型酸化物は、特に請求項２に記載した
ように、 一般式：ＡＥn+1 ＴＭn Ｏ3n+1 （式中、ＡＥはＳｒ、ＢａおよびＣａから選ばれる少な
くとも 1種を、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれ
る少なくとも 1種の遷移金属元素を示し、 nは1、 2ま
たは 3である）で実質的に表される組成を有することを
特徴としている。
【００１４】本発明の薄膜誘電体素子においては、下部
電極の少なくとも一部を導電性を有する層状ペロブスカ
イト型酸化物層で構成している。層状ペロブスカイト型
酸化物は、一般に結晶方位による成長速度が著しく異な
り、成長初期段階においては結晶のｃ軸方向に対して
ａ、ｂ軸方向の成長速度が速いことが知られている。こ
のような物質の多結晶膜を成膜した場合、成膜の初期過
程においては島状に堆積した粒子の方位はランダムであ
るが、膜成長が進むにつれて、膜厚方向に結晶のｃ軸が
向いている粒子の面内成長速度、すなわちａ、ｂ軸方向
への成長が優っているために、連続膜が形成される時点
では膜厚方向にｃ軸が向いている粒子の高度に配向した
膜となる。この状態からさらに成膜が進んでいく際に
は、膜厚方向の成長速度は各粒子で同一であるから、結
晶性がよくかつ表面平坦性に優れた層状ペロブスカイト
型酸化物層を得ることができる。
電極の少なくとも一部を導電性を有する層状ペロブスカ
イト型酸化物層で構成している。層状ペロブスカイト型
酸化物は、一般に結晶方位による成長速度が著しく異な
り、成長初期段階においては結晶のｃ軸方向に対して
ａ、ｂ軸方向の成長速度が速いことが知られている。こ
のような物質の多結晶膜を成膜した場合、成膜の初期過
程においては島状に堆積した粒子の方位はランダムであ
るが、膜成長が進むにつれて、膜厚方向に結晶のｃ軸が
向いている粒子の面内成長速度、すなわちａ、ｂ軸方向
への成長が優っているために、連続膜が形成される時点
では膜厚方向にｃ軸が向いている粒子の高度に配向した
膜となる。この状態からさらに成膜が進んでいく際に
は、膜厚方向の成長速度は各粒子で同一であるから、結
晶性がよくかつ表面平坦性に優れた層状ペロブスカイト
型酸化物層を得ることができる。
【００１５】上記したような多結晶構造の導電性を有す
る層状ペロブスカイト型酸化物層を少なくとも下部電極
の一部、具体的にはプラグ等を有する基板やバリヤメタ
ル層等と接する下部電極の最下層として少なくとも用い
ることによって、下部電極と誘電体薄膜との界面、さら
には誘電体薄膜と上部電極との界面のモフォロジーの低
下を抑制することができる。従って、本発明の薄膜誘電
体素子によれば、各種下地上に表面平坦性に優れた導電
性層状ペロブスカイト型酸化物の多結晶膜を形成するこ
とが可能となるため、実際のＬＳＩ回路等に適合させた
上で、リーク電流の増大、キャパシタショートの発生、
誘電破壊耐性の低下等を抑制することが可能となる。
る層状ペロブスカイト型酸化物層を少なくとも下部電極
の一部、具体的にはプラグ等を有する基板やバリヤメタ
ル層等と接する下部電極の最下層として少なくとも用い
ることによって、下部電極と誘電体薄膜との界面、さら
には誘電体薄膜と上部電極との界面のモフォロジーの低
下を抑制することができる。従って、本発明の薄膜誘電
体素子によれば、各種下地上に表面平坦性に優れた導電
性層状ペロブスカイト型酸化物の多結晶膜を形成するこ
とが可能となるため、実際のＬＳＩ回路等に適合させた
上で、リーク電流の増大、キャパシタショートの発生、
誘電破壊耐性の低下等を抑制することが可能となる。
【００１６】
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。
態について説明する。
【００１７】図１は、本発明の薄膜誘電体素子の一実施
形態の構成を示す図である。同図において、１はプラグ
２等の導電層を有する基板例えば半導体基板であり、こ
のプラグ２は例えばポリシリコン(poly-Ｓｉ）やタング
ステン（Ｗ）等からなるものである。そして、このプラ
グ２等の導電層上に薄膜誘電体素子３が形成されてい
る。この薄膜誘電体素子３は、例えばＤＲＡＭやＦＲＡ
Ｍ等の半導体記憶装置の電荷蓄積部等として使用される
ものである。
形態の構成を示す図である。同図において、１はプラグ
２等の導電層を有する基板例えば半導体基板であり、こ
のプラグ２は例えばポリシリコン(poly-Ｓｉ）やタング
ステン（Ｗ）等からなるものである。そして、このプラ
グ２等の導電層上に薄膜誘電体素子３が形成されてい
る。この薄膜誘電体素子３は、例えばＤＲＡＭやＦＲＡ
Ｍ等の半導体記憶装置の電荷蓄積部等として使用される
ものである。
【００１８】上記した薄膜誘電体素子３において、４は
下部電極であり、この下部電極４上に膜厚10〜 100nm程
度のペロブスカイト型酸化物からなる誘電体薄膜５が形
成されており、さらにその上に上部電極６が設けられて
いる。また、上述したプラグ２と下部電極４との間に
は、必要に応じて下部電極４とＳｉやＷ等との反応や酸
化を防止すると共に、ＳｉやＷ等の拡散を防止する、Ｐ
ｔやＲｕあるいはＲｕの酸化物等からなるバリヤ層や、
密着性を向上させるＴａ、ＴｉＮ、Ｔｉ1-x Ａｌx Ｎ等
からなるアドヒージョン層等の中間層７を設けてもよ
い。
下部電極であり、この下部電極４上に膜厚10〜 100nm程
度のペロブスカイト型酸化物からなる誘電体薄膜５が形
成されており、さらにその上に上部電極６が設けられて
いる。また、上述したプラグ２と下部電極４との間に
は、必要に応じて下部電極４とＳｉやＷ等との反応や酸
化を防止すると共に、ＳｉやＷ等の拡散を防止する、Ｐ
ｔやＲｕあるいはＲｕの酸化物等からなるバリヤ層や、
密着性を向上させるＴａ、ＴｉＮ、Ｔｉ1-x Ａｌx Ｎ等
からなるアドヒージョン層等の中間層７を設けてもよ
い。
【００１９】誘電体薄膜５としてのペロブスカイト型酸
化物には、薄膜誘電体素子３の使用目的に応じて、誘電
体としての機能を有する種々のぺロブスカイト型酸化物
を用いることができる。例えば、ＤＲＡＭ等のキャパシ
タに適用する場合には、前述したＳｒＴｉＯ3 （ＳＴ
Ｏ）やＢａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴＯ）等の高誘電
性ペロブスカイト型酸化物が、またＦＲＡＭに適用する
場合には、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺＴ）、Ｂｉ−Ｓ
ｒ−Ｔａ−Ｏ、Ｂｉ−Ｓｒ−Ｔｉ−Ｏ等の強誘電性ペロ
ブスカイト型酸化物が用いられる。また、後に詳述する
ように、誘電体薄膜５にＢＳＴＯ等を用いて、歪誘起強
誘電性を利用してＦＲＡＭの電荷蓄積部を構成すること
も可能である。
化物には、薄膜誘電体素子３の使用目的に応じて、誘電
体としての機能を有する種々のぺロブスカイト型酸化物
を用いることができる。例えば、ＤＲＡＭ等のキャパシ
タに適用する場合には、前述したＳｒＴｉＯ3 （ＳＴ
Ｏ）やＢａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴＯ）等の高誘電
性ペロブスカイト型酸化物が、またＦＲＡＭに適用する
場合には、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺＴ）、Ｂｉ−Ｓ
ｒ−Ｔａ−Ｏ、Ｂｉ−Ｓｒ−Ｔｉ−Ｏ等の強誘電性ペロ
ブスカイト型酸化物が用いられる。また、後に詳述する
ように、誘電体薄膜５にＢＳＴＯ等を用いて、歪誘起強
誘電性を利用してＦＲＡＭの電荷蓄積部を構成すること
も可能である。
【００２０】そして、上述した薄膜誘電体素子３の下部
電極４は、Ｒｕ、Ｉｒ、Ｒｈ、Ｃｒ、Ｍｎ、Ｎｉおよび
Ｃｏから選ばれる少なくとも 1種の遷移金属を含有する
導電性を有する層状ペロブスカイト型酸化物層を少なく
とも有している。この層状ペロブスカイト型酸化物層
は、特に多結晶膜とした場合において、その優れた効果
を発揮するものである。
電極４は、Ｒｕ、Ｉｒ、Ｒｈ、Ｃｒ、Ｍｎ、Ｎｉおよび
Ｃｏから選ばれる少なくとも 1種の遷移金属を含有する
導電性を有する層状ペロブスカイト型酸化物層を少なく
とも有している。この層状ペロブスカイト型酸化物層
は、特に多結晶膜とした場合において、その優れた効果
を発揮するものである。
【００２１】すなわち、層状ペロブスカイト型酸化物
は、一般に結晶方位による成長速度が著しく異なり、成
長初期段階においては結晶のｃ軸方向に対してａ、ｂ軸
方向の成長速度が速いことが知られている。このような
物質の多結晶膜を成膜した場合、成膜の初期過程におい
ては島状に堆積した粒子の方位はランダムであるが、膜
成長が進むにつれて、膜厚方向に結晶のｃ軸が向いてい
る粒子の面内成長速度、すなわちａ、ｂ軸方向への成長
が優っているために、連続膜が形成される時点では膜厚
方向にｃ軸が向いている粒子の高度に配向した膜とな
る。この状態からさらに成膜が進んでいく際には、膜厚
方向の成長速度は各粒子で同一であるから、結晶性がよ
くかつ表面平坦性に優れた層状導電性ペロブスカイト型
酸化物層が得られる。
は、一般に結晶方位による成長速度が著しく異なり、成
長初期段階においては結晶のｃ軸方向に対してａ、ｂ軸
方向の成長速度が速いことが知られている。このような
物質の多結晶膜を成膜した場合、成膜の初期過程におい
ては島状に堆積した粒子の方位はランダムであるが、膜
成長が進むにつれて、膜厚方向に結晶のｃ軸が向いてい
る粒子の面内成長速度、すなわちａ、ｂ軸方向への成長
が優っているために、連続膜が形成される時点では膜厚
方向にｃ軸が向いている粒子の高度に配向した膜とな
る。この状態からさらに成膜が進んでいく際には、膜厚
方向の成長速度は各粒子で同一であるから、結晶性がよ
くかつ表面平坦性に優れた層状導電性ペロブスカイト型
酸化物層が得られる。
【００２２】下部電極４の少なくとも一部として用いら
れる導電性を有する層状ペロブスカイト型酸化物層は、
上記したような膜厚方向にｃ軸が向いている粒子が高度
に配向した多結晶膜（高度にｃ軸配向した多結晶膜）か
らなるものである。なお、本発明においては、導電性を
有する層状ペロブスカイト型酸化物の単結晶膜の使用を
必ずしも除外するものではなく、薄膜誘電体素子３の下
部構造によっては単結晶膜として使用することもでき
る。
れる導電性を有する層状ペロブスカイト型酸化物層は、
上記したような膜厚方向にｃ軸が向いている粒子が高度
に配向した多結晶膜（高度にｃ軸配向した多結晶膜）か
らなるものである。なお、本発明においては、導電性を
有する層状ペロブスカイト型酸化物の単結晶膜の使用を
必ずしも除外するものではなく、薄膜誘電体素子３の下
部構造によっては単結晶膜として使用することもでき
る。
【００２３】上述したように、導電性を有する層状ペロ
ブスカイト型酸化物層は、ポリシリコン等からなるプラ
グ２上や、バリヤ層やアドヒージョン層等の中間層７上
等の各種下地上に形成した場合においても、高度にｃ軸
配向した多結晶膜となり、その表面平坦性は極めて優れ
たものとなる。従って、このような導電性を有する層状
ペロブスカイト型酸化物層からなる下部電極４上に、ペ
ロブスカイト型酸化物からなる誘電体薄膜５を成膜する
ことにより、誘電体薄膜５は下部電極４の表面平坦性を
引き継いで成長するため、下部電極４と誘電体薄膜５と
の界面のモフォロジーの低下を抑制することができる。
さらに、誘電体薄膜５の表面も同様に平坦性に優れたも
のとなるため、誘電体薄膜５と上部電極６との界面のモ
フォロジーの低下も抑制することができる。
ブスカイト型酸化物層は、ポリシリコン等からなるプラ
グ２上や、バリヤ層やアドヒージョン層等の中間層７上
等の各種下地上に形成した場合においても、高度にｃ軸
配向した多結晶膜となり、その表面平坦性は極めて優れ
たものとなる。従って、このような導電性を有する層状
ペロブスカイト型酸化物層からなる下部電極４上に、ペ
ロブスカイト型酸化物からなる誘電体薄膜５を成膜する
ことにより、誘電体薄膜５は下部電極４の表面平坦性を
引き継いで成長するため、下部電極４と誘電体薄膜５と
の界面のモフォロジーの低下を抑制することができる。
さらに、誘電体薄膜５の表面も同様に平坦性に優れたも
のとなるため、誘電体薄膜５と上部電極６との界面のモ
フォロジーの低下も抑制することができる。
【００２４】上述した下部電極４に用いる層状ペロブス
カイト型酸化物としては、導電性を示すＲｕ、Ｉｒ、Ｒ
ｈ、Ｃｒ、Ｍｎ、ＮｉおよびＣｏから選ばれる少なくと
も1種の遷移金属を含有するものであれば種々のものを
使用することが可能であるが、ＬＳＩ回路等のシリコン
プロセスへの適合性を考慮して、Ｒｕ、ＩｒおよびＲｈ
から選ばれる少なくとも 1種の遷移金属ＴＭを含有する
層状ペロブスカイト型酸化物を使用することが好まし
い。
カイト型酸化物としては、導電性を示すＲｕ、Ｉｒ、Ｒ
ｈ、Ｃｒ、Ｍｎ、ＮｉおよびＣｏから選ばれる少なくと
も1種の遷移金属を含有するものであれば種々のものを
使用することが可能であるが、ＬＳＩ回路等のシリコン
プロセスへの適合性を考慮して、Ｒｕ、ＩｒおよびＲｈ
から選ばれる少なくとも 1種の遷移金属ＴＭを含有する
層状ペロブスカイト型酸化物を使用することが好まし
い。
【００２５】具体的には、 一般式：ＡＥn+1 ＴＭn Ｏ3n+1 ……(1) （式中、ＡＥはＳｒ、ＢａおよびＣａから選ばれる少な
くとも 1種を、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれ
る少なくとも 1種の遷移金属元素を示し、 nは1、 2ま
たは 3である）で実質的に表される組成を有する層状ペ
ロブスカイト型酸化物が好ましく用いられる。
くとも 1種を、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれ
る少なくとも 1種の遷移金属元素を示し、 nは1、 2ま
たは 3である）で実質的に表される組成を有する層状ペ
ロブスカイト型酸化物が好ましく用いられる。
【００２６】さらに、誘電体として多用されるＢＳＴＯ
等との整合性を考慮して、 一般式：Ｓｒn+1 ＴＭn Ｏ3n+1 ……(2) （式中、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれる少な
くとも 1種の遷移金属元素を示し、 nは 1、 2または 3
である）で実質的に表される組成を有する層状ペロブス
カイト型酸化物を用いることが望ましい。
等との整合性を考慮して、 一般式：Ｓｒn+1 ＴＭn Ｏ3n+1 ……(2) （式中、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれる少な
くとも 1種の遷移金属元素を示し、 nは 1、 2または 3
である）で実質的に表される組成を有する層状ペロブス
カイト型酸化物を用いることが望ましい。
【００２７】これらの系においては、一般に nの値が増
加するほど結晶構造や物性の低次元性が低くなり、非層
状ペロブスカイト型酸化物（ＡＥＴＭＯ3 等）に近い性
質となることから、 nの値は 1、 2または 3とする。 n
の値が 4以上となると、層状導電性ペロブスカイト型酸
化物の配向性による多結晶膜の表面平坦化効果を十分に
得ることができないおそれがある。
加するほど結晶構造や物性の低次元性が低くなり、非層
状ペロブスカイト型酸化物（ＡＥＴＭＯ3 等）に近い性
質となることから、 nの値は 1、 2または 3とする。 n
の値が 4以上となると、層状導電性ペロブスカイト型酸
化物の配向性による多結晶膜の表面平坦化効果を十分に
得ることができないおそれがある。
【００２８】上記 (2)式で示される導電性を有する層状
ペロブスカイト型酸化物のうち、Ｓｒ2 ＲｕＯ4 、Ｓｒ
3 Ｒｕ2 Ｏ7 およびＳｒ4 Ｒｕ3 Ｏ10から選ばれる少な
くとも 1種は、安定性に優れると共に広い成膜条件で良
好な導電性が得られること等から、特に好ましく用いら
れるものである。
ペロブスカイト型酸化物のうち、Ｓｒ2 ＲｕＯ4 、Ｓｒ
3 Ｒｕ2 Ｏ7 およびＳｒ4 Ｒｕ3 Ｏ10から選ばれる少な
くとも 1種は、安定性に優れると共に広い成膜条件で良
好な導電性が得られること等から、特に好ましく用いら
れるものである。
【００２９】また、上記 (2)式で示される層状ペロブス
カイト型酸化物において、ＢＳＴＯ等との格子整合性を
高めるために、Ｓｒの一部をＢａやＣａ等で置換して面
内（ａ，ｂ軸）格子定数を調整することも有効である。
さらに、これらのアルカリ土類金属の一部をＬａやＮｄ
等の希土類元素で置換することもできる。
カイト型酸化物において、ＢＳＴＯ等との格子整合性を
高めるために、Ｓｒの一部をＢａやＣａ等で置換して面
内（ａ，ｂ軸）格子定数を調整することも有効である。
さらに、これらのアルカリ土類金属の一部をＬａやＮｄ
等の希土類元素で置換することもできる。
【００３０】ただし、本発明で用いる導電性を有する層
状ペロブスカイト型酸化物は、上記(1)式や (2)式で示
されるものに限らず、例えば 一般式：Ａn+1 ＴＭ′n Ｏ3n+1 ……(3) （式中、Ａは希土類元素およびアルカリ土類元素から選
ばれる少なくとも 1種を、ＴＭ′はＣｒ、Ｍｎ、Ｎｉお
よびＣｏから選ばれる少なくとも 1種の遷移金属元素を
示し、 nは 1、 2または 3である）で実質的に表される
組成を有する層状ペロブスカイト型酸化物を用いること
もできる。この (3)式で示される層状ペロブスカイト型
酸化物の具体例としては、（Ｌａ1-x Ｓｒx ）2 ＣｏＯ
4 、（Ｌａ1-x Ｓｒx ）3 Ｃｏ2 Ｏ7 、（Ｌａ1-xＳｒ
x ）4 Ｃｏ3 Ｏ10、（Ｌａ1-x Ｓｒx ）2 ＣｒＯ4 、
（Ｌａ1-x Ｓｒx ）3Ｍｎ2 Ｏ7 、（Ｌａ1-x Ｓｒx ）
3 Ｎｉ2 Ｏ7 等が挙げられる。
状ペロブスカイト型酸化物は、上記(1)式や (2)式で示
されるものに限らず、例えば 一般式：Ａn+1 ＴＭ′n Ｏ3n+1 ……(3) （式中、Ａは希土類元素およびアルカリ土類元素から選
ばれる少なくとも 1種を、ＴＭ′はＣｒ、Ｍｎ、Ｎｉお
よびＣｏから選ばれる少なくとも 1種の遷移金属元素を
示し、 nは 1、 2または 3である）で実質的に表される
組成を有する層状ペロブスカイト型酸化物を用いること
もできる。この (3)式で示される層状ペロブスカイト型
酸化物の具体例としては、（Ｌａ1-x Ｓｒx ）2 ＣｏＯ
4 、（Ｌａ1-x Ｓｒx ）3 Ｃｏ2 Ｏ7 、（Ｌａ1-xＳｒ
x ）4 Ｃｏ3 Ｏ10、（Ｌａ1-x Ｓｒx ）2 ＣｒＯ4 、
（Ｌａ1-x Ｓｒx ）3Ｍｎ2 Ｏ7 、（Ｌａ1-x Ｓｒx ）
3 Ｎｉ2 Ｏ7 等が挙げられる。
【００３１】また、層状ペロブスカイト型酸化物におい
ては、上述したように、 nの値が増加するほど結晶構造
や物性の低次元性が低くなって、非層状ペロブスカイト
型酸化物に近い性質となり、膜厚方向の電気伝導性が上
昇する。これを利用して、 nの異なる層状ペロブスカイ
ト型酸化物層の多層膜や、さらには層状ペロブスカイト
型酸化物層と非層状ペロブスカイト型酸化物との多層膜
を、下部電極４として用いることもできる。
ては、上述したように、 nの値が増加するほど結晶構造
や物性の低次元性が低くなって、非層状ペロブスカイト
型酸化物に近い性質となり、膜厚方向の電気伝導性が上
昇する。これを利用して、 nの異なる層状ペロブスカイ
ト型酸化物層の多層膜や、さらには層状ペロブスカイト
型酸化物層と非層状ペロブスカイト型酸化物との多層膜
を、下部電極４として用いることもできる。
【００３２】例えば、図２に示すように、下部電極４の
成膜の初期過程、すなわちプラグ２や中間層７等の直上
には、 (1)式や (2)式で表される層状ペロブスカイト型
酸化物、特にｃ軸配向性の強い nが 1または 2の層状ペ
ロブスカイト型酸化物を連続膜が得られるまで堆積し
て、高度にｃ軸配向させた多結晶膜からなる第１の下部
電極層４ａを形成し、その上にｃ軸方向の電気伝導度が
高いＳｒＲｕＯ3 等の非層状ペロブスカイト型酸化物や
nが大きい（例えば n=3,4…）層状ペロブスカイト型酸
化物からなる第２の下部電極層４ｂを形成し、これらの
多層膜で下部電極４を構成する。この場合、第２の下部
電極層４ｂは第１の下部電極層４ａの結晶方位を引き継
ぎ、高度に配向した多結晶膜となるため、下部電極４の
膜厚方向の電気伝導性の向上を図った上で、その上に形
成する誘電体薄膜５との界面モフォロジーの低下を抑制
することができる。
成膜の初期過程、すなわちプラグ２や中間層７等の直上
には、 (1)式や (2)式で表される層状ペロブスカイト型
酸化物、特にｃ軸配向性の強い nが 1または 2の層状ペ
ロブスカイト型酸化物を連続膜が得られるまで堆積し
て、高度にｃ軸配向させた多結晶膜からなる第１の下部
電極層４ａを形成し、その上にｃ軸方向の電気伝導度が
高いＳｒＲｕＯ3 等の非層状ペロブスカイト型酸化物や
nが大きい（例えば n=3,4…）層状ペロブスカイト型酸
化物からなる第２の下部電極層４ｂを形成し、これらの
多層膜で下部電極４を構成する。この場合、第２の下部
電極層４ｂは第１の下部電極層４ａの結晶方位を引き継
ぎ、高度に配向した多結晶膜となるため、下部電極４の
膜厚方向の電気伝導性の向上を図った上で、その上に形
成する誘電体薄膜５との界面モフォロジーの低下を抑制
することができる。
【００３３】また、図３に示すように、層状ペロブスカ
イト型酸化物の高度にｃ軸配向させた多結晶膜からなる
第１の下部電極層４ａと、例えば非層状ペロブスカイト
型酸化物からなる第２の下部電極層４ｂとの間に、 nが
大きい（例えば n=3,4…）層状ペロブスカイト型酸化物
からなる第３の下部電極層４ｃを介在させたような多層
膜で、下部電極４を構成することも可能である。さら
に、異なるＡＥ成分（あるいはＡ成分）を有する膜の積
層膜、異なるＴＭ成分（あるいはＴＭ′成分）を有する
膜の積層膜、これらを組合せた積層膜等とすることによ
って、格子定数を調整して局所エピタキシャル成長が起
こりやすくしたり、またより一層表面平坦性を高めるこ
とも可能である。
イト型酸化物の高度にｃ軸配向させた多結晶膜からなる
第１の下部電極層４ａと、例えば非層状ペロブスカイト
型酸化物からなる第２の下部電極層４ｂとの間に、 nが
大きい（例えば n=3,4…）層状ペロブスカイト型酸化物
からなる第３の下部電極層４ｃを介在させたような多層
膜で、下部電極４を構成することも可能である。さら
に、異なるＡＥ成分（あるいはＡ成分）を有する膜の積
層膜、異なるＴＭ成分（あるいはＴＭ′成分）を有する
膜の積層膜、これらを組合せた積層膜等とすることによ
って、格子定数を調整して局所エピタキシャル成長が起
こりやすくしたり、またより一層表面平坦性を高めるこ
とも可能である。
【００３４】なお上部電極６には、下部電極４と同様な
導電性を有する層状ペロブスカイト型酸化物を用いても
よいし、またＳｒＲｕＯ3 に代表される導電性を有する
非層状ペロブスカイト型酸化物（ＡＥＴＭＯ3 等）を用
いてもよい。さらに、Ｐｔ、Ｒｕ等の貴金属やＲｕ等の
貴金属の酸化物、ないしはこれら貴金属とその酸化物と
の積層膜等を使用することも可能である。
導電性を有する層状ペロブスカイト型酸化物を用いても
よいし、またＳｒＲｕＯ3 に代表される導電性を有する
非層状ペロブスカイト型酸化物（ＡＥＴＭＯ3 等）を用
いてもよい。さらに、Ｐｔ、Ｒｕ等の貴金属やＲｕ等の
貴金属の酸化物、ないしはこれら貴金属とその酸化物と
の積層膜等を使用することも可能である。
【００３５】上述したように、この実施形態の薄膜誘電
体素子３において、少なくとも下部電極４の一部として
用いる導電性を有する層状ペロブスカイト型酸化物は、
ポリシリコン(poly-Ｓｉ）やタングステン（Ｗ）等から
なるプラグ２上、あるいはバリヤ層やアドヒージョン層
等の中間層７上等の各種下地上に、表面平坦性に優れた
高度にｃ軸配向した多結晶膜として成膜することができ
るため、下部電極４と誘電体薄膜５との界面、さらには
誘電体薄膜５と上部電極６との界面のモフォロジーの低
下を抑制することができる。従って、従来のエピタキシ
ャル成長膜のように下地基板が制約されることはなく、
ＤＲＡＭやＦＲＡＭ等の半導体記憶装置を有する実際の
ＬＳＩ回路等に適合させた上で、リーク電流の増大、キ
ャパシタショートの発生、誘電破壊耐性の低下等を抑制
することが可能となる。このように、この実施形態の薄
膜誘電体素子３は、性能および信頼性と実用性を共に高
めた薄膜誘電体素子３ということができる。
体素子３において、少なくとも下部電極４の一部として
用いる導電性を有する層状ペロブスカイト型酸化物は、
ポリシリコン(poly-Ｓｉ）やタングステン（Ｗ）等から
なるプラグ２上、あるいはバリヤ層やアドヒージョン層
等の中間層７上等の各種下地上に、表面平坦性に優れた
高度にｃ軸配向した多結晶膜として成膜することができ
るため、下部電極４と誘電体薄膜５との界面、さらには
誘電体薄膜５と上部電極６との界面のモフォロジーの低
下を抑制することができる。従って、従来のエピタキシ
ャル成長膜のように下地基板が制約されることはなく、
ＤＲＡＭやＦＲＡＭ等の半導体記憶装置を有する実際の
ＬＳＩ回路等に適合させた上で、リーク電流の増大、キ
ャパシタショートの発生、誘電破壊耐性の低下等を抑制
することが可能となる。このように、この実施形態の薄
膜誘電体素子３は、性能および信頼性と実用性を共に高
めた薄膜誘電体素子３ということができる。
【００３６】薄膜誘電体素子３の具体的なデバイス構造
は、特に限定されるものではなく、例えば図１に一例を
示した平面型、図４に一例を示すスタック型、図５に一
例を示す内堀り式トレンチ型等、いかなる構造の薄膜キ
ャパシタであってもよい。なお図５において、８はトレ
ンチ形成用の絶縁層であり、この絶縁層８にトレンチ９
が形成されている。
は、特に限定されるものではなく、例えば図１に一例を
示した平面型、図４に一例を示すスタック型、図５に一
例を示す内堀り式トレンチ型等、いかなる構造の薄膜キ
ャパシタであってもよい。なお図５において、８はトレ
ンチ形成用の絶縁層であり、この絶縁層８にトレンチ９
が形成されている。
【００３７】また、本発明の薄膜誘電体素子は、誘電体
薄膜５にＢＳＴＯ等を用いて、歪誘起強誘電性を利用し
てＦＲＡＭの電荷蓄積部を構成することも可能である。
すなわち、従来からＰｔやＳｒＲｕＯ3 等の単結晶膜上
に、ＢＳＴＯをエピタキシャル成長させ、ＰｔやＳｒＲ
ｕＯ3 とＢＳＴＯとの格子ミスマッチに起因する歪誘起
強誘電性を利用したＦＲＡＭが知られている。これはＰ
ＺＴ等を用いたＦＲＡＭに比べて高集積化が期待でき
る、耐疲労特性に優れる等の特徴を有する反面、プラグ
２やストレージノードを単結晶シリコンで作製しなけれ
ばならないという素子作製上の問題点を有している。
薄膜５にＢＳＴＯ等を用いて、歪誘起強誘電性を利用し
てＦＲＡＭの電荷蓄積部を構成することも可能である。
すなわち、従来からＰｔやＳｒＲｕＯ3 等の単結晶膜上
に、ＢＳＴＯをエピタキシャル成長させ、ＰｔやＳｒＲ
ｕＯ3 とＢＳＴＯとの格子ミスマッチに起因する歪誘起
強誘電性を利用したＦＲＡＭが知られている。これはＰ
ＺＴ等を用いたＦＲＡＭに比べて高集積化が期待でき
る、耐疲労特性に優れる等の特徴を有する反面、プラグ
２やストレージノードを単結晶シリコンで作製しなけれ
ばならないという素子作製上の問題点を有している。
【００３８】これに対して、上述した導電性を有する層
状ペロブスカイト型酸化物の高度にｃ軸配向した多結晶
膜を下部電極４とし、その上にＢＳＴＯ膜を誘電体薄膜
５として堆積すると、ＢＳＴＯ膜も下部電極４の微細構
造を引き継いだ (001)配向の多結晶膜となり、かつ下部
電極４の格子を引き継いだいわゆる局所エピタキシャル
膜となる。そして、下部電極４−誘電体薄膜５間の格子
ミスマッチが所定の範囲にあり、誘電体薄膜５に面内圧
縮応力が加わる場合には、ＢＳＴＯ膜が多結晶膜であっ
ても歪誘起強誘電性を示す。この現象を用いれば、プラ
グ２に多結晶Ｓｉや多結晶Ｗを用いた場合においても、
ＢＳＴＯ膜等の歪誘起強誘電性を利用したＦＲＡＭを作
製することができる。
状ペロブスカイト型酸化物の高度にｃ軸配向した多結晶
膜を下部電極４とし、その上にＢＳＴＯ膜を誘電体薄膜
５として堆積すると、ＢＳＴＯ膜も下部電極４の微細構
造を引き継いだ (001)配向の多結晶膜となり、かつ下部
電極４の格子を引き継いだいわゆる局所エピタキシャル
膜となる。そして、下部電極４−誘電体薄膜５間の格子
ミスマッチが所定の範囲にあり、誘電体薄膜５に面内圧
縮応力が加わる場合には、ＢＳＴＯ膜が多結晶膜であっ
ても歪誘起強誘電性を示す。この現象を用いれば、プラ
グ２に多結晶Ｓｉや多結晶Ｗを用いた場合においても、
ＢＳＴＯ膜等の歪誘起強誘電性を利用したＦＲＡＭを作
製することができる。
【００３９】この際の下部電極４−誘電体薄膜５間の望
ましい格子ミスマッチ量は、誘電体組成や膜微細構造に
よって変化するものの、バルクで測定される格子定数な
いしは面間隔のミスマッチが正方晶換算で 0.2〜5%の範
囲で、下部電極４の面内格子定数が小さいことが望まし
い。格子ミスマッチ量が0.2%より小さいと、強誘電性の
発現が不十分となり、5%を超えると局所エピタキシャル
成長が起こらず、この場合もまた強誘電性の発現が不十
分となる。
ましい格子ミスマッチ量は、誘電体組成や膜微細構造に
よって変化するものの、バルクで測定される格子定数な
いしは面間隔のミスマッチが正方晶換算で 0.2〜5%の範
囲で、下部電極４の面内格子定数が小さいことが望まし
い。格子ミスマッチ量が0.2%より小さいと、強誘電性の
発現が不十分となり、5%を超えると局所エピタキシャル
成長が起こらず、この場合もまた強誘電性の発現が不十
分となる。
【００４０】また、この際の具体的な構成材料として
は、誘電体薄膜５にはＢａ1-x ＳｒxＴｉＯ3 （ x≦0.
6)を用いることが好ましく、また下部電極４には（Ｓｒ
1-y Ｂａy ）2 ＲｕＯ4 、（Ｓｒ1-y Ｂａy ）3 Ｒｕ2
Ｏ7 、（Ｓｒ1-y Ｂａy ）4Ｒｕ3 Ｏ10(0≦ y≦0.5)等
を用いることが好ましい。
は、誘電体薄膜５にはＢａ1-x ＳｒxＴｉＯ3 （ x≦0.
6)を用いることが好ましく、また下部電極４には（Ｓｒ
1-y Ｂａy ）2 ＲｕＯ4 、（Ｓｒ1-y Ｂａy ）3 Ｒｕ2
Ｏ7 、（Ｓｒ1-y Ｂａy ）4Ｒｕ3 Ｏ10(0≦ y≦0.5)等
を用いることが好ましい。
【００４１】なお、本発明の薄膜誘電体素子は、前述し
たＤＲＡＭやＦＲＡＭ等の半導体記憶装置に限らず、Ｇ
ａＡｓ基板上に形成してマイクロ波用キャパシタとして
使用したり、また強誘電性を利用した低消費電力用の液
晶表示装置等、各種デバイスの薄膜キャパシタに適用す
ることが可能である。
たＤＲＡＭやＦＲＡＭ等の半導体記憶装置に限らず、Ｇ
ａＡｓ基板上に形成してマイクロ波用キャパシタとして
使用したり、また強誘電性を利用した低消費電力用の液
晶表示装置等、各種デバイスの薄膜キャパシタに適用す
ることが可能である。
【００４２】
【実施例】次に、本発明の具体的な実施例について述べ
る。
る。
【００４３】実施例１ まず図５に示したように、ポリシリコンで作製したプラ
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４としてＳｒ2 ＲｕＯ4 膜を20nm堆積し後、
ＣＭＰで表面を平坦化すると共にセル間を分離した。
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４としてＳｒ2 ＲｕＯ4 膜を20nm堆積し後、
ＣＭＰで表面を平坦化すると共にセル間を分離した。
【００４４】上記した下部電極４上に、同様なＲＦマグ
ネトロンスパッタ法で誘電体薄膜５としてＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜を40nm、さらにその上に上部電極６とし
てＳｒ2 ＲｕＯ4 膜を 100nm堆積して、ＤＲＡＭ用の薄
膜キャパシタを作製した。また、本発明との比較例１と
して、下部電極４および上部電極６をＳｒＲｕＯ3 膜で
構成する以外は、実施例１と同様にして、ＤＲＡＭ用の
薄膜キャパシタを作製した。
ネトロンスパッタ法で誘電体薄膜５としてＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜を40nm、さらにその上に上部電極６とし
てＳｒ2 ＲｕＯ4 膜を 100nm堆積して、ＤＲＡＭ用の薄
膜キャパシタを作製した。また、本発明との比較例１と
して、下部電極４および上部電極６をＳｒＲｕＯ3 膜で
構成する以外は、実施例１と同様にして、ＤＲＡＭ用の
薄膜キャパシタを作製した。
【００４５】このようにして得た実施例１および比較例
１の各薄膜キャパシタから透過電子顕微鏡用の試料を作
製し、透過電子顕微鏡観察を行ったところ、実施例１に
おいては下部電極は高度にｃ軸配向した多結晶膜であ
り、またその上部の誘電体薄膜および上部電極も、その
結晶方位を引き継いだ局所エピタキシャル構造の界面を
有する高度な配向膜となっていた。そして、下部電極／
誘電体薄膜界面、ならびに誘電体薄膜／上部電極界面に
おける界面モフォロジーは良好で、最大ラフネスは 1nm
以下であった。
１の各薄膜キャパシタから透過電子顕微鏡用の試料を作
製し、透過電子顕微鏡観察を行ったところ、実施例１に
おいては下部電極は高度にｃ軸配向した多結晶膜であ
り、またその上部の誘電体薄膜および上部電極も、その
結晶方位を引き継いだ局所エピタキシャル構造の界面を
有する高度な配向膜となっていた。そして、下部電極／
誘電体薄膜界面、ならびに誘電体薄膜／上部電極界面に
おける界面モフォロジーは良好で、最大ラフネスは 1nm
以下であった。
【００４６】一方、比較例１では、下部電極は方位がラ
ンダムな多結晶膜であり、また誘電体薄膜および上部電
極は下部電極の方位を引き継いだいわゆる局所エピタキ
シャル構造をもった多結晶膜となっていた。そして、下
部電極／誘電体薄膜界面のモフォロジーが悪く、ラフネ
スは最大20nmに及ぶことが観測された。
ンダムな多結晶膜であり、また誘電体薄膜および上部電
極は下部電極の方位を引き継いだいわゆる局所エピタキ
シャル構造をもった多結晶膜となっていた。そして、下
部電極／誘電体薄膜界面のモフォロジーが悪く、ラフネ
スは最大20nmに及ぶことが観測された。
【００４７】また、実施例１および比較例１の各薄膜キ
ャパシタの電気特性を測定したところ、実施例１の薄膜
キャパシタでは誘電率 490、2.5V印加時のリーク電流密
度1×10-8A/cm2 以下の特性が得られ、またこの薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。これに対して、比較例１においては、260
個の薄膜キャパシタのうち 90%が短絡により測定不可能
で、残りの薄膜キャパシタもリーク電流は2V印加時に 5
×10-7A となり、誘電率も 190と低く、さらにＤＣ10V
印加で 80%が1000秒以内に破壊する結果となった。
ャパシタの電気特性を測定したところ、実施例１の薄膜
キャパシタでは誘電率 490、2.5V印加時のリーク電流密
度1×10-8A/cm2 以下の特性が得られ、またこの薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。これに対して、比較例１においては、260
個の薄膜キャパシタのうち 90%が短絡により測定不可能
で、残りの薄膜キャパシタもリーク電流は2V印加時に 5
×10-7A となり、誘電率も 190と低く、さらにＤＣ10V
印加で 80%が1000秒以内に破壊する結果となった。
【００４８】実施例２ 実施例１と同様に、ポリシリコンで作製したプラグまで
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
【００４９】次に、このキャパシタトレンチ内を含めて
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｕＯ3 および
Ｓｒ2 ＲｕＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ3 Ｒｕ2 Ｏ7 膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｕＯ3 および
Ｓｒ2 ＲｕＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ3 Ｒｕ2 Ｏ7 膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００５０】上記した下部電極上に、同様なＲＦマグネ
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
3 Ｒｕ2 Ｏ7 膜を 100nm堆積して、ＤＲＡＭ用の薄膜キ
ャパシタを作製した。
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
3 Ｒｕ2 Ｏ7 膜を 100nm堆積して、ＤＲＡＭ用の薄膜キ
ャパシタを作製した。
【００５１】このようにして得た実施例２の薄膜キャパ
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００５２】実施例３ 実施例１と同様に、ポリシリコンで作製したプラグまで
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
【００５３】次に、このキャパシタトレンチ内を含めて
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｕＯ3 および
Ｓｒ2 ＲｕＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ4 Ｒｕ3 Ｏ10膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｕＯ3 および
Ｓｒ2 ＲｕＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ4 Ｒｕ3 Ｏ10膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００５４】上記した下部電極上に、同様なＲＦマグネ
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
4 Ｒｕ3 Ｏ10膜を20nm堆積して、ＤＲＡＭ用の薄膜キャ
パシタを作製した。
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
4 Ｒｕ3 Ｏ10膜を20nm堆積して、ＤＲＡＭ用の薄膜キャ
パシタを作製した。
【００５５】このようにして得た実施例３の薄膜キャパ
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 500、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 500、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００５６】実施例４ まず図５に示したように、ポリシリコンで作製したプラ
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４としてＳｒ2 ＩｒＯ4 膜を20nm堆積し後、
ＣＭＰで表面を平坦化すると共にセル間を分離した。
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４としてＳｒ2 ＩｒＯ4 膜を20nm堆積し後、
ＣＭＰで表面を平坦化すると共にセル間を分離した。
【００５７】上記した下部電極４上に、同様なＲＦマグ
ネトロンスパッタ法で誘電体薄膜５としてＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜を40nm、さらにその上に上部電極６とし
てＳｒ2 ＩｒＯ4 膜を 100nm堆積して、ＤＲＡＭ用の薄
膜キャパシタを作製した。また、本発明との比較例２と
して、下部電極４および上部電極６をＳｒＩｒＯ3 膜で
構成する以外は、上記実施例４と同様にして、ＤＲＡＭ
用の薄膜キャパシタを作製した。
ネトロンスパッタ法で誘電体薄膜５としてＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜を40nm、さらにその上に上部電極６とし
てＳｒ2 ＩｒＯ4 膜を 100nm堆積して、ＤＲＡＭ用の薄
膜キャパシタを作製した。また、本発明との比較例２と
して、下部電極４および上部電極６をＳｒＩｒＯ3 膜で
構成する以外は、上記実施例４と同様にして、ＤＲＡＭ
用の薄膜キャパシタを作製した。
【００５８】このようにして得た実施例４および比較例
２の各薄膜キャパシタから透過電子顕微鏡用の試料を作
製し、透過電子顕微鏡観察を行ったところ、実施例４に
おいては下部電極は高度にｃ軸配向した多結晶膜であ
り、またその上部の誘電体薄膜および上部電極も、その
結晶方位を引き継いだ局所エピタキシャル構造の界面を
有する高度な配向膜となっていた。そして、下部電極／
誘電体薄膜界面、ならびに誘電体薄膜／上部電極界面に
おける界面モフォロジーは良好で、最大ラフネスは 1nm
以下であった。
２の各薄膜キャパシタから透過電子顕微鏡用の試料を作
製し、透過電子顕微鏡観察を行ったところ、実施例４に
おいては下部電極は高度にｃ軸配向した多結晶膜であ
り、またその上部の誘電体薄膜および上部電極も、その
結晶方位を引き継いだ局所エピタキシャル構造の界面を
有する高度な配向膜となっていた。そして、下部電極／
誘電体薄膜界面、ならびに誘電体薄膜／上部電極界面に
おける界面モフォロジーは良好で、最大ラフネスは 1nm
以下であった。
【００５９】一方、比較例２では、下部電極は方位がラ
ンダムな多結晶膜であり、また誘電体薄膜および上部電
極は下部電極の方位を引き継いだいわゆる局所エピタキ
シャル構造をもった多結晶膜となっていた。そして、下
部電極／誘電体薄膜界面のモフォロジーが悪く、ラフネ
スは最大20nmに及ぶことが観測された。
ンダムな多結晶膜であり、また誘電体薄膜および上部電
極は下部電極の方位を引き継いだいわゆる局所エピタキ
シャル構造をもった多結晶膜となっていた。そして、下
部電極／誘電体薄膜界面のモフォロジーが悪く、ラフネ
スは最大20nmに及ぶことが観測された。
【００６０】また、実施例４および比較例２の各薄膜キ
ャパシタの電気特性を測定したところ、実施例４の薄膜
キャパシタでは誘電率 490、2.5V印加時のリーク電流密
度1×10-8A/cm2 以下の特性が得られ、またこの薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。これに対して、比較例２においては、260
個の薄膜キャパシタのうち 90%が短絡により測定不可能
で、残りの薄膜キャパシタもリーク電流は2V印加時に 5
×10-7A となり、誘電率も 190と低く、さらにＤＣ 10V
印加で 80%が1000秒以内に破壊する結果となった。
ャパシタの電気特性を測定したところ、実施例４の薄膜
キャパシタでは誘電率 490、2.5V印加時のリーク電流密
度1×10-8A/cm2 以下の特性が得られ、またこの薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。これに対して、比較例２においては、260
個の薄膜キャパシタのうち 90%が短絡により測定不可能
で、残りの薄膜キャパシタもリーク電流は2V印加時に 5
×10-7A となり、誘電率も 190と低く、さらにＤＣ 10V
印加で 80%が1000秒以内に破壊する結果となった。
【００６１】実施例５ 実施例４と同様に、ポリシリコンで作製したプラグまで
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
【００６２】次に、このキャパシタトレンチ内を含めて
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＩｒＯ3 および
Ｓｒ2 ＩｒＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ3 Ｉｒ2 Ｏ7 膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＩｒＯ3 および
Ｓｒ2 ＩｒＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ3 Ｉｒ2 Ｏ7 膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００６３】上記した下部電極上に、同様なＲＦマグネ
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
3 Ｉｒ2 Ｏ7 膜を 100nm堆積して、ＤＲＡＭ用の薄膜キ
ャパシタを作製した。
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
3 Ｉｒ2 Ｏ7 膜を 100nm堆積して、ＤＲＡＭ用の薄膜キ
ャパシタを作製した。
【００６４】このようにして得た実施例５の薄膜キャパ
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００６５】実施例６ 実施例４と同様に、ポリシリコンで作製したプラグまで
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
【００６６】次に、このキャパシタトレンチ内を含めて
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＩｒＯ3 および
Ｓｒ2 ＩｒＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ4 Ｉｒ3 Ｏ10膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＩｒＯ3 および
Ｓｒ2 ＩｒＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ4 Ｉｒ3 Ｏ10膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００６７】上記した下部電極上に、同様なＲＦマグネ
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
4 Ｉｒ3 Ｏ10膜を20nm堆積して、ＤＲＡＭ用の薄膜キャ
パシタを作製した。
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
4 Ｉｒ3 Ｏ10膜を20nm堆積して、ＤＲＡＭ用の薄膜キャ
パシタを作製した。
【００６８】このようにして得た実施例６の薄膜キャパ
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 500、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 500、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００６９】実施例７ まず図５に示したように、ポリシリコンで作製したプラ
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４としてＳｒ2 ＲｈＯ4 膜を20nm堆積し後、
ＣＭＰで表面を平坦化すると共にセル間を分離した。
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４としてＳｒ2 ＲｈＯ4 膜を20nm堆積し後、
ＣＭＰで表面を平坦化すると共にセル間を分離した。
【００７０】上記した下部電極４上に、同様なＲＦマグ
ネトロンスパッタ法で誘電体薄膜５としてＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜を40nm、さらにその上に上部電極６とし
てＳｒ2 ＲｈＯ4 膜を 100nm堆積して、ＤＲＡＭ用の薄
膜キャパシタを作製した。また、本発明との比較例３と
して、下部電極４および上部電極６をＳｒＲｈＯ3 膜で
構成する以外は、上記実施例７と同様にして、ＤＲＡＭ
用の薄膜キャパシタを作製した。
ネトロンスパッタ法で誘電体薄膜５としてＢａ0.2 Ｓｒ
0.8 ＴｉＯ3 膜を40nm、さらにその上に上部電極６とし
てＳｒ2 ＲｈＯ4 膜を 100nm堆積して、ＤＲＡＭ用の薄
膜キャパシタを作製した。また、本発明との比較例３と
して、下部電極４および上部電極６をＳｒＲｈＯ3 膜で
構成する以外は、上記実施例７と同様にして、ＤＲＡＭ
用の薄膜キャパシタを作製した。
【００７１】このようにして得た実施例７および比較例
３の各薄膜キャパシタから透過電子顕微鏡用の試料を作
製し、透過電子顕微鏡観察を行ったところ、実施例７に
おいては下部電極は高度にｃ軸配向した多結晶膜であ
り、またその上部の誘電体薄膜および上部電極も、その
結晶方位を引き継いだ局所エピタキシャル構造の界面を
有する高度な配向膜となっていた。そして、下部電極／
誘電体薄膜界面、ならびに誘電体薄膜／上部電極界面に
おける界面モフォロジーは良好で、最大ラフネスは 1nm
以下であった。
３の各薄膜キャパシタから透過電子顕微鏡用の試料を作
製し、透過電子顕微鏡観察を行ったところ、実施例７に
おいては下部電極は高度にｃ軸配向した多結晶膜であ
り、またその上部の誘電体薄膜および上部電極も、その
結晶方位を引き継いだ局所エピタキシャル構造の界面を
有する高度な配向膜となっていた。そして、下部電極／
誘電体薄膜界面、ならびに誘電体薄膜／上部電極界面に
おける界面モフォロジーは良好で、最大ラフネスは 1nm
以下であった。
【００７２】一方、比較例３では下部電極は方位がラン
ダムな多結晶膜であり、また誘電体薄膜および上部電極
は下部電極の方位を引き継いだいわゆる局所エピタキシ
ャル構造をもった多結晶膜となっていた。そして、下部
電極／誘電体薄膜界面のモフォロジーが悪く、ラフネス
は最大20nmに及ぶことが観測された。
ダムな多結晶膜であり、また誘電体薄膜および上部電極
は下部電極の方位を引き継いだいわゆる局所エピタキシ
ャル構造をもった多結晶膜となっていた。そして、下部
電極／誘電体薄膜界面のモフォロジーが悪く、ラフネス
は最大20nmに及ぶことが観測された。
【００７３】また、実施例７および比較例３の各薄膜キ
ャパシタの電気特性を測定したところ、実施例７の薄膜
キャパシタでは誘電率 490、2.5V印加時のリーク電流密
度1×10-8A/cm2 以下の特性が得られ、またこの薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。これに対して、比較例３においては、260
個の薄膜キャパシタのうち 90%が短絡により測定不可能
で、残りの薄膜キャパシタもリーク電流は2V印加時に 5
×10-7A となり、誘電率も 190と低く、さらにＤＣ10V
印加で 80%が1000秒以内に破壊する結果となった。
ャパシタの電気特性を測定したところ、実施例７の薄膜
キャパシタでは誘電率 490、2.5V印加時のリーク電流密
度1×10-8A/cm2 以下の特性が得られ、またこの薄膜キ
ャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生
しなかった。これに対して、比較例３においては、260
個の薄膜キャパシタのうち 90%が短絡により測定不可能
で、残りの薄膜キャパシタもリーク電流は2V印加時に 5
×10-7A となり、誘電率も 190と低く、さらにＤＣ10V
印加で 80%が1000秒以内に破壊する結果となった。
【００７４】実施例８ 実施例７と同様に、ポリシリコンで作製したプラグまで
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
【００７５】次に、このキャパシタトレンチ内を含めて
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｈＯ3 および
Ｓｒ2 ＲｈＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ3 Ｒｈ2 Ｏ7 膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｈＯ3 および
Ｓｒ2 ＲｈＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ3 Ｒｈ2 Ｏ7 膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００７６】上記した下部電極上に、同様なＲＦマグネ
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
3 Ｒｈ2 Ｏ7 膜を 100nm堆積して、ＤＲＡＭ用の薄膜キ
ャパシタを作製した。
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
3 Ｒｈ2 Ｏ7 膜を 100nm堆積して、ＤＲＡＭ用の薄膜キ
ャパシタを作製した。
【００７７】このようにして得た実施例８の薄膜キャパ
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００７８】実施例９ 実施例７と同様に、ポリシリコンで作製したプラグまで
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
完成しているＳｉ基板上に、プラズマΤＥＯＳで厚さ 1
00nmのＳｉＯ2 絶縁層を形成し、このＳｉＯ2絶縁層に
リソグラフィ工程でキャパシタトレンチを作製した。
【００７９】次に、このキャパシタトレンチ内を含めて
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｈＯ3 および
Ｓｒ2 ＲｈＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ4 Ｒｈ3 Ｏ10膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
ＳｉＯ2 絶縁層上に、ＤＣスパッタ法で中間層として厚
さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜を順に堆
積した。次いで、ターゲットとしてＳｒＲｈＯ3 および
Ｓｒ2 ＲｈＯ4 を用いた多元ＲＦマグネトロンスパッタ
法で、下部電極としてＳｒ4 Ｒｈ3 Ｏ10膜を20nm堆積し
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００８０】上記した下部電極上に、同様なＲＦマグネ
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
4 Ｒｈ3 Ｏ10膜を20nm堆積して、ＤＲＡＭ用の薄膜キャ
パシタを作製した。
トロンスパッタ法で誘電体薄膜としてＢａ0.2 Ｓｒ0.8
ＴｉＯ3 膜を40nm、さらにその上に上部電極としてＳｒ
4 Ｒｈ3 Ｏ10膜を20nm堆積して、ＤＲＡＭ用の薄膜キャ
パシタを作製した。
【００８１】このようにして得た実施例９の薄膜キャパ
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 500、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
シタから透過電子顕微鏡用の試料を作製し、透過電子顕
微鏡観察を行ったところ、下部電極は高度にｃ軸配向し
た多結晶膜であり、その上部の誘電体薄膜および上部電
極も、その結晶方位を引き継いだ局所エピタキシャル構
造の界面を有する高度な配向膜となっていた。そして下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 500、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００８２】実施例１０ まず図５に示したように、ポリシリコンで作製したプラ
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４として、厚さ10nmのＳｒ2 ＲｕＯ4 膜およ
び厚さ10nmのＳｒＲｕＯ3 膜を、この順に積層形成した
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
グ２まで完成しているＳｉ基板１上に、プラズマΤＥＯ
Ｓで厚さ 100nmのＳｉＯ2 絶縁層８を形成し、このＳｉ
Ｏ2 絶縁層８にリソグラフィ工程でキャパシタトレンチ
９を作製した。次に、このキャパシタトレンチ９内を含
めてＳｉＯ2 絶縁層８上に、ＤＣスパッタ法で中間層７
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極４として、厚さ10nmのＳｒ2 ＲｕＯ4 膜およ
び厚さ10nmのＳｒＲｕＯ3 膜を、この順に積層形成した
後、ＣＭＰで表面を平坦化すると共にセル間を分離し
た。
【００８３】上記した積層膜構造の下部電極４上に、同
様なＲＦマグネトロンスパッタ法で誘電体薄膜５として
Ｂａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を40nm、さらにその上に上
部電極６としてＳｒＲｕＯ3 膜を 100nm堆積して、ＤＲ
ＡＭ用の薄膜キャパシタを作製した。
様なＲＦマグネトロンスパッタ法で誘電体薄膜５として
Ｂａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を40nm、さらにその上に上
部電極６としてＳｒＲｕＯ3 膜を 100nm堆積して、ＤＲ
ＡＭ用の薄膜キャパシタを作製した。
【００８４】このようにして得た実施例１０の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極のうちＳｒ2 Ｒｕ
Ｏ4膜は高度にｃ軸配向した多結晶膜であり、その上部
のＳｒＲｕＯ3 膜、ならびに誘電体薄膜および上部電極
も、その結晶方位を引き継いだ局所エピタキシャル構造
の界面を有する高度な配向膜となっていた。そして、下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極のうちＳｒ2 Ｒｕ
Ｏ4膜は高度にｃ軸配向した多結晶膜であり、その上部
のＳｒＲｕＯ3 膜、ならびに誘電体薄膜および上部電極
も、その結晶方位を引き継いだ局所エピタキシャル構造
の界面を有する高度な配向膜となっていた。そして、下
部電極／誘電体薄膜界面、ならびに誘電体薄膜／上部電
極界面における界面モフォロジーは良好で、最大ラフネ
スは 1nm以下であった。また、この薄膜キャパシタの電
気特性を測定したところ、誘電率は 480、2.5V印加時の
リーク電流密度は 1×10-8A/cm2 以下であり、またこの
薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊
は発生しなかった。
【００８５】実施例１１ まず、図４に示したように、ポリシリコンで作製したプ
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４としてＳｒ2 ＲｕＯ4 膜を20
nm堆積した後、エッチングによりセル間を分離した。
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４としてＳｒ2 ＲｕＯ4 膜を20
nm堆積した後、エッチングによりセル間を分離した。
【００８６】次に、上記した下部電極４上に、同様なＲ
Ｆマグネトロンスパッタ法で誘電体薄膜５としてＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜を40nm、さらにその上に上部電
極６としてＳｒ2 ＲｕＯ4 膜を 100nm堆積して、ＦＲＡ
Ｍ用の薄膜キャパシタを作製した。
Ｆマグネトロンスパッタ法で誘電体薄膜５としてＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜を40nm、さらにその上に上部電
極６としてＳｒ2 ＲｕＯ4 膜を 100nm堆積して、ＦＲＡ
Ｍ用の薄膜キャパシタを作製した。
【００８７】また、本発明との比較例４として、下部電
極４および上部電極６をＳｒＲｕＯ3 膜で構成する以外
は、上記実施例１１と同様にして、ＦＲＡＭ用の薄膜キ
ャパシタを作製した。
極４および上部電極６をＳｒＲｕＯ3 膜で構成する以外
は、上記実施例１１と同様にして、ＦＲＡＭ用の薄膜キ
ャパシタを作製した。
【００８８】このようにして得た実施例１１および比較
例４の各薄膜キャパシタから透過電子顕微鏡用の試料を
作製し、透過電子顕微鏡観察を行ったところ、実施例１
１においては下部電極は高度にｃ軸配向した多結晶膜で
あり、またその上部の誘電体薄膜および上部電極はその
結晶方位を引き継いだ、いわゆる局所エピタキシャル構
造を持つ高度な配向膜となっていた。また、この試料の
誘電体薄膜の格子定数を調べたところ、Ｂａ0.5 Ｓｒ
0.5 ＴｉＯ3 膜の基板面に垂直方向の格子定数（以下、
ｃ軸長と呼ぶ）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。
例４の各薄膜キャパシタから透過電子顕微鏡用の試料を
作製し、透過電子顕微鏡観察を行ったところ、実施例１
１においては下部電極は高度にｃ軸配向した多結晶膜で
あり、またその上部の誘電体薄膜および上部電極はその
結晶方位を引き継いだ、いわゆる局所エピタキシャル構
造を持つ高度な配向膜となっていた。また、この試料の
誘電体薄膜の格子定数を調べたところ、Ｂａ0.5 Ｓｒ
0.5 ＴｉＯ3 膜の基板面に垂直方向の格子定数（以下、
ｃ軸長と呼ぶ）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。
【００８９】また、実施例１１および比較例４の各薄膜
キャパシタの電気特性を測定したところ、実施例１１の
薄膜キャパシタでは強誘電性が観測され、残留分極 0.3
5C/m2 、抗電界3.2Vの良好な特性を有していた。これに
対して、比較例４の薄膜キャパシタにおいては、僅かな
強誘電性の発現が見られたものの、ヒステリシスの角型
比が悪く、残留分極も 0.05C/m2 と小さい値しか示さな
かった。
キャパシタの電気特性を測定したところ、実施例１１の
薄膜キャパシタでは強誘電性が観測され、残留分極 0.3
5C/m2 、抗電界3.2Vの良好な特性を有していた。これに
対して、比較例４の薄膜キャパシタにおいては、僅かな
強誘電性の発現が見られたものの、ヒステリシスの角型
比が悪く、残留分極も 0.05C/m2 と小さい値しか示さな
かった。
【００９０】実施例１２ 実施例１１と同様に、ポリシリコンで作製したプラグま
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ3 Ｒｕ2 Ｏ7 膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ3 Ｒｕ2 Ｏ7 膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ3 Ｒｕ2 Ｏ7 膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ3 Ｒｕ2 Ｏ7 膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
【００９１】このようにして得た実施例１２の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.35C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.35C/
m2 、抗電界3.2Vの良好な特性を有していた。
【００９２】実施例１３ 実施例１１と同様に、ポリシリコンで作製したプラグま
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ4 Ｒｕ3 Ｏ10膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ4 Ｒｕ3 Ｏ10膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ4 Ｒｕ3 Ｏ10膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ4 Ｒｕ3 Ｏ10膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
【００９３】このようにして得た実施例１３の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.35C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.35C/
m2 、抗電界3.2Vの良好な特性を有していた。
【００９４】実施例１４ まず、図４に示したように、ポリシリコンで作製したプ
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４としてＳｒ2 ＩｒＯ4 膜を20
nm堆積した後、エッチングによりセル間を分離した。
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４としてＳｒ2 ＩｒＯ4 膜を20
nm堆積した後、エッチングによりセル間を分離した。
【００９５】次に、上記した下部電極４上に、同様なＲ
Ｆマグネトロンスパッタ法で誘電体薄膜５としてＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さらにその上に上部電
極６としてＳｒ2 ＩｒＯ4 膜を 100nm堆積して、ＦＲＡ
Ｍ用の薄膜キャパシタを作製した。
Ｆマグネトロンスパッタ法で誘電体薄膜５としてＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さらにその上に上部電
極６としてＳｒ2 ＩｒＯ4 膜を 100nm堆積して、ＦＲＡ
Ｍ用の薄膜キャパシタを作製した。
【００９６】このようにして得た実施例１４の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.34C/
m2 、抗電界3.1Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.34C/
m2 、抗電界3.1Vの良好な特性を有していた。
【００９７】実施例１５ 実施例１４と同様に、ポリシリコンで作製したプラグま
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ3 Ｉｒ2 Ｏ7 膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ3 Ｉｒ2 Ｏ7 膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ3 Ｉｒ2 Ｏ7 膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ3 Ｉｒ2 Ｏ7 膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
【００９８】このようにして得た実施例１５の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
【００９９】実施例１６ 実施例１４と同様に、ポリシリコンで作製したプラグま
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ4 Ｉｒ3 Ｏ10膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ4 Ｉｒ3 Ｏ10膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ4 Ｉｒ3 Ｏ10膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ4 Ｉｒ3 Ｏ10膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
【０１００】このようにして得た実施例１６の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
【０１０１】実施例１７ まず、図４に示したように、ポリシリコンで作製したプ
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４としてＳｒ2 ＲｈＯ4 膜を20
nm堆積した後、エッチングによりセル間を分離した。
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４としてＳｒ2 ＲｈＯ4 膜を20
nm堆積した後、エッチングによりセル間を分離した。
【０１０２】次に、上記した下部電極４上に、同様なＲ
Ｆマグネトロンスパッタ法で誘電体薄膜５としてＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さらにその上に上部電
極６としてＳｒ2 ＲｈＯ4 膜を 100nm堆積して、ＦＲＡ
Ｍ用の薄膜キャパシタを作製した。
Ｆマグネトロンスパッタ法で誘電体薄膜５としてＢａ
0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さらにその上に上部電
極６としてＳｒ2 ＲｈＯ4 膜を 100nm堆積して、ＦＲＡ
Ｍ用の薄膜キャパシタを作製した。
【０１０３】このようにして得た実施例１７の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.35C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.410nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.35C/
m2 、抗電界3.2Vの良好な特性を有していた。
【０１０４】実施例１８ 実施例１７と同様に、ポリシリコンで作製したプラグま
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ3 Ｒｈ2 Ｏ7 膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ3 Ｒｈ2 Ｏ7 膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ3 Ｒｈ2 Ｏ7 膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ3 Ｒｈ2 Ｏ7 膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
【０１０５】このようにして得た実施例１８の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
【０１０６】実施例１９ 実施例１７と同様に、ポリシリコンで作製したプラグま
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ4 Ｒｈ3 Ｏ10膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ4 Ｒｈ3 Ｏ10膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
で完成しているＳｉ基板上に、ＤＣスパッタ法で中間層
として厚さ10nmのＴｉＡｌＮ膜および厚さ10nmのＰｔ膜
を順に堆積した。次いで、ＲＦマグネトロンスパッタ法
で下部電極としてＳｒ4 Ｒｈ3 Ｏ10膜を20nm堆積した
後、エッチングによりセル間を分離した。次に、上記し
た下部電極上に同様なＲＦマグネトロンスパッタ法で誘
電体薄膜としてＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を50nm、さ
らにその上に上部電極としてＳｒ4 Ｒｈ3 Ｏ10膜を 100
nm堆積して、ＦＲＡＭ用の薄膜キャパシタを作製した。
【０１０７】このようにして得た実施例１９の薄膜キャ
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
パシタから透過電子顕微鏡用の試料を作製し、透過電子
顕微鏡観察を行ったところ、下部電極は高度にｃ軸配向
した多結晶膜であり、またその上部の誘電体薄膜および
上部電極はその結晶方位を引き継いだ、いわゆる局所エ
ピタキシャル構造を持つ高度な配向膜となっていた。ま
た、この試料の誘電体薄膜の格子定数を調べたところ、
Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に垂直方向の格子
定数（ｃ軸長）が 0.412nmと、通常の多結晶膜で得られ
るｃ軸長 0.401nmに比べて大きく伸張していることが判
明した。さらに、この薄膜キャパシタの電気特性を測定
したところ、強誘電性が観測され、残留分極 0.30C/
m2 、抗電界3.2Vの良好な特性を有していた。
【０１０８】実施例２０ まず、図４に示したように、ポリシリコンで作製したプ
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４として、厚さ10nmのＳｒ2 Ｒ
ｕＯ4 膜および厚さ20nmのＳｒＲｕＯ3膜を、この順に
積層形成した後、エッチングによりセル間を分離した。
ラグ２まで完成しているＳｉ基板１上に、ＤＣスパッタ
法で中間層７として厚さ10nmのＴｉＡｌＮ膜および厚さ
10nmのＰｔ膜を順に堆積した。次いで、ＲＦマグネトロ
ンスパッタ法で下部電極４として、厚さ10nmのＳｒ2 Ｒ
ｕＯ4 膜および厚さ20nmのＳｒＲｕＯ3膜を、この順に
積層形成した後、エッチングによりセル間を分離した。
【０１０９】次に、上記した下部電極上に、同様なＲＦ
マグネトロンスパッタ法で誘電体薄膜としてＢａ0.5 Ｓ
ｒ0.5 ＴｉＯ3 膜を50nm、さらにその上に上部電極とし
てＳｒＲｕＯ3 膜を 100nm堆積して、ＦＲＡＭ用の薄膜
キャパシタを作製した。このようにして得た実施例２０
の薄膜キャパシタから透過電子顕微鏡用の試料を作製
し、透過電子顕微鏡観察を行ったところ、下部電極のう
ちＳｒ2 ＲｕＯ4膜は高度にｃ軸配向した多結晶膜であ
り、その上部のＳｒＲｕＯ3 膜ならびに誘電体薄膜、上
部電極はその結晶方位を引き継いだ、いわゆる局所エピ
タキシャル構造を持つ高度な配向膜となっていた。
マグネトロンスパッタ法で誘電体薄膜としてＢａ0.5 Ｓ
ｒ0.5 ＴｉＯ3 膜を50nm、さらにその上に上部電極とし
てＳｒＲｕＯ3 膜を 100nm堆積して、ＦＲＡＭ用の薄膜
キャパシタを作製した。このようにして得た実施例２０
の薄膜キャパシタから透過電子顕微鏡用の試料を作製
し、透過電子顕微鏡観察を行ったところ、下部電極のう
ちＳｒ2 ＲｕＯ4膜は高度にｃ軸配向した多結晶膜であ
り、その上部のＳｒＲｕＯ3 膜ならびに誘電体薄膜、上
部電極はその結晶方位を引き継いだ、いわゆる局所エピ
タキシャル構造を持つ高度な配向膜となっていた。
【０１１０】また、この試料の誘電体薄膜の格子定数を
調べたところ、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に
垂直方向の格子定数（ｃ軸長）が 0.410nmと、通常の多
結晶膜で得られるｃ軸長 0.401nmに比べて大きく伸張し
ていることが判明した。さらに、この薄膜キャパシタの
電気特性を測定したところ、強誘電性が観測され、残留
分極 0.35C/m2 、抗電界3.2Vの良好な特性を有してい
た。
調べたところ、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 膜の基板面に
垂直方向の格子定数（ｃ軸長）が 0.410nmと、通常の多
結晶膜で得られるｃ軸長 0.401nmに比べて大きく伸張し
ていることが判明した。さらに、この薄膜キャパシタの
電気特性を測定したところ、強誘電性が観測され、残留
分極 0.35C/m2 、抗電界3.2Vの良好な特性を有してい
た。
【０１１１】
【発明の効果】以上説明したように、本発明の薄膜誘電
体素子によれば、導電性ペロブスカイト型酸化物の多結
晶膜を用いた下部電極の表面平滑性を大幅に向上させる
ことが可能であるため、電極／誘電体薄膜界面のモフォ
ロジーの悪化を抑えることができる。従って、実際のＬ
ＳＩ回路等への適合を図った上で、リーク電流の増大や
キャパシタショートの発生等を抑制することが可能とな
る。また、ペロブスカイト型酸化物からなる誘電体薄膜
の組成を選択することにより、高度に配向した面内格子
定数のミスマッチに基く歪誘起強誘電性を有効に利用す
ることができる。この場合には、例えば優れた特性を有
するＦＲＡＭ用薄膜誘電体素子を提供することが可能と
なる。
体素子によれば、導電性ペロブスカイト型酸化物の多結
晶膜を用いた下部電極の表面平滑性を大幅に向上させる
ことが可能であるため、電極／誘電体薄膜界面のモフォ
ロジーの悪化を抑えることができる。従って、実際のＬ
ＳＩ回路等への適合を図った上で、リーク電流の増大や
キャパシタショートの発生等を抑制することが可能とな
る。また、ペロブスカイト型酸化物からなる誘電体薄膜
の組成を選択することにより、高度に配向した面内格子
定数のミスマッチに基く歪誘起強誘電性を有効に利用す
ることができる。この場合には、例えば優れた特性を有
するＦＲＡＭ用薄膜誘電体素子を提供することが可能と
なる。
【図１】 本発明の薄膜誘電体素子の一実施形態の構成
を示す断面図である。
を示す断面図である。
【図２】 図１に示す薄膜誘電体素子における下部電極
の他の構成例を示す断面図である。
の他の構成例を示す断面図である。
【図３】 図１に示す薄膜誘電体素子における下部電極
のさらに他の構成例を示す断面図である。
のさらに他の構成例を示す断面図である。
【図４】 図１に示す実施形態の他の構造例を示す断面
図である。
図である。
【図５】 図１に示す実施形態のさらに他の構造例を示
す断面図である。
す断面図である。
１……基板 ２……プラグ ３……薄膜誘電体素子 ４……下部電極 ５……誘電体薄膜 ６……上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792
Claims (3)
- 【請求項１】 基板上に順に積層された下部電極、ペロ
ブスカイト型酸化物からなる誘電体薄膜および上部電極
を具備する薄膜誘電体素子において、 前記下部電極は、Ｒｕ、Ｉｒ、Ｒｈ、Ｃｒ、Ｍｎ、Ｎｉ
およびＣｏから選ばれる少なくとも 1種の遷移金属を含
有する導電性を有する層状ペロブスカイト型酸化物層を
少なくとも有することを特徴とする薄膜誘電体素子。 - 【請求項２】 請求項１記載の薄膜誘電体素子におい
て、 前記層状ペロブスカイト型酸化物は、 一般式：ＡＥn+1 ＴＭn Ｏ3n+1 （式中、ＡＥはＳｒ、ＢａおよびＣａから選ばれる少な
くとも 1種を、ＴＭはＲｕ、ＩｒおよびＲｈから選ばれ
る少なくとも 1種の遷移金属元素を示し、 nは1、 2ま
たは 3である）で実質的に表される組成を有することを
特徴とする薄膜誘電体素子。 - 【請求項３】 請求項１記載の薄膜誘電体素子におい
て、 前記層状ペロブスカイト型酸化物は、Ｓｒ2 ＲｕＯ4 、
Ｓｒ3 Ｒｕ2 Ｏ7 およびＳｒ4 Ｒｕ3 Ｏ10から選ばれる
少なくとも 1種からなることを特徴とする薄膜誘電体素
子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01704797A JP3347010B2 (ja) | 1997-01-30 | 1997-01-30 | 薄膜誘電体素子 |
| US08/923,123 US6060735A (en) | 1996-09-06 | 1997-09-04 | Thin film dielectric device |
| KR1019970046557A KR19980024500A (ko) | 1996-09-06 | 1997-09-05 | 박막 유전체소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01704797A JP3347010B2 (ja) | 1997-01-30 | 1997-01-30 | 薄膜誘電体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214943A true JPH10214943A (ja) | 1998-08-11 |
| JP3347010B2 JP3347010B2 (ja) | 2002-11-20 |
Family
ID=11933089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01704797A Expired - Fee Related JP3347010B2 (ja) | 1996-09-06 | 1997-01-30 | 薄膜誘電体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3347010B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524872A (ja) | 1998-09-03 | 2002-08-06 | マイクロン テクノロジー，インコーポレイティド | 拡散バリアー層及びその製造方法 |
| KR100390837B1 (ko) * | 2000-12-18 | 2003-07-10 | 주식회사 하이닉스반도체 | 캐패시터 제조 방법 |
| JP2011192975A (ja) * | 2004-03-29 | 2011-09-29 | Canon Inc | 誘電体、誘電体の製造方法、圧電体、インクジェットヘッド及びインクジェット記録装置 |
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1997
- 1997-01-30 JP JP01704797A patent/JP3347010B2/ja not_active Expired - Fee Related
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