KR20010062752A - 강유전성 캐패시터 및 반도체 장치 - Google Patents

강유전성 캐패시터 및 반도체 장치 Download PDF

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KR20010062752A
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사노겐야
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니시무로 타이죠
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Abstract

강유전성 캐패시터는, Si 기판; Ir 또는 Rh를 함유하고 상기 Si 기판 상에 에피택셜 성장한 금속막 및 페로브스카이트 결정 구조(perovskite crystal structure)를 갖고 상기 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 하부 전극; 상기 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및 상기 강유전성 박막 상에 형성된 상부 전극을 포함한다. 다른 구조로서, 하부 전극이, 화학식 MSi2(여기서 M는 니켈, 코발트 및 망간으로 이루어진 군으로부터 선택된 적어도 한 종류의 천이 금속임)으로 표현되고 상기 Si 기판 상에 에피택셜 성장한 실리사이드막, Ir 또는 Rh를 함유하고 상기 실리사이드막 상에 에피택셜 성장한 금속막, 및 페로브스카이트 결정 구조를 갖고 상기 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 구조로 형성될 수 있다.

Description

강유전성 캐패시터 및 반도체 장치{FERROELECTRIC CAPACITOR AND SEMICONDUCTOR DEVICE}
본 발명은 강유전성 캐패시터 및 강유전성 캐패시터가 제공된 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 향상된 하부 전극을 갖는 강유전성 캐패시터에 관한 것이다.
최근, 메모리 매체로서 강유전성 박막을 포함한 강유전성 캐패시터를 사용한 메모리 장치(강유전성 메모리)의 개발이 연구되어오고 있으며, 이들 중 어떤 것은 지금 실질적으로 이용되고 있다. 이러한 강유전성 메모리는 강유전성 메모리내에 저장된 정보가 전력 소스가 차단되더라도 사라지지 않으며, 강유전성 박막 두께가 충분히 얇아서 DRAM에 비교될만큼 급속한 기입 및 판독이 구현될 수 있을 때 자연 극성의 반전이 매우 빠르다는 다양한 이점을 갖는 비-휘발성 타입이다. 또한, 1 비트의 메모리 셀이 단일 트랜지스터와 단일 강유전성 캐패시터에 의해 구성될 수 있으며, 강유전성 메모리는 대용량 기억 장치에 적합하다.
잔류 극성 및 낮은 강압 전계 뿐 아니라, 잔류 극성의 최소 온도 의존도를 나타내고, 강유전성 박막이 강유전성 메모리로서의 이용에 적당하도록 하게 하기 위해 오랜 시간 동안 잔류 극성 보유를 보장하는 강유전성 박막이 요구되어진다.
강유전성 박막으로서 사용되어질 물질로는, 납 지르콘산 티탄산염 (lead zirconate titanate)(이후로는 PZT로 부르기로 함)이 본 발명에서 주로 이용된다.이 PZT는 납 지르콘산염과 납 티탄산염의 고용체(solid solution)로, 자발 분극(spontaneous polarization)이 크고, 낮은 자계에서 그 분극을 반전할 수 있을 때의 메모리 매체로서 가장 탁월하다고 생각되는 1:1의 분자비에서, 납 지르콘산염과 납 티탄산염으로 구성된 고용체이다. 또한, 강유전성 위상 및 강유전성 위상의 파라일렉트릭(paraelectric) 위상 간의 전이 온도[큐리 점(Curie point)]는 300도 이상이다. 메모리 매체가 노출되는 온도가 통상의 전자 회로가 일반적으로 동작되는 온도 범위(120 도 이하)내로 억제되는 한, 메모리 매체에 저장된 정보가 열적으로 소멸될 가능성은 희박하다.
그러나, 고품질의 PZT 박막의 형성이 어렵다는 것이 본 기술 분야에 널리 공지되어 있다. 그 첫번째 이유는 PZT의 주요 성분인 납이 500 ℃ 이상의 온도에서 훨씬 증발되기 쉽기 때문에, 그 결과 형성되어질 막의 구성을 정확히 제어하기 어렵게 되기 때문이다. 두번째 이유는 이러한 PZT는 그것이 페로브스카이트(perovskite) 구조의 상태에 있을 때, 이 PZT가 강유전성만을 나타내더라도 파이로클로르(pyrochlore)라 불리는 결정 구조가 페로브스카이트 구조를 갖는 PZT보다 보다 더 형성되기 쉽기 때문이다. 또한, PZT가 실리콘 장치에 도포될 때, PZT의 주성분을 이루는 납이 실리콘으로 확산하는 것을 방지하기가 어렵다.
이와 같은 PZT 이외에, 바륨 티탄산염(BaTiO3, 이하 BTO로 약칭함)도 전형적인 강유전성 재료로서 공지되어 있다. BTO는 PZT와 동일한 페로브스카이트 구조를 가지며 약 120℃의 퀴리 온도를 갖는 것으로 알려져 있다. 또한, Ba는 Pb에 비해 덜 증발하기 때문에, BTO 박막의 형성에서의 성분 제어가 비교적 쉽다. 또한, 페로브스카이트 구조 이외의 다른 구조를 형성할 수 있는 BTO의 결정화도 거의 발생하지 않는다.
이와 같은 BTO의 이점들에도 불구하고, BTO 박막을 이용하는 캐패시터는 강유전성 메모리의 메모리 매체로서 유용한 것으로 크게 연구되어 오지 않았다. BTO 박막의 잔류 극성이 PZT 박막에 비해 낮고 그 크기가 온도에 따라 크게 달라지기 때문이다. 이러한 사실의 주원인은, BTO의 퀴리 온도(120℃)가 비교적 낮기 때문인 것으로 설명할 수 있다. 따라서, 강유전성 메모리가 BTO를 이용하여 제조되는 경우, 강유전성 메모리가 120℃ 이상의 고온에 노출되는 경우 그 강유전성 메모리 내에 저장되어 있던 정보가 소실될 수 있으며, 통상적으로 전자 회로가 노출되는 온도 범위(85℃ 이하)에서도 잔류 극성의 온도 의존도가 비교적 크기 때문에 강유전성 메모리의 동작이 불안정해질 수 있다는 문제점을 갖게 된다. 따라서, BTO로 이루어진 강유전성 박막을 이용하는 박막 캐패시터는 강유전성 메모리의 메모리 매체로 이용하기에는 부적합한 것으로 생각되어 왔다.
한편, 본 발명자들에 의해, 신규한 강유전성 박막으로서, 하부 전극(예를 들어, SrRuO3, 이하 SRO로 약칭함)의 격자 상수에 매우 가깝지만 그보다는 약간 큰 격자 상수를 갖는 유전체 재료(예를 들어, BaxSr1-xTiO3, 이하 BST로 약칭함)가 제안되어 있고, 단결정 기판 상에 강유전성 박막의 애피택셜 성장으로 막을 형성하는 단계에서 위치 부정합의 발생이 거의 없는 성막 방법(즉, RF 마그네트론 스퍼터링 방법)을 채용하는 것이 제안되어 있다. 그 결과, 이러한 애피택셜 성장의 효과로 인해, 격자 상수가 유전체 재료 고유의 격자 상수에 비해 두께 방향(c-축)으로는 연장되고 횡방향(a-축)으로는 수축된 상태를 유지하는 것이 가능해짐이 발견되었다 (일본 특허 2878986, 1999.1.22 등록).
그 결과, 강유전성 본 발명자들에 의해, 강유전성 박막의 퀴리 온도를 고온측으로 변화시킬 수 있고, 실온 영역에서 큰 잔류 극성을 나타내며, 온도가 약 85℃로 상승한 경우에도 충분히 큰 잔류 극성을 유지할 수 있는 강유전성 박막을 실현할 수 있음이 확인되었다.
예를 들어, 본 발명의 발명자들은 실험 [MgO 단결정 기판 또는 SrTiO3단결정 기판이 기판으로서 사용되고, SRO (격자 시스템은 의사-입방정계이며, 이것이 입방정계로 환원될 때 격자 상수는 "a"=0.3930 임)가 하부 전극으로서 사용되고, x=0.30-0.90의 화합물 영역을 갖는 BST가 유전 기판으로서 사용됨]을 통하여, 본질적으로 실내 온도에서는 강유전성을 개발하는 것이 불가능한 것으로 생각되어져 왔던 화합물(x≤0.7)의 영역에서조차도 강유전체가 개발되어질 수 있는 바람직한 강유전성의 특성을 실현하는 것이 가능하다는 것과, 원래부터 실내 온도에서 강유전성을 나타내는 화합물 영역(x>0.7)에 관한한, 본질적으로 실내 온도 이상인 그의 퀴리 온도가 더 상승될 수 있다는 것을 확인하여왔다.
즉, c-축방향 길이가 인공적으로 확장된 BST 강유전성 캐패시터를 이용함으로써, BST의 화학적으로 그리고 열적으로 안정된 처리뿐만 아니라 납을 사용하는PZT와 적어도 필적하는 우수한 강유전성 특성을 실현하는 것이 가능해진다.
그러나, 고집적의 비휘발성 반도체 메모리를 제조하기 위한 상기의 기술을 이용하는데는 여전히 심각한 기술적 어려움이 존재한다. 즉, 메모리의 집적을 더 증진시키기를 소망한다면, 에피택셜 도전막(하부 전극)이 트랜지스터의 소스/드레인 전극 상에 직접적으로 또는 단결정의 Si 플러그 상에 직접적으로 형성되도록 하기 위하여 필요하며, 두 막의 격자들이 실질적으로 서로 정렬되면서, 에피택셜 강유전성 박막을 에피택셜 도전막 상에 형성하는 것이 후속된다. 그러나, 그의 하부 전극(단일 층 또는 다중 층)이 다음의 사항을 만족시키도록 요구된다.
(a) 모든 층들은 전기적으로 도전성일 필요가 있다.
(b) Si-콘택층은 Si(100) 평면상에 에피택셜 성장하는 것이 요구되고, 강유전체 기판과 접촉하고 있는 하부 전극은 0.4nm의 격자 상수를 가지질 필요가 있다.
(c) 강유전성 층을 성장시키는 경우에, 하부 Si 층의 산화에 기인한 절연성 실리콘 산화막의 형성은 방지되어야만 한다.
(d) 하부 전극 상에 강유전성 캐패시터의 막을 증착한 후에 서브마이크론 레벨(submicron level)로 미세 패턴화하는 경우에, 막을 형성하는 중에 강유전층에 전해지는 스트레인(strain)이 완화되는 것은 방지되어야만하고, 따라서 강유전체가 악하되는 것이 방지되어야만 한다.
(e) 강유전성 캐패시터에 제공된 강유전체 메모리가 그의 제조 후에 동작될 때조차도, 메모리가 기록/판독의 반복에 기인한 임의의 피로(fatigue) 열화를 겪는 것은 방지되어야만 한다.
하부막이 단층막으로 형성되면 상기 조건 모두를 충족시키기가 곤란한 것으로 여겨지므로, 본 발명자들은 다층막 구조를 갖는 도전막의 사용에 주목하였다. 예를 들어, 강유전성 캐패시터를 피로 파손에 견딜 수 있도록 하기 위해서는, 기입/판독의 경우에 발생될 큰 전계의 효과에 의해 강유전층의 표면에 도입되어지는 산소 공백 결함을 방지시킬 수 있는 구조, 보다 상세히 설명하자면, 강유전층이 산화물 도전 전극과 접촉하는 구조를 형성할 필요가 있다. 그러나, Si 기판의 표면이 산화물과 접촉하게 되면, Si 기판의 표면은 후속 단계에서 불가피하게 산화되어진다. 그러므로, 하부 전극은 비-산화물층/산화물층을 포함하는 적어도 2층 구조로 형성될 필요가 있다.
이러한 하부 전극의 일례로서, 본 발명자들은 (Ti, Al) N층/Pt층/SRO층으로 이루어진 3층 도전막을 개발한 후, 이 3층 도전막 상에 왜곡된 에피택셜 BTO 강유전성막을 증착시킴으로써 이 고체막에서 우수한 강유전성을 확인하였다(IEEE Electric device Letters, Vol. 18, No. 11, p. 529, 1997).
그러나, 이러한 구조를 갖는 강유전성 캐패시터를 20㎚ 사각형의 캐패시터 어레이로 미세하게 패터닝한 후에 그 강유전성을 측정한 바, 충분한 강유전성을 얻을 수 없었다. 더욱이, 캐패시터의 격자 상수를 x-선 회절 방식으로 측정하여 그 결과를 검토한 바, 미세 패터닝에 의해 BTO 강유전성 박막 내로 도입되는 스트레인이 BTO 결정의 c-축 값의 감소로 인해 경감된 것을 발견하였다. 또한, 상기 구조를 갖는 도전막은 강유전성 박막의 막형성 조건이 약간 변화함으로 인해 (Ti, Al) N층/Pt층의 계면에서 팽창 또는 박리 현상이 보다 일어나기 쉬운 형상으로 되어 있어, Pt층으로의 산소의 확산에 대한 배리어 특성이 불충하게 되었다.
종래 기술 어디에도 상기한 5개 조건 (a) 내지 (e)를 충족시킬 수 있는 도전막에 대해서는 개시되어 있지 않다.
상술한 바와 같이, Si 기판 상에 직접 형성된 강유전성 캐패시터, 특히 강유전성이 에피택셜 효과에 의해 강화되어지는 강유전성 캐패시터에 따르면, 집적도가 높은 비휘발성 메모리에 이러한 강유전성 캐패시터를 사용할 때 제기되는 것으로 예기되는 상술한 문제점 (a) 내지 (e)를 극복하기가 곤란하다.
따라서, 본 발명의 목적은 유전 특성 및 신뢰성이 우수한 강유전성 캐패시터를 제공하는 데 있다.
본 발명의 다른 목적은 유전 특성 및 신뢰성이 우수한 강유전성 캐패시터를 구비한 반도체 메모리 장치를 제공하는 데 있다.
본 발명에 따르면, Si 기판; Ir 또는 Rh를 함유하고 Si 기판 상에서 에피택셜 성장한 금속막 및 페로브스카이트 결정 구조를 가지며 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 하부 전극; 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및 강유전성 박막 상에 형성된 상부 전극을 포함하는 강유전성 캐패시터가 제공된다.
또한, 본 발명에 따르면, Si 기판; 화학식이 MSi2(여기서, M은 니켈, 코발트 및 망간으로 이루어진 군으로부터 선택된 적어도 한 종류의 천이 금속임)로 표현되며 Si 기판 상에 에피택셜 성장한 실리사이드 막, Ir 또는 Rh를 함유하고 실리사이드 막 상에 에피택셜 성장한 금속막 및 페로브스카이트 결정 구조를 가지며 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 하부 전극; 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및 강유전성 박막 상에 형성된 상부 전극을 포함하는 강유전성 캐패시터가 제공된다.
추가로, 본 발명에 따르면, Si 기판; Si 기판 상에 형성된 MOS형 트랜지스터; 및 Si 기판 상에 형성되고 MOS형 트랜지스터와 접속된 강유전성 캐패시터를 포함하며, 상기 강유전성 캐패시터는 Ir 또는 Rh를 함유하고 Si 막 상에 에피택셜 성장한 금속막 및 페로브스카이트 결정 구조를 가지며 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 하부 전극; 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및 강유전성 박막 상에 형성된 상부 전극을 포함하는 반도체 장치가 제공된다.
본 발명의 추가적 목적 및 이점은 후술되는 설명에 기술되어 있으며 이러한 설명으로부터 부분적으로 분명해지거나 본 발명의 실시에 의해 알 수도 있다. 본 발명의 목적 및 이점은 후술되는 장치 및 조합을 사용하여 실현되고 얻어질 수 있다.
도 1은 비교예에 따른 에피택셜 캐패시터의 소자 구조를 나타내는 단면도.
도 2는 비교예, 실시예 1 및 실시예 2에 따른 에피택셜 캐패시터에서 BTO 강유전성 박막의 c-축 길이의 치수 종속성을 나타내는 그래프.
도 3은 실시예 1에 따른 에피택셜 캐패시터의 소자 구조를 나타내는 단면도.
도 4는 실시예 2에 따른 에피택셜 캐패시터의 소자 구조를 나타내는 단면도.
도 5는 실시예 3에 따른 에픽텍셜 캐패시터의 소자 구조를 나타내는 단면도.
도 6a 내지 6d는 본 발명의 실시예 4에 따른 FRAM 메모리 셀의 제조 단계를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
31 : Si 기판
32 : 하부 전극
33 : 장벽층
38 : Ir 층
35 : SRO 층
36 : BTO 강유전 박막
37 : SRO 상부 전극
본 발명의 강유전성 캐패시터는 다음과 같은 제1, 제2, 제3 및 제4 특징에 의해 설명될 수 있다.
제1 특징에 따르면, 강유전성 캐패시터는 Si 기판의 표면 상에 하부 전극을통해 에피택셜 성장한 페로브스카이트형 강유전성 박막, 및 상기 강유전성 박막 상에 형성된 상부 전극으로 구성되며, 하부 전극이 Si 기판 상에 형성된 Ir 또는 Rh를 함유한 금속막 및 상기 금속막 상에 형성된 페로브스카이트 결정 구조의 도전성 산화막을 포함하는 2층 에피택셜 막으로 구성된 것을 특징으로 한다.
제2 특징에 따르면, 강유전성 캐패시터는 Si 기판의 표면 상에 하부 전극을 통해 에피택셜 성장된 페로브스카이트형 강유전성 박막, 및 상기 강유전성 박막 상에 형성된 상부 전극으로 구성되며, 하부 전극이 Si 기판 상에 형성된 질화막, 상기 질화막 상에 형성된 Ir 또는 Rh를 함유한 금속막 및 상기 금속막 상에 형성된 페로브스카이트 결정 구조의 도전성 산화막을 포함하는 3층 에피택셜 막으로 구성된 것을 특징으로 한다.
제3 특징에 따르면, 강유전성 캐패시터는 Si 기판의 표면 상에 하부 전극을 통해 에피택셜 성장한 페로브스카이트형 강유전성 박막, 및 상기 강유전성 박막 상에 형성된 상부 전극으로 구성되며, 하부 전극이 Si 기판 상에 형성된 화학식 MSi2(M은 니켈, 코발트 및 망간으로 이루어진 군에서 선택된 적어도 한 종류의 천이 금속임)으로 표현되는 실리사이드막, 상기 실리사이드 막 상에 형성된 질화막, 상기 질화막 상에 형성된 Ir 또는 Rh를 함유한 금속막 및 상기 금속막 상에 형성된 페로브스카이트 결정 구조의 도전성 산화막을 포함하는 4층 에피택셜 막으로 구성된 것을 특징으로 한다.
제4 특징에 따르면, 강유전성 캐패시터는 Si 기판의 표면 상에 하부 전극을통해 에피택셜 성장된 페로브스카이트형 강유전성 박막, 및 상기 강유전성 박막 상에 형성된 상부 전극으로 구성되며, 하부 전극이 Si 기판 상에 형성된 화학식 MSi2(M은 니켈, 코발트 및 망간으로 이루어진 군에서 선택된 적어도 한 종류의 천이 금속임)으로 표현되는 실리사이드막, 상기 실리사이드 막 상에 형성된 Ir 또는 Rh를 함유한 금속막 및 상기 금속막 상에 형성된 페로브스카이트 결정 구조의 도전성 산화막을 포함하는 3층 에피택셜 막으로 구성된 것을 특징으로 한다.
더욱이, 다음과 같은 바람직한 특징이 있다.
(1) 강유전성 박막은 에피택셜 성장 후의 c-축의 길이(Ce), 및 상기 c-축의 길이(Ce)에 대응하고 에피택셜 성장 이전의 정방정계(tetragonal system)에 고유한 c-축의 또는 입방정계(cubic system)에 고유한 a-축의 길이(Co)가 다음의 식을 만족시킨다:
Ce/Co ≥ 1.02
(2) 질화막은 TiN, 또는 Ti의 일부가 Al, V, Mo, Nb 및 Ta로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 치환된 치환형 TiN으로 형성된다.
(3) Ir을 함유하는 금속막은 Ir의 일부가 Re, Ru, Os, Pt, Pd 및 Rh로 구성된 그룹에서 선택된 적어도 한 종류의 금속으로 치환된 fcc 구조를 갖는 합금으로 형성된다.
(4) Rh를 포함하는 금속막은 Rh의 일부가 Re, Ru, Os, Pt 및 Ir로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 치환된 fcc 구조를 가진 합금으로 형성된다.
(5) 페로브스카이트형 도전성 산화막은 일반식 ABO3-δ(δ는 0≤δ＜1)로 표시되는 산화물로 형성되는데, 여기서 A는 알카리 토금속, 희토류 금속 및 공격자점(vacancy) 결함으로 이루어진 군에서 선택된 적어도 한 종류이며, B는 천이 금속이다.
(6) 강유전성 박막은 화학식 ABO3로 표시되는 페로브스카이트 결정 구조로 형성되는데, 여기서 A는 Ba, Sr 및 Ca로 이루어진 군에서 선택된 적어도 한 종류이며, B는 Ti, Zr, Hf 및 Sn으로 이루어진 군에서 선택된 적어도 한 종류이다.
(7) 하부 전극 및 강유전성 박막은 Si(100) 기판 상에 에피택셜 성장된다.
(8) 하부 전극을 구성하는 각 박막의 막 두께는 도전성 산화막이 10 내지 50 nm의 두께를 갖고, 금속막이 10 내지 50 nm의 두께를 가지며, 질화막이 5 내지 30 nm의 두께를 갖고 실리사이드(MSi2) 막이 5 내지 30 nm의 두께를 갖도록 정해진다.
본 발명에 따른 강유전성 캐패시터는 에피택셜 성장 동안에 발생하는 스트레인이 이용되는 강유전성 박막을 이용하는 캐패시터가 우수한 막질로 Si 기판 상에 형성되고, 마이크론 레벨에서의 막의 미세 패터닝 후에도 스트레인을 완화시키지 않고 우수한 강유전성을 유지할 수 있는 점을 특징으로 한다.
또한, 본 발명에서 사용되는 하부 전극은 Si 기판과 같은 하부층과의 접착성이 우수하기 때문에 Si 기판으로부터 거의 박리되지 않는 매우 신뢰성 있는 강유전성 캐패시터를 얻을 수 있다.
또한, Si 기판 상에 고밀도로 본 발명의 강유전성 캐패시터 및 트랜지스터를 집적화하여 형성함으로써 초고집적성 및 고신뢰성을 갖는 강유전체 메모리를 제조할 수 있다.
그 다음, 본 발명의 실시예의 설명에 앞서 본 발명의 기본 원리를 설명한다.
전술한 목적에 달성하기 위하여, 본 발명자는 도전막의 다양한 조합에 대해 연구하였다. 그 결과, 전술한 제1 특징에서 설명한 바와 같이 캐패시터가 2층 도전체 구조를 갖는 것이 필요하다는 것을 발견하였다.
이하, 본 발명의 제1 특징에 따른 강유전성 캐패시터를 상세히 설명한다.
먼저, 강유전성 물질과 접촉하는 전극에 대해 설명한다. 유전층으로서 페로브스카이트 산화물 강유전성 물질이 사용되는 캐패시터의 경우, 동작 전압이 반복적으로 인가될 때, 산소 공격자점 결함이 강유전체 물질 내에 형성되어 캐패시터의 강유전성을 저하시키게 된다. 따라서, 이러한 강유전성의 저하를 방지하기 위해서는 전극으로서 산화물 전극을 사용해야 한다. 산화물 전극 중에서 페로브스카이트 도전성 산화물로 구성되고 강유전성 물질과 동일한 결정 구조를 갖는 전극이 사용되어야 한다.
전술한 페로브스카이트 도전성 산화물로서 Nb 또는 La가 도핑된 (Ba, Sr, Ca)RuO3, (Ba, Sr, Ca)MoO3, 또는 (Ba, Sr, Ca)TiO3가 통상적으로 사용될 수 있다. 특히, 강유전체 결정의 격자 상수보다 약간 작은 격자 상수를 가진 페로브스카이트 도전성 산화물(전극)이 선택되어야 하며, 강유전성 물질 및 전극은 에피택셜 성장이 가능하여 강유전성 재료의 격자가 막 표면에 수직한 방향으로 왜곡됨으로써 강유전성을 인공적으로 향상시키는 것이 가능하게 된다(전술한 일본특허출원 제2878986호 참조). 이 경우의 스트레인의 양은 2% 이상인 것이 바람직하다. 이러한 도전성 막들의 조합의 일례는 SrTiO3전극과 BST 유전성 물질의 조합이다.
이 경우의 문제는 Si, 실리사이드 또는 질화물로 형성된 배리어 층의 표면과 산화물 전극을 접속시키는 방법이다. 즉, 미세 패터닝을 통해 배리어 층 상에 형성된 유전체 박막의 스트레인을 완화시키지 않고, 또한 하부 배리어 층을 산화시키지 않고 Pt 중간층이 사용되는 경우에서와 같이 우수한 결정성을 가진 산화물 전극을 에픽텍셜 성장시키는 것이 바람직하다.
가장 간단한 방법은 배리어 층의 표면에 직접 산화물 전극을 형성하는 방법이다. 본 발명자의 실험과 이론을 통한 반복적인 연구 결과, 가장 우수한 산화 저항을 나타내는 배리어 층으로서 (Ti, Al)N을 사용하는 경우, 또한 열역학적으로 안정적인 Nb 도핑된 SrTiO3전극을 산화물 전극으로 사용하는 경우, 배리어 층과 산화물 전극을 에피택셜 성장시킬 수 있다는 것을 발견하였다. 그러나, 현미경을 통한 막 단면의 관찰을 통해, 또는 강유전성 캐패시터의 막 형성 후의 강유전성 캐패시터의 전기적 성질의 평가를 통해, 에피택셜 성장이 인정되어도 산화물 전극 또는 산화물 유전체를 성장시키는 후속 단계 동안에 (Ti, Al)N 배리어 층의 인터페이스가 산화되어 Ti 및 Al의 산화물이 생성되고, 따라서 높은 전기 저항층이 형성된다는 것도 발견하였다.
따라서, 배리어 층과 산화물 층 사이에 산화 방지 배리어로서 작용하는 금속층을 삽입하여야 한다. 전술한 방법(IEEE Electric Device Letters, vol. 18, No.11, p. 529, 1997)에서는 금속층으로서 Pt가 사용되었다. 그러나, 캐패시터 및 도전층에 마이크론 레벨의 미세 패터닝이 행해질 때, Pt 층은 캐패시터에 가해지는 스트레스로인해 인공 변형되고, 이에 의해 캐패시터에 인가되는 스트레스가 완화되는 문제가 발생한다.
이러한 환경 하에서 본 발명자는 Pt를 대체할 금속을 찾기 위하여 방대한 연구를 행하였다. 그 결과, Ir 또는 Rh를 함유하고 fcc 구조를 갖는 합금이 다음과 같은 이유로 위의 경우에 사용하기 가장 적합하다는 것을 알게 되었다.
(i) Ir 및 Rh는 거의 산화되지 않는 안정적인 귀금속이다.
(ii) Ir 및 Rh가 산화되어도 그 산화물은 전기적으로 도전성을 갖는다.
(iii) Ir의 비커스 경도(Vickers hardness)는 200 내지 650이고, Rh의 비커스 경도는 120 내지 300이다. 즉, 40 내지 100의 비커스 경도를 가진, 즉 상대적으로 부드러운 Pt와 달리, Ir 및 Rh는 매우 단단하고 거의 변형되지 않아, 마이크론 레벨의 미세 패터닝이 행해지는 경우에도 인공 변형에 의한 스트레스의 완화가 거의 발생하지 않는다.
(iv) Ir 및 Rh는 입방정계이다. Ir의 격자 상수는 0.3839 nm이고, Rh의 격자 상수는 0.3803 nm이며, 이는 TiN의 격자 상수 0.421 nm 및 페로브스카이트 산화물 전극의 격자 상수 0.39 nm에 가깝다. 또한, Ir 및 Rh는 에픽텍셜 성장이 가능하다.
이 경우, Ir 또는 Rh의 일부가 Re, Ru, Os, Pt, Pd, Rh 및 Ir로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 치환될 수 있다. Ir 또는 Rh의 일부가 전술한 금속 또는 금속들로 치환되는 경우, 결과적인 합금의 경도는 고용체 경화라고 하는 현상으로 인해 더 증가될 수 있어, 합금은 변형이 더 어려워진다.
이러한 치환 금속이 산화될 때, 결과적인 산화물도 전기적으로 도전성이다. 그러나, 치환 금속의 결정 구조는 fcc이어야 하므로, 치환도는 약 20% 이하인 것이 바람직하다.
상술한 바와 같이, Ir 또는 Rh를 함유하는 합금 및 페로브스카이트형 산화물 전극의 연속적인 에피택셜 성장을 통해 형성되는 2층 구조의 하부 전극이 사용될 때에만 상술한 사양 (a) 내지 (e) 모두를 만족시켜 반도체 메모리로서 최적인 에피택셜 강유전성 캐패시터를 제조하는 것이 가능하게 된다.
그런데, 본 발명의 제1 특징이 스트레인이 가해진 에피택셜 강유전성 캐패시터와 관련하여 주로 설명되었지만, 본 발명은 스트레인이 가해진 에피택셜 강유전성 캐패시터에만 유효한 것으로 간주되어서는 안된다. 사실상, 본 발명은 모든 에피택셜 캐패시터는 물론 모든 다결정 캐패시터에도 적용 가능하다.
그 다음, 본 발명자는 상술한 제1 특징에서 사용되는 Ir 또는 Rh 금속층 및 산화물 도전층으로 구성된 2층 구조는 물론 상기 2층 구조와 Si 기판 사이에 삽입되는 도전성 배리어에 대해서도 광범위하게 연구하였다. 그 결과, 상술한 제2 내지 제4 특징에 따른 구조가 유용하다는 것을 알아냈다.
본 발명의 제2 특징에서는 상술한 바와 같이 Si 기판과 접촉하고 Si와 금속간의 상호확산(interdiffusion)에 대한 배리어 효과를 가진 도전층으로서 질화물이 최적이다. 특히, TiN은 Si(100) 평면 상에 에피택셜 성장이 가능하고 질화물 중에서 산화 저항(oxidation resistance)이 가장 우수하기 때문에 사용에 적합하다. 또한, Ti의 일부가 Al, V, Mo, Nb 및 Ta로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 치환되는 경우, 결과적인 질화물의 산화 저항은 더 개선될 수 있으며, 동시에 Si 기판과의 매칭이 개선되어, 질화물의 결정성이 개선된다. 치환도는 치환물이 TiN과의 고용체를 형성할 수 있고 질화물의 결정성이 저하되지 않는 범위, 즉 바람직하게는 최대 20% 안에서 선택되어야 한다.
본 발명의 제3 특징은 본 발명의 주된 목적인 Si 기판상에 우수한 유전체 특성을 나타내는 페로프스카이트 에피택셜 커패시터의 제조를 목적으로 높은 막 품질을 갖는 에피택셜 도전층을 Si 기판상에 제1 층으로서 어떻게 형성하느냐의 문제를 해결하는 데 그 목적이 있다. 따라서, 이러한 제3 특징은 Si(100) 평면의 격자 상수와 실질적으로 같은 격자 상수를 갖는 실리사이드 층이 먼저 에피택셜 성장된 다음에 실리사이드층의 격자 상수와 다른 격자 상수를 갖는 질화물이 에피택셜 성장되는데 특징이 있다.
반도체를 구성하는 Si는 본딩 방향성 및 기판의 표면상에 댕글링 본드(dangling bond)라는 결합손을 가지기 때문에, Si의 인터페이스는 격자 정합에 아주 민감하다. 그러므로, Si의 격자 상수와 양호하게 정렬되지 않는 격자 상수를 갖는 물질이 Si 기판상에 형성될 때는, 에피택셜 성장이 가능하다 할지라도 우수한 결정도를 나타내는 막을 형성시키기가 어렵다. Si의 결합손 중 몇몇은 격자의 부정합의 정도에 따라 불필요하게 될 수도 있기 때문에, 인터페이스에서 대량의 에너지 전위가 발생하고 그에 따라 에피택셜 층의 결정도에 변형을 주게 된다.
예를 들어, TiN(격자 상수: 0.423nm)의 에피택셜 막이 Si 기판상에 형성되는 경우, 에피택셜 막과 Si 기판 사이의 인터페이스에서 Si의 3개의 격자마다 거의 하나씩의 전위 비율로 전위가 관측될 수 있으며, 따라서 에피택셜 성장이 스퍼터링법 또는 레이저 용융 증착법에 의해 최적의 조건에서 수행되더라도 결정도의 변형을 나타내는 특성 중 하나인 XRD 측정에서 로킹 커브(rocking curve)의 1/2 폭을 1°이하로 한정하기가 아주 어렵다.
반면에, 금속 실리사이드 중 몇몇은 Si의 격자 상수와 거의 같은 격자 상수를 가지며, 고품질의 에피택셜 막을 형성할 수 있다는 것은 잘 알려진 사실이다. 이하의 표 1은 에피택셜 막을 형성할 수 있는 실리사이드의 몇가지 일례를 나타낸 것이다.
Si 기판의 배향 실리사이드 구조 부정합(%) 용융점(℃)
(100) NiSi2 입방정계(CaF2) 0.4 993
CoSi2 입방정계(CaF2) 1.2 1326
MnSi2 정방정계 1.5 1150
이들 실리사이드를 사용함으로써, Si 기판상에 아주 평탄한 에피택셜 막을 제조하는 것이 가능하게 되었으며, 이 에픽택셜 막은 막 품질이 아주 우수하며, 로킹 커브의 하프 폭이 0.1°이하이다.
막 품질이 우수한 에피택셜 막이 이와 같은 방법으로 Si 기판상에 형성될 수 있기만 하면, 그 위에 우수한 막 품질을 유지하면서 다른 격자 상수를 갖는 여타의에피택셜 금속 막을 형성하는 것이 가능하게 된다. 그 이유는 금속 본딩의 경우에는 본딩의 방향성이 없고, 또한 전자적 관점에서 보아 인터페이스가 반도체에서보다 훨씬 더 평탄하기 때문에, 인터페이스 전위 에너지가 아주 작기 때문이다. 따라서, 반도체와 금속간의 본딩과 비교하여, 금속과 금속간의 본딩의 경우에는 격자 상수의 부정합이 있을지라도 막 품질이 아주 우수한 에피택셜 막을 형성할 수 있게 된다. 산화물 계열 에피택셜 캐패시터를 형성하는 경우 실리사이드 층상에 에피택셜 성장될 수 있고 산화 분위기에 내성을 갖는 물질의 경우, TiN과 같은 질화물을 사용하는 것이 가능하다.
Si/에피택셜 질화물 막 구조를 사용하는 대신에 Si/에피택셜 실리사이드/에피택셜 질화물 막 구조를 사용하는 다른 이점은 Si와 실리사이드 간의 쇼트키 배리어(Schottky barrier)의 높이가 더 작아진다는 사실에 기인하여 Si 기판으로부터의 접촉 저항은 극도로 최소화될 수 있다.
그런데, 에피택셜 실리사이드 막 형성을 위한 방법에 관해서, 몇가지 방법이 알려져 있다. Si(100)/CoSi2를 형성하기 위해 가장 적합한 막 형성 방법에 대하여, Co만 또는 Co 및 Si 모두가 예를 들면 작은 막 형성 비율로 반응이 진행할 정도로 약 500℃의 온도로 가열된 Si 기판에 열 기상 증착, 또는 레이저 애빌레이션(ablation) 증착, 스퍼터링에 의해 공급되고, 그 결과 에피택셜 실리사이드 막을 형성하는 것이 바람직하다. 게다가, Si(100)/NiSi2를 형성하기 위해 가장 적합한 막 형성 방법에 관해서, Ni 및 Si가 상온에서 Si 기판 상에 열 기상 증착, 또는 레이저 기상 증착, 스퍼터링에 의해 수 나노미터로 증착된 다음, 반응이 진행하도록 기판을 가열하고, 그 결과 에피택셜 실리사이드 막 형성하는 방법을 사용하는 것이 바람직하다.
본 발명의 제4 특징은 Si(100) 평면의 것과 거의 똑같은 격자 상수를 가지는 실리사이드 막이 먼저 에피택셜 성장된 다음 제1 특징에 따라 Ir 또는 Rh를 포함하는 금속층이 직접 실리사이드 막 상에 에피택셜 성장된다. NiSi2와 CoSi2값 및 Ir와 Rh 값 사이의 격자 상수에 있어서는 약 30%의 차이가 있다. 그러나, 다음 표 2에서 보여지는 것과 같이, NiSi2및 CoSi2의 격자 상수에 1/√2 이 곱해질때, Ir 및 Rh의 격자 상수와 동일하게 만들어질 수 있다. 즉, Ir 또는 Rh의 격자가 45°각도로 동일 평면에서 회전될때, 그것들의 격자는 NiSi2(001)//Ir(001) 또는 NiSi2<110>//Ir<100>의 배향 관계에 의해 표현되는 것과 같이 서로 일치될 수 있다.
결정 구조 격자상수(nm) 격자상수/√2
NiSi2 입방정계(CaF2) 0.541 0.383
CoSi2 입방정계(CaF2) 0.538 0.380
Ir 정방정계(fcc) 0.384
Rh 정방정계(fcc) 0.380
위에서 설명된 바와 같이, Ni 또는 Co 실리사이드의 사용을 통해, Si에 관해 1:1의 격자 관계를 가지고 그것들을 에피택셜 성장시키는 것이 가능하다. 게다가, 증착될 Ir 및 Rh에 관해, Si 기판상에 매우 편평한 에피택셜 막을 적층할 수 있을 정도로 그것들은 √2:1의 격자 관계를 가지고 에피택셜 성장될 수 있는 반면에, 예를 들면, 로킹 커브의 1/2 폭에서 0.1°또는 그보다 더 적을 경우 막 질에 있어 높은 우수성을 보장한다.
그러나, 실리사이드 막의 산화 저항이 그렇게 높지 않기 때문에, 캐패시터를 구성하는 상부 및 하부전극 및 유전체막 모두는 가급적이면 가능한 한 낮은 온도에서 유지되는 기판 온도를 갖는 무산소 Ar 분위기에서 수행될 것이다.
무산소 분위기에서 막내로 형성될 수 있는 도전성 페로브스 카이트(perovskite) 전극에 관해서, Nb 또는 La에 의해 부분적으로 대체되는 SrTiO3로 구성된 산화물 전극이 사용될 수 있다.
제1 내지 제4 특징에서 사용될 페로브스카이트 구조의 유전체 물질에 관해서, A는 주로 Ba로 구성되고, Ba 부분은 Sr 및 Ca로부터 선택된 적어도 한 종류의 원소에 의해 대체되는 ABO3로 표현되는 화학식을 사용하는 것이 가능하다. 또한, B는 Ti, Sn, Zr, Hf, 그것들의 고용체 중에서 선택될 수 있다. 대안으로서, B는 Mg1/3, Ta2/3, Nb2/3, Zn1/3, Nb2/3, Zn2/3및 Ta2/3또는 그 고용체 같은 복합 산화물 중에서 선택될 수 있다.
본 발명의 제1 내지 제4 특징에 채용될 페로브스카이트형(perovskite type) 도전성 산화물을 위한 재료에 대하여, 스트론튬 루테늄염(strontium ruthenate), 스트론튬 몰리브덴염(strontium molybdate), 니오븀(niobium) 또는 란탄으로 부분적으로 치환되는 치환 스트론튬 티탄산염(strontium titanate)을 채용하는 것이 가능하다.
다음으로, 본 발명의 실시예 및 비교 실시예들이 도면을 참조로 하여 설명될 것이다.
<비교 실시예>
도 1은 비교 실시예를 나타내는 에피택셜 캐패시터의 장치 구조를 도시하는 단면도이다.
도 1을 참조하면, (Ti0.9Al0.1)N 장벽층(13)(입방 정계: 격자 상수 0.423 ㎚), Pt 층(14)(입방 정계: 격자 상수 0.392 ㎚), 및 SRO 층(15)[의사-입방 정계(pseudo-cubic system): 격자 상수 0.391 ㎚]이 600℃의 온도에서 RF 마그네트론 스퍼터링 방법에 의해 상기 언급된 순서로 Si(100) 기판(격자 상수 0.543 ㎚)의 표면 상에 에피택셜 성장되었고, 이에 의해 하부 전극(12)을 형성한다. 이에 따라, 상술한 것과 동일한 조건 하에서, BTO 강유전성 박막(16)(정방 정계: a-축 격자 상수 0.399 ㎚; c-축 격자 상수 0.403 ㎚) 및 SRO 상부 전극(17)이 에피택셜 성장된다.
그런데, (Ti, Al)N의 에피택셜 성장은 Ar/N2분위기에서 Ti/Al 합금 타깃을 사용하여 수행된다. Pt의 에피택셜 성장은 Ar 분위기에서 Pt 타깃을 사용하여 수행된다. SRO 및 BTO 양자의 에피택셜 성장은 각각 Ar/O2분위기에서(Ar:O2= 4:1) 산화물 타깃을 사용하여 수행된다.
X-선 회절을 사용하여, 이들 (Ti, Al)N층(13), Pt 층(14), SRO 층(15) 및 BTO 층(16)이 모두 기판의 표면에 대하여 (001) 배향으로 에피택셜 성장되었다는것이 확인되었다. BTO(16)의 c-축의 길이는 0.427 ㎚인데 이것은 벌크 BTO 결정 (bulk BTO crystal)의 c-축의 길이보다 6% 정도 더 길다. 또한, 그렇게 성장된 각 층의 (002) 피크의 로킹 커브를 측정함으로써 1/2 폭이 측정되는 경우, (Ti, Al)N(13)의 경우에 있어서의 1/2 폭은 1.2°이고, Pt 층(14)의 경우에 있어서의 1/2 폭은 1.0°이고, SRO 층(15)의 경우에 있어서의 1/2 폭은 1.4°이고, BTO 층(16)의 경우에 있어서 중간 너비는 1.5°이다.
다음으로, 이러한 적층된 측은 리소그래피 및 드라이 에칭 기술에 의해 에칭이 Si 기판까지 진행할 때까지 패턴화되고, 이에 의해 1 ㎛ 평방 내지 100㎛ 평방의 범위의 크기를 갖는 캐패시터를 형성한다. BTO 층(16)의 c-축의 길이가 측정될 때, c-축의 길이는 캐패시터의 크기가 작아짐에 따라 스트레인의 경감으로 인해 현저하게 감소되는데, 즉 1 ㎛ 평방에서의 c-축의 길이는 벌크 결정의 것과 거의 동일하다.
상술된 바와 같이, 도 1에 도시된 Si/(Ti, Al)N/Pt/SRO/BTO/SRO 구조를 갖는 캐패시터는 캐패시터의 크기가 소형화되는 경우, BTO 캐패시터 내에 유입된 스트레인이 경감된다는 문제점이 수반된다.
(제1 실시예)
도 3은 제1 실시예에 따른 에피택셜 캐패시터의 장치 구조를 도시한 단면도이다.
먼저 도 3을 참조하면, (Ti0.9Al0.1)N 장벽층(33)(입방정계: 격자 상수0.423nm), Ir 층(38)(입방정계: 격자 상수 0.384nm), SRO 층(35)(의사-입방정계: 격자 상수 0.391nm)이 순서대로 Si(100) 기판(31)(격자 상수 0.543nm)의 표면상에 600℃의 온도로 RF 마그네트론 스퍼터링 방법에 의해 에피택셜 성장되어, 하부 전극(32)을 형성한다. 그후, 동일한 조건하에서 BTO 강유전 박막(36)(정방정계: a-축 격자 상수 0.399nm; c-축 격자 상수 0.403nm)과 SRO 상부 전극(37)이 에피택셜 성장된다.
그런데, (Ti, Al)N의 에피택셜 성장은 Ar/N2분위기에서 Ti/Al 합금 타킷을 사용하여 실시된다. Ir의 에피택셜 성장은 Ar 분위기에서 Ir 타킷을 사용하여 실시되고, SRO 및 BTO 모두의 에피택셜 성장은 Ar/O2분위기(Ar:O2= 4:1)에서 산화물 타킷을 사용하여 각각 실시된다.
X-선 회절에 의해 상기한 (Ti, Al)N 층(33), Ir 층(38), SRO 층(35), BTO 층(36)은 모두 기판의 표면에 대해 (001) 배향으로 에피택셜 성장된다는 것이 확인된다. BTO 층(36)의 c-축의 길이는 0.426nm인데, 이는 벌크 BTO 결정의 c-축의 길이 보다 약 6% 길고, Pt가 사용되는 경우와 거의 동일하다. 또한, 성장된 각 층의 (002) 피크의 로킹 곡선을 측정하여 1/2 폭을 측정하였을 때, (Ti, Al)N 층(33)의 경우 1/2 폭은 1.2°이고, Ir 층(38)의 경우 1/2 폭은 1.2°이고, SRO 층(35)의 경우 1/2 폭은 1.5°이며, BTO 층(36)의 경우 1/2 폭은 1.6°이었다.
다음에는, 이렇게 적층된 층을 리소그래피 및 건식 에칭 기술을 사용하여 에칭이 Si 기판에 이르기까지 진행하여 패턴화함으로써, 1㎛ 평방 내지 100㎛ 평방범위의 크기를 갖는 캐패시터를 형성한다. BTO 층(36)의 c-축의 길이를 측정하면, 캐패시터의 크기가 축소되는 경우의 스트레인의 완화로 인해 c-축 길이의 감소는 도 2에 도시된 것처럼 최소로 된다. 즉, 크기가 1㎛ 평방일 때에도 길이는 0.423이었으며, 이는 c-축의 길이가 벌크 결정의 값과 비교하면 상당히 연장되었음을 나타낸다. 즉, BTO의 에피택셜 성장 후의 c-축의 길이 Ce 및 에피택셜 성장 전의 정방정계 고유의, c-축 Ce에 대응하는 c-축의 길이 Co는 다음의 식: Ce/Co ≥ 1.02 를 만족하는 것으로 알려져 있다.
상술한 바와 같이, Si/(Ti, Al)N/Ir/SRO/BTO/SRO 구조를 갖는 캐패시터 구조에서는, 캐패시터의 크기가 소형화된다 하더라도, BTO 캐패시터에 도입된 스트레인을 완화하지 않고도 상당히 우수한 강유전 특성을 기대할 수 있다.
(제2 실시예)
도 4는 제2 실시예에 따른 에피택셜 캐패시터의 소자 구조를 도시한 단면도이다.
도 4를 참조하면, CoSi2층(42)(입방정계: 격자 상수 0.5376nm), (Ti0.9Al0.1)N 장벽층(43)(입방정계: 격자 상수 0.423nm), Ir 층(48)(입방정계: 격자 상수 0.384nm) 및 SRO 층(45)(의사-입방정계: 격자 상수 0.391nm)은 순서대로 600℃의 온도로 RF 마그네트론 스퍼터링 방법에 의해 Si(100) 기판(41)(격자 상수 0.543nm)의 표면 상에 에피택셜 성장되고, 이에 의해 하부 전극(44)을 형성한다.
그 후, 동일한 조건하에서 BTO 강유전 박막(46)(정방정계: a-축 격자 상수0.399nm; c-축 격자 상수 0.403nm)과 SRO 상부 전극(47)이 에피택셜 성장된다. CoSi2층(42)을 제외한 다른 모든 층들의 성장은 제1 실시예에서와 동일한 방법으로 실시된다. Co 타킷을 사용하여 Co를 Ar 분위기에서 0.01nm/s의 속도로 공급하면, Co가 Si 기판과 반응하고 이에 의해 에피택셜 CoSi2층을 형성한다.
X-선 회절에 의해 상기한 CoSi2층(42), (Ti, Al)N 층(43), Ir 층(48), SRO 층(45) 및 BTO 층(46)은 모두 기판의 표면에 대해 (001) 배향으로 에피택셜 성장된다는 것이 확인된다. BTO 층(46)의 c-축의 길이는 벌크 BTO 결정의 c-축의 길이 보다 약 7% 더 긴 0.429nm인데, 이는 c-축의 길이가 CoSi2층(42)이 사용되지 않은 제1 실시예와 비교하여 더 연장되었다는 것을 나타낸다. 또한, 성장된 각 층의 (002) 피크의 로킹 커브를 측정함으로써 1/2 폭을 측정하였을 때, CoSi2층(42)의 경우 1/2 폭은 0.2°이고, (Ti, Al)N 층(43)의 경우 1/2 폭은 0.4°이고, Ir 층(48)의 경우 1/2 폭은 0.5°이고, SRO 층(45)의 경우 1/2 폭은 0.7°이며, BTO 층(46)의 경우 1/2 폭은 0.7°이었으며, 이는 결정성이 CoSi2층이 이용되지 않은 실시예 1에 비해 상당히 개선되었음을 나타낸다.
다음에는, 이렇게 적층된 층을 리소그래피 및 건식 에칭 기술을 사용하여 에칭이 Si 기판에 이르기까지 진행하여 패턴화함으로써, 1㎛ 평방 내지 100㎛ 평방 범위의 크기를 갖는 캐패시터를 형성한다. BTO 층(46)의 c-축의 길이를 측정하면, 캐패시터의 크기가 축소되는 경우 스트레인의 완화로 인한 c-축 길이의 감소는 도2에 도시된 것처럼 최소로 된다. 즉, 크기가 1㎛ 평방일 때에도 길이는 0.425이었으며, 이는 c-축의 길이가 벌크 결정의 값과 비교해서 상당히 연장되었음을 나타낸다.
상술한 바와 같이, 반도체로 구성된 Si 기판상에 CoSi2막, 즉 격자 매칭형 금속의 막을 직접 형성함으로써, 결정성이 우수한 에피택셜 막을 형성한 다음, (Ti, Al)N/Ir/SRO/BTO/SRO 구조가 에피택셜 막상에 적층되어 제작되는 캐패시터의 구조에서는, 결정성이 우수한 유전막을 얻을 수 있고, 또한 캐패시터의 크기가 소형화된다 하더라도, BTO 캐패시터에 도입된 스트레인을 완화하지 않고도 상당히 우수한 강유전 특성을 기대할 수 있다.
(제3 실시예)
도 5는 제3 실시예에 따른 에피택셜 캐패시터의 소자 구조를 도시한 단면도이다.
먼저, NiSi2층(52)(입방정계: 격자 상수 0.541nm)이 상온에서 RF 마그네트론 스퍼터링 방법에 의해 Si(100) 기판(51)(격자 상수 0.543nm)의 표면상에 3nm 두께로 성장된 다음, 온도를 600℃로 상승시켜 NiSi2층(52)을 에피택셜화한다. 그런 다음, 앞서와 동일한 방법으로 Ar 분위기에서 600℃의 온도로 RF 마그네트론 스퍼터링 방법에 의해 Rh 층(58)이 에피택셜 성장된다. 그후, (Ti0.8Nb0.2)O3층(55)(입방정계: 격자 상수 0.393nm), BTO 강유전 박막(56)(정방정계: a-축 격자 상수0.399nm; c-축 격자 상수 0.403nm), 및 Sr(Ti0.8Nb0.2)O3상부 전극(57)이 순서대로 Rh 층(58)의 표면 상에 550℃의 온도로 RF 마그네트론 스퍼터링 방법에 의해 에피택셜 성장된다. 이 경우, 하부 전극(54)은 NiSi2층(52), Rh 층(58), Sr(Ti0.8Nb0.2)O3층(55)으로 구성된 3층 에피택셜막으로 구성된다.
상기한 NiSi2, Rh, Sr(Ti0.8Nb0.2)O3, BTO은 모두 기판의 표면에 대해 (001) 배향으로 에피택셜 성장된다는 것은 X-선 회절을 이용하여 확인된다. 평면 배향의 관계는 다음과 같이 설정된다:Si<100>//NiSi2<100>//Rh<110>//Sr(Ti0.8Nb0.2)O3<110>//BTO<110>//Sr(Ti0.8Nb0.2)O3<110>. 말하자면, Rh 이후의 층들은 Si 기판에 대해 45도 각도로 배향된다(평면 회전). 또한, BTO 층의 c-축의 길이는 벌크 BTO 결정의 c-축의 길이 보다 약 8% 긴 0.430nm인데, 이는 c-축의 길이가 비교예에 비해 상당히 연장되었음을 가리킨다. 또한, 성장된 각 층의 (002) 피크의 로킹 커브를 측정하여 1/2 폭을 측정하였을 때, NiSi2층(52)의 경우 1/2 폭은 0.2°이고, Rh 층(58)의 경우 1/2 폭은 0.3°이고, Sr(Ti0.8Nb0.2)O3층(55)의 경우 1/2 폭은 0.5°이며, BTO 층(56)의 경우 1/2 폭은 0.5°이었는데, 이는 비교예에 비해 결정성이 상당히 개선되었음을 나타낸다.
다음에는, 이렇게 적층된 층을 리소그래피 및 건식 에칭 기술을 사용하여 에칭이 Si 기판에 이르기까지 진행하여 패턴화함으로써, 1㎛ 평방 내지 100㎛ 평방 범위의 크기를 갖는 캐패시터를 형성한다. BTO 층(56)의 c-축의 길이를 측정하면,캐패시터의 크기가 축소되는 경우 스트레인의 완화로 인해 c-축 길이의 감소는 도 2에 도시된 것처럼 최소로 된다. 즉, 크기가 1㎛ 평방일 때에도 길이는 0.426이었으며, 이는 c-축의 길이가 벌크 결정의 값과 비교하면 상당히 연장되었음을 가리킨다.
상술한 바와 같이, 반도체로 구성된 Si 기판상에 NiSi2막(52), 즉 격자 매칭형 금속의 막을 직접 형성함으로써, 결정성이 우수한 에피택셜 막을 형성한 다음, 45도의 각도로 평면 회전을 통해 정렬될 수 있는 Rh/Sr/Sr(Ti0.8Nb0.2)O3/BTO/Sr(Ti0.8Nb0.2)O3구조가 에피택셜 막상에 적층되어 제작되는 캐패시터의 구조에서는, 결정성이 우수한 유전막을 얻을 수 있고, 캐패시터의 크기가 소형화된다 하더라도, BTO 캐패시터에 도입된 스트레인을 완화하지 않고도 상당히 우수한 강유전 특성을 기대할 수 있다.
(실시예 4)
다음으로, 트랜지스터를 가지며 본 발명에 따르는 에피택셜 캐패시터의 조합을 통해 제조될 수 있는 반도체 메모리 소자의 일 실시예를 나타내는 FRAM이 후술된다.
도 6a 내지 6d는 본 발명의 제4 실시예에 따르는 FRAM 메모리 셀의 제조 단계를 예시하는 단면도이다. 이들 도면을 참조하면, 참조번호 61은 n타입 Si 기판, 102는 p타입 불순물 확산층, 103은 분리 절연막, 104는 게이트 산화막, 105는 워드 라인, 106은 단일 결정 Si 에피택셜 성장층, 107, 108 및 109는 절연막, 62는 CoSi2층, 63은 (Ti, Al)N층, 68은 Ir층, 65는 SRO층, 66은 BTO 유전체 박막, 67은 SRO 상부 전극, 120은 플레이트 전극, 121은 비트라인 콘택트, 122는 비트라인을 각각 나타낸다.
도 6a는 메모리 셀의 트랜지스터부가 종래의 단계에 의해 먼저 형성되고, 단일 결정 Si 층(106)이 수행되며, 이로써 형성된 단일 결정 Si 층(106)이 화학 기계 연마(CMP) 방법에 의해 플래터되는 처리후에 얻어진다. 이런 경우, 실리콘 산화막은 워드 라인을 절연하기 위한 절연막으로서 사용된다. 더욱이, RIE 단계에서 Si 기판의 표면의 일부 각각에 형성된 임의의 손상된 층을 제거하고자 하는 관점에서, 에칭은 수소 플루오르화물 기포를 사용함에 의해 Si 기판 상에서 수행되며, 그후 결과적인 Si 기판은 진공 상태로서 CVD 챔버에 전달되며, 여기서 선택적 에피택셜 성장이 도너로서 부가되는 133Pa(압력)의 SiH4가스 및 13.3Pa의 AsH3가스를 사용하여 750℃ 온도에서 수행된다.
도 6b를 참조하면, 에칭이 CMP 단계에서 단일 결정 Si 층(106)의 표면상에 형성되는 임의의 손상층을 제거할 목적으로 수소 플루오르화물을 사용하여 수행된후, CoSi2층(62)은 600℃ 온도에서 반응성 스퍼터링 방법에 의해 수행된다. 그 후, (Ti,Al)N층(63)은 Ar/N2가스 분위기 및 600℃ 온도에서 Ti-Al 합금 타깃을 사용함으로써 반응성 스퍼터링 방법에 의해 수행된다. 그후, Ir층(68)은 600℃ 온도에서 스퍼터링 방법에 의해 형성된다. 더욱이, SRO층(65)은 600℃ 온도에서 세라믹 타깃을 사용하는 스퍼터링 방법에 의해 50nm의 두께로 형성된다. 그 결과, 4층 에피택셜 구조를 갖는 하부 전극이 형성된다.
그후, BTO층(66)은 강유전성 박막은 600℃ 온도에서 세라믹 타깃을 사용하는 스퍼터링 방법에 의해서 40nm의 두께로 형성된다. 그후, 상부 전극으로서 SRO층(67)은 600℃ 온도에서 세라믹 타깃을 사용하는 스퍼터링 방법에 의해서 50nm의 두께로 형성된다. 이런 경우, CoSi2층(62) 모두, (Ti,Al)N층(63), Ir층(68), SRO층(65), BTO 강유전성 박막(66) 및 SRO층(67)은 단일 결정 Si층(106)상의 단일 결정의 형태로 에피택셜 성장된다. 그러나, 워드라인(105)의 절연막상에는, 이들 층 모두가 폴리실리콘의 형태로 성장된다.
그후, 도 6c에 도시된 바와 같이, SRO층(67)의 패터닝은 종래의 리소그래피 및 RIE법에 의해 수행되며, BTO 강유전성 박막(66)의 패터닝은 CoSi2층(62), (Ti,Al)N층(63), Ir층(68) 및 SRO층(65)의 패터닝이 집합적으로 수행된 후, 수행된다.
그후, 도 6d에 도시된 바와 같이, 실리콘 산화 절연막(107)은 천연 가스로서 TEOS를 사용하는 플라즈마 CVD 방법에 의해 패터닝에 의해 형성되는 그루브 내부에 매립되고, 결과 표면은 CMP 방법에 의해 플래터된다. 그후, 종래의 패터닝 및 성막 방법에 의해, 플레이트 전극(120), 비트라인 콘택트(121), 비트라인(122) 및 실리콘 산화 절연막(108 및 109)이 형성된다.
이렇게 형성된 이들 막의 배향이 X선 회절 장치를 사용함으로써 측정될 때, CoSi2층(62) 모두, (Ti,Al)N층(63), Ir층(68), SRO층(65), BTO 강유전성 박막(66)및 SRO층(67)이 (001) 배향에서 모두 에피택셜 성장되는 것으로 확인된다. 더욱이, BTO막(66)의 두께 방향에서의 격자 상수는 0.434만큼 높은 것으로 확대된다. 더욱이, 강유전성 박막 캐패시터의 유전 특성이 측정될 때, 55μC/cm2의 큰 잔여 편광값이 얻어지며, 따라서 강유전성 캐패시터로서 그 용량을 확인하게 된다. 더욱이, 이런 강유전성 박막을 사용하는 캐패시터에 의해서, FRAM의 동작이 확인될 수 있다.
한편, 본 발명은 상술한 실시예로 제한되는 것이 아니다. 예컨데, BTO가 상기 실시예에서 페로브스카이트 구조의 유전 물질로서 사용된다 할지라도, 다양한 종류의 물질이 사용되는 것이 가능하다. 더욱 특히, ABO3에 의해 표현되는 화합물에서, A는 Ba로서 구성되며, Ba의 일부는 Sr 및 Ca로부터 선택된 원소들중 적어도 하나에 의해 대체될 수 있다. 또한, B는 Ti, Sn, Zr, Hf, 이들의 고용체 중에서 선택될 수 있다. 대안적으로, B는 Mg1/3, Ta2/3, Nb2/3, Zn1/3, Nb2/3, Zn2/3및 Ta2/3과 같은 복합 산화물, 또는 이들의 고용체 중에서 선택될 수 있다.
하부 전극에 사용될 페로브스카이트형 도전성 산화막용의 재료에 관해서는 SRO에 한정되지 않고, 스트론튬 몰리브데이트 또는 스트론튬 티탄산염일 수도 있다. 또한, 이들 스트론튬 몰리브데이트 및 스트론튬 티탄산염은 부분적으로 니오븀 또는 란탄으로 대체될 수도 있다. 또한, 페로브스카이트형 도전성 산화막은 일반식 ABO3-δ(그러나, 0≤δ＜1)로 표시된 산화물일 수 있고, 상기 식에서 A는 알칼리 토금속, 희토류 금속 및 공격자점 결함으로 이루어진 군에서 적어도 한 종류가선택되고, B는 천이 금속이다.
하부 전극에 사용될 질화막용 재료에 관해서는 (Ti, Al)N에 한정되지 않고, TiN 또는 대체 TiN일 수도 있으며, 여기서 Ti 부분은 Al, V, Mo, Nb 및 Ta로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 대체된다.
하부 전극에 사용될 Ir 층에 관해서는, Ir 부분이 Re, Ru, Os, Pt, Pd 및 Rh로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 대체될 수 있다. 이와 마찬가지로, 하부 전극에 사용될 Rh 층은 Rh 부분이 Re, Ru, Os, Pt, Pd 및 Ir로 이루어진 군에서 선택된 적어도 한 종류의 금속으로 대체될 수 있다.
또한 다른 특징들에 관해서도, 본 발명은 여러가지로 변경될 수 있으며, 첨부된 특허청구범위 내에서 실행될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 캐패시터의 하부 전극이, Si 기판 상에서 Ir 또는 Rh를 함유하는 금속막, 및 금속막 상에 형성된 페로브스카이트 결정 구조를 갖는 도전성 산화막으로 이루어진 2층 에피택셜막; Si 기판 상에 형성된 질화막, Ir 또는 Rh를 함유하고 질화막 상에 형성된 금속막, 및 페로브스카이트 결정 구조를 갖고 있고 금속막 상에 형성된 도전성 산화막으로 이루어진 3층 에피택셜막; 화학식 MSi2(여기에서, M은 니켈, 코발트 및 망간으로 이루어진 군에서 선택된 적어도 한 종류의 천이 금속임)로 표시되고 Si 기판 상에 형성된 실리사이드막, 실리사이드막 상에 형성된 질화막, Ir 또는 Rh를 함유하고 질화막 상에 형성된 금속막, 및 페로브스카이트 결정 구조를 갖고 있고 금속막 상에 형성된 도전성 산화막으로 이루어진 4층 에피택셜막; 또는 화학식 MSi2(여기서, M은 니켈, 코발트 및 망간으로 이루어진 군에서 선택된 적어도 한 종류의 천이 금속임)로 표시되고 Si 기판 상에 형성된 실리사이드막, Ir 또는 Rh를 함유하고 실리사이드막 상에 형성된 금속막, 및 페로브스카이트 결정 구조를 갖고 있고 금속막 상에 형성된 도전성 산화막으로 이루어진 3층 에피택셜막으로 구성되기 때문에, 실리콘 기판 상에서 절연성과 신뢰성이 우수한 강유전성 캐패시터를 형성할 수 있다. 그 결과, 신뢰성이 우수하면서 집적도가 최고로 높은 FRAM을 실현할 수 있게 된다. 그러므로, 본 발명은 산업적인 견지에서 매우 유용하다.
그 외의 부수적인 장점 및 변형은 본 분야에 숙련된 기술자들이 용이하게 생각해 낼 수 있는 것이다. 그러므로, 폭 넓은 특징에서의 본 발명은 여기에 설명된 상세한 설명과 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정해진 본 발명의 정신과 범위를 벗어나지 않고서 여러가지 변형이 이루어질 수 있다.

Claims (20)

  1. 강유전성 캐패시터에 있어서,
    Si 기판,
    Ir 또는 Rh를 함유하고 상기 Si 기판 상에 에피택셜 성장한 금속막, 및 페로브스카이트 결정 구조를 갖고 상기 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 하부 전극;
    상기 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및
    상기 강유전성 박막 상에 형성된 상부 전극
    을 포함하는 강유전성 캐패시터.
  2. 제1항에 있어서, 상기 금속막은 fcc 구조를 갖고 Ir, 및 Re, Ru, Os, Pt, Pd및 Rh로 이루어진 군으로부터 선택된 적어도 한 종류의 금속을 포함하는 합금으로 형성되는 강유전성 캐패시터.
  3. 제1항에 있어서, 상기 금속막은 fcc 구조를 갖고 Rh, 및 Re, Ru, Os, Pt, Pd및 Ir로 이루어진 군으로부터 선택된 적어도 한 종류의 금속을 포함하는 합금으로 형성되는 강유전성 캐패시터.
  4. 제1항에 있어서, 상기 도전성 산화막은 일반식 ABO3-δ(여기서 A는 알칼리 토금속, 희토류 금속 및 베이컨시 결함으로 이루어진 군으로부터 선택된 적어도 한 종류이고; B는 천이 금속이고; δ는 0≤δ＜1)으로 표현된 산화물로 형성되는 강유전성 캐패시터.
  5. 제1항에 있어서, 상기 금속막은 10 내지 50㎚ 범위의 두께를 갖고, 상기 도전성 산화막은 10 내지 50㎚ 범위의 두께를 갖는 강유전성 캐패시터.
  6. 제1항에 있어서, 상기 질화막은 상기 Si 기판과 상기 금속막 사이에 삽입되는 강유전성 캐패시터.
  7. 제6항에 있어서, 상기 질화막은 TiN 또는 치환된 TiN으로 형성되고 여기서 Ti의 부분이 Al, V, Mo, Nb 및 Ta로 이루어진 군으로부터 선택된 적어도 한 종류의 금속으로 치환되는 강유전성 캐패시터.
  8. 제6항에 있어서, 상기 질화막은 5 내지 30㎚ 범위의 두께를 갖는 강유전성 캐패시터.
  9. 제6항에 있어서, 화학식 MSi2(여기서 M은 니켈, 코발트 및 망간으로 이루어진 군으로부터 선택된 적어도 한 종류의 천이 금속임)로 표현되는 실리사이드막이 상기 Si 기판과 상기 질화막 사이에 삽입되는 강유전성 캐패시터.
  10. 제9항에 있어서, 상기 실리사이드막은 5 내지 30㎚ 범위의 두께를 갖는 강유전성 캐패시터.
  11. 제1항에 있어서, 상기 강유전성 박막은 페로브스카이트 결정 구조를 갖고 화학식 ABO3(여기서 A는 Ba, Sr 및 Ca로 이루어진 군으로부터 선택된 적어도 한 종류이고; B는 Ti, Zr, Hf 및 Sn으로 이루어진 군으로부터 선택된 적어도 한 종류임)으로 표현된 강유전성 물질로 형성되는 강유전성 캐패시터.
  12. 제1항에 있어서, 상기 강유전성 박막은 에피택셜 성장 후의 c-축의 길이 Ce와 정방 결정계에 나타나는 c-축의 또는 에피택셜 성장 전의 등방 결정계에 나타나고 상기 c-축 Ce에 대응하는 a-축의 길이 Co는 다음 식:
    Ce/Co≥1.02
    를 만족하는 특징이 있는 강유전성 캐패시터.
  13. 강유전성 캐패시터에 있어서,
    Si 기판,
    화학식 MSi2(여기서 M는 니켈, 코발트 및 망간으로 이루어진 군으로부터 선택된 적어도 한 종류의 천이 금속임)으로 표현되고 상기 Si 기판 상에 에피택셜 성장한 실리사이드막, Ir 또는 Rh를 함유하고 상기 실리사이드막 상에 에피택셜 성장한 금속막, 및 페로브스카이트 결정 구조를 갖고 상기 금속막 상에 에피택셜 성장한 도전성 산화막을 포함하는 하부 전극;
    상기 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및
    상기 강유전성 박막 상에 형성된 상부 전극
    을 포함하는 강유전성 캐패시터.
  14. 제13항에 있어서, 상기 금속막은 fcc 구조를 갖고 Ir, 및 Re, Ru, Os, Pt, Pd 및 Rh로 이루어진 군으로부터 선택된 적어도 한 종류의 금속을 포함하는 합금으로 형성되는 강유전성 캐패시터.
  15. 제13항에 있어서, 상기 금속막은 fcc 구조를 갖고 Rh, 및 Re, Ru, Os, Pt, Pd 및 Ir로 이루어진 군으로부터 선택된 적어도 한종류의 금속을 포함하는 합금으로 형성되는 강유전성 캐패시터.
  16. 제13항에 있어서, 상기 도전성 산화막은 일반식 ABO3-δ(여기서 A는 알칼리 토금속, 희토류 금속 및 베이컨시 결함으로 이루어진 군으로부터 선택된 적어도 한종류이고; B는 천이 금속이고; δ는 0≤δ＜1)으로 표현된 산화물로 형성되는 강유전성 캐패시터.
  17. 제13항에 있어서, 상기 실리사이드막은 5 내지 30㎚ 범위의 두께를 갖고, 상기 금속막은 10 내지 50㎚ 범위의 두께를 갖고, 상기 도전성 산화막은 10 내지 50㎚ 범위의 두께를 갖는 강유전성 캐패시터.
  18. 제13항에 있어서, 상기 강유전성 박막은 페로브스카이트 결정 구조를 갖고 화학식 ABO3(여기서 A는 Ba, Sr 및 Ca로 이루어진 군으로부터 선택된 적어도 한 종류이고; B는 Ti, Zr, Hf 및 Sn으로 이루어진 군으로부터 선택된 적어도 한 종류임)으로 표현된 강유전성 물질로 형성된 강유전성 캐패시터.
  19. 제13항에 있어서, 상기 강유전성 박막은 에피택셜 성장 후의 c-축의 길이 Ce와 정방 결정계에 나타나는 c-축의 또는 에피택셜 성장 전의 등방 결정계에 나타나고 상기 c-축 Ce에 대응하는 a-축의 길이 Co는 다음 식:
    Ce/Co≥1.02
    를 만족하는 특징이 있는 강유전성 캐패시터.
  20. 반도체 장치에 있어서,
    Si 기판,
    상기 Si 기판 상에 형성된 MOS형 트랜지스터; 및
    상기 Si 기판 상에 형성되고 상기 MOS형 트랜지스터와 접속된 강유전성 캐패시터를 포함하고,
    상기 강유전성 캐패시터는
    Ir 또는 Rh를 함유하고 상기 Si 기판 상에 에피택셜 성장한 금속막, 및 페로브스카이트 결정 구조를 갖고 상기 금속막 상에 에피택셜하게 성장한 도전성 산화막을 포함하는 하부 전극;
    상기 하부 전극 상에 에피택셜 성장한 페로브스카이트형 강유전성 박막; 및
    상기 강유전성 박막 상에 형성된 상부 전극
    을 포함하는 반도체 장치.
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