WO2006008789A1 - 容量素子とその製造方法、及び半導体装置 - Google Patents

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barrier layer
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capacitor
resin
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Takeshi Shioga
John David Baniecki
Kazuaki Kurihara
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Fujitsu Limited
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Definitions

  • Capacitor element a method for manufacturing the same, and semiconductor device
  • the present invention relates to a capacitive element, a manufacturing method thereof, and a semiconductor device.
  • LSIs such as microprocessors are used for mounting on a wiring board, and it is rare that only LSIs are mounted on a wiring board.
  • decoupling capacitors are also mounted on a wiring board.
  • the decoupling capacitor plays a role in stabilizing the operation of the LSI in the high frequency range by suppressing fluctuations in the power supply voltage when the load impedance of the LSI suddenly fluctuates, and reducing switching noise. .
  • the decoupling capacitor may be referred to as a decoupling capacitor or a bypass capacitor.
  • Patent Document 1 a thin film capacitor is formed by stacking a dielectric layer and an electrode on a ceramic wiring substrate, thereby reducing the wiring length between the capacitor and the LSI. I try to do it.
  • an interposer-type capacitive element is formed by laminating a lower electrode, a capacitor dielectric layer, and an upper electrode on a support substrate, and between the wiring substrate and the LSI.
  • a structure for inserting the interposer is proposed.
  • FIGS. 1 (a) and 1 (b) are cross-sectional views when an LSI is mounted on a wiring board using such an interposer type capacitive element.
  • the terminals 102 of the mother board 101, the terminals 104 of the mounting board 105, and the force first solder bumps 103 are electrically connected.
  • the mounting substrate 105 is provided with a recess 105a, and an interposer type capacitive element 107 is accommodated in the recess 105a.
  • the capacitive element 107 and the mounting substrate 105 are electrically connected by the second solder bump 106.
  • third solder bumps 108 are provided on the upper surfaces of the capacitor element 107 and the mounting substrate 105, respectively, and the semiconductor element 109 such as an LSI is electrically connected to the capacitor element 107 and the mounting substrate 105 by the third solder bump 108. Connected to.
  • the capacitive element 107 is arranged immediately below the semiconductor element 109, the wiring length between the semiconductor element 109 and the capacitive element 107 can be shortened, and the semiconductor element is formed in the recess 105a. By storing 109, the height of the package can be lowered.
  • FIGS. 2 (a) and 1 (d) are cross-sectional views in the process of manufacturing a capacitor according to a conventional example.
  • an insulating layer 111 such as a silicon dioxide layer is formed on a silicon substrate 110, and then a lower electrode 112, a capacitor dielectric layer 113, and an upper portion are formed thereon.
  • the electrode 113 is formed in this order.
  • a complex oxide dielectric material having a high relative dielectric constant is used as the capacitor dielectric layer 113 in order to obtain a large capacitor capacity.
  • Pt platinum
  • Ir iridium
  • the lower electrode 112, the capacitor dielectric layer 113, and the upper electrode 114 constitute the capacitor Q.
  • the upper electrode 112 and the capacitor dielectric layer 113 are patterned by photolithography, and a hole 115 having a depth reaching the lower electrode 112 is formed in these layers. To do.
  • a photosensitive polyimide is spin coated on the entire surface and then coated.
  • the insulating protective layer 116 is exposed to light and developed to form a lower electrode opening 116a in the hole 115, and the upper electrode 114 is exposed. Opening 116b is formed.
  • a metal layer is grown in each of the openings 116a and 116b by employing electroplating or the like, and is formed on the lower electrode lead lead 117 and the upper part.
  • the electrode lead is 118.
  • the electrical characteristics of the capacitor dielectric layer 113 may be deteriorated by a reducing atmosphere such as water, thereby causing a short circuit between the electrode layers 112 and 114.
  • a reducing atmosphere such as water
  • Such problems can be caused by moisture in the external environment, which is not only when the polyimide is beta-betad, by the capacitor dielectric layer 113, or by solder bumps 106 and 10 8 in a reducing atmosphere (see Fig. 1 (a)). It can also be seen when the capacitor dielectric layer 113 is exposed to a reflow atmosphere.
  • the capacitor dielectric layer is made of a ferroelectric material.
  • ndom Access Memory protects the capacitor dielectric layer by forming protective films made of nitrides of silicon, titanium, and aluminum, as described in Patent Document 5.
  • a hydrogen barrier layer is composed of a nitride of titanium or iridium or an oxide thereof, and this hydrogen barrier layer prevents hydrogen from entering the capacitor dielectric layer. It is out.
  • Patent Document 7 proposes that the protective layer is composed of a metal organic compound (silicon alkoxide) that cures by reacting with water.
  • a metal organic compound silicon alkoxide
  • a protective layer is formed of a material that stores hydrogen, such as La Ni.
  • Patent Document 1 JP-A-4-11191
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-68583
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-35990
  • Patent Document 4 JP-A-7-176453
  • Patent Document 5 JP-A-7-111318
  • Patent Document 6 Japanese Patent Laid-Open No. 2003-282827
  • Patent Document 7 Japanese Patent Laid-Open No. 7-273297
  • Patent Document 8 Japanese Patent Laid-Open No. 2003-282830
  • An object of the present invention is to provide a capacitive element that can shorten the connection distance with a semiconductor element without adopting the above-described interposer structure and can prevent deterioration of capacitor characteristics in a reducing atmosphere. And its manufacturing method and semiconductor device
  • a base material a lower barrier layer formed on the base material, a lower electrode, a capacitor dielectric layer, and an upper electrode on the lower barrier layer.
  • a capacitor having a capacitor formed in this order and an upper barrier layer covering at least the capacitor dielectric layer and the lower barrier layer.
  • the capacitor is enclosed from above and below by the lower barrier layer and the upper barrier layer. For this reason, moisture in a high-humidity environment and hydrogen generated from the moisture are blocked by these barrier layers, so that a reducing atmosphere such as hydrogen causes damage such as oxygen defects to the capacitor dielectric layer. Of the capacitive element Reliability is improved.
  • the capacitor dielectric layer and the upper barrier layer have the same thermal expansion coefficient.
  • these adhesives are better compared to the case where the capacitor dielectric layer and the upper barrier layer are made of different materials, respectively, so that when heat or mechanical stress is applied, The film can be prevented from being peeled off at the contact portion, and the reliability of the capacitor is further increased.
  • the capacitor is sandwiched between the lower barrier layer and the upper barrier layer, both of which are made of the same material, which is caused by the difference in thermal expansion coefficient.
  • the film peeling is further effectively prevented.
  • the thickness of the capacitive element becomes extremely thin, which can contribute to downsizing of electronic devices.
  • the thickness of the capacitive element is preferably 10 zm or less.
  • a semiconductor element a base material, a lower barrier layer formed on the base material, a lower electrode on the lower barrier layer, and a capacitor dielectric
  • a capacitor formed by sequentially forming a body layer and an upper electrode, and an upper barrier layer covering at least the capacitor dielectric layer and the lower barrier layer, and mounted on one surface of the semiconductor element A semiconductor device having a capacitor is provided.
  • the capacitive element constituting the semiconductor device has good resistance to a reducing atmosphere as described above, the reliability of the semiconductor device can be improved.
  • a step of forming a base material on a support substrate a step of forming a lower barrier layer on the base material, and on the lower barrier layer Forming a first conductive layer, a dielectric layer, and a second conductive layer in order, and patterning the first conductive layer, the dielectric layer, and the second conductive layer to form a lower electrode and a capacitor dielectric Forming a capacitor composed of a body layer and an upper electrode, forming an upper barrier layer covering at least the capacitor dielectric layer and the lower barrier layer, and forming the upper barrier layer, And a step of removing the support substrate.
  • a capacitor is formed on a support substrate, and the carrier is formed. Since the support substrate is removed after the formation of the capacitor, the handling during the production of the capacitive element is improved.
  • the capacitor is enclosed by the lower barrier layer and the upper barrier layer, and these barrier layers are formed. Prevents hydrogen and water from entering the capacitor dielectric layer.
  • the capacitor dielectric layer is prevented from deteriorating.
  • a protective layer for example, there is a layer containing a polyimide resin, and the water generated when the polyimide resin is beta is effectively blocked by the lower barrier layer and the upper barrier layer.
  • the step of forming the base material is preferably performed by applying a resin on the support substrate and thermosetting the resin to form a base material.
  • the capacitive element can be flexible and the thickness thereof can be reduced, so that the electronic device can be reduced in size.
  • an adhesion layer may be formed on the support substrate, and the base material may be formed on the adhesion layer.
  • the adhesion strength between the support substrate and the adhesion layer can be increased, and they can be prevented from being separated from each other during the production, and the productivity of the capacitive element can be increased.
  • An example of such an adhesion layer is a Ti-W alloy layer.
  • the Ti-W alloy layer is preferably formed by DC sputtering, which applies a substrate bias. In this way, Ti-W grain growth can be controlled, so the stress in the Ti_W alloy layer is relaxed and cracks caused by the stress are difficult to enter the substrate.
  • FIGS. 1A and 1B are cross-sectional views when an LSI is mounted on a wiring board using an interposer type capacitor according to a conventional example.
  • FIGS. 2 (a) and 1 (d) are cross-sectional views in the course of manufacturing a capacitor according to a conventional example.
  • FIG. 3 is an example of a chemical formula for releasing water by dehydration condensation polymerization reaction between acid anhydride and diamine constituting polyimide.
  • FIGS. 4 (a) and 1 (c) are cross-sectional views (part 1) in the middle of manufacturing the capacitor according to the first embodiment of the present invention.
  • FIG. 5 (a) and (c) are cross-sectional views (part 2) of the capacitive element according to the first embodiment of the present invention in the middle of manufacture.
  • FIG. 6 (a) -1 (c) is a cross-sectional view (part 3) of the capacitive element according to the first embodiment of the present invention in the middle of manufacture.
  • FIGS. 7A and 7C are cross-sectional views (part 4) of the capacitive element according to the first embodiment of the present invention during manufacture.
  • FIG. 8 is a plan view of the capacitive element according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of the capacitive element according to the first embodiment of the present invention in the middle of manufacture.
  • this capacitive element In order to manufacture this capacitive element, first, as shown in FIG. 4 (a), a Ti (titanium) layer having a thickness of 300 nm and a copper layer having a thickness of about 25 Onm are formed on a silicon substrate (by sputtering). (Support substrate) 10, and these are used as the adhesion layer 11.
  • the silicon substrate 10 is placed in a spin coater (not shown), and a liquid (varnish) polyimide resin dissolved in a solvent is applied to the adhesion layer 11 1 under the conditions of a rotation speed of 1000 ⁇ m and a coating time of 30 seconds. Spin coat on top.
  • the silicon substrate 10 is placed on a hot plate (not shown), this polyimide resin is heated at a substrate temperature of 90 ° C. and precured, and then beta cured at a substrate temperature of 400 ° C.
  • a film-like substrate 12 having a thickness of about 5 / im is formed.
  • the substrate 12 is preferably composed of a flexible resin material such as polyimide resin. That's right.
  • a flexible resin material such as polyimide resin. That's right.
  • the flexible resin material in addition to polyimide resin, epoxy resin, bismaleid'triazine (BT) resin, polytetrafluoroethylene (PTFE) resin, benzocyclobutene (BCB) resin, acrylic resin, and There are either diallyl phthalate resins.
  • an epoxy varnish is spin-coated on the adhesion layer 11 to a thickness of lO x m under the conditions of a rotational speed of 2000 rpm and an application time of 30 seconds. Thereafter, this epoxy varnish is pre-beta under the condition of a substrate temperature of 60 ° C., and then this beta is performed at a substrate temperature of 300 ° C. to form a base material 12.
  • the adhesion strength of the base material 12 to the silicon substrate 10 is enhanced by the adhesion layer 11, and is prevented from being peeled off from the silicon substrate 10 during the production.
  • a mixed gas of Ar gas and O gas is used as the sputtering gas.
  • An amorphous metal oxide layer for example, an alumina (A1 0) layer is formed to a thickness of about 10 nm as the insulating lower barrier layer 13 by the sputtering method used.
  • sputtering conditions include
  • a substrate temperature of 80 ° C., RF (high frequency power) power of 500 W, a gas pressure of 0 ⁇ lPa, and a flow ratio of Ar gas to 0 gas of 5: 1 are employed.
  • the alumina layer constituting the lower barrier layer 13 is formed for the purpose of protecting a capacitor dielectric layer, which will be described later, from external water.
  • the alumina layer has a film density of 2.6 g / cm.
  • the material constituting the lower barrier layer 13 is not limited to an amorphous metal oxide material, and the lower barrier layer 12 may be composed of silicon oxide (SiO 2) or silicon nitride (Si N). .
  • a Ti—W alloy layer having a thickness of about 50 nm and a Pt (platinum) layer having a thickness of 200 nm are formed in this order by DC sputtering, and these are used as the first conductive layer 14.
  • the Ti-W alloy layer functions as a layer that enhances the adhesion between the Pt layer on the first conductive layer 14 and the resin layer 12, but if the stress is too large, the resin layer 12 may crack. Therefore, in the DC sputtering method for forming this Ti_W alloy layer, it is preferable to promote Ti_W grain growth and relax the stress of the Ti—W alloy layer by applying a substrate bias.
  • the material constituting the first conductive layer 14 is not limited to the above, but Au, Cr, Cu, W, Pt, Pd, Ru, Ru oxide, Ir, Ir oxide, and Pt oxide One of them forms the first conductive layer 14. You may make it.
  • Ba Sr TiO (hereinafter referred to as BST) as the dielectric layer 15 on the conductive layer 14 is made to a thickness of lOOnm.
  • the film formation conditions for this BST are not particularly limited, but in this embodiment, the substrate temperature is 200.
  • C gas pressure 0.1 lPa, flow ratio of Ar gas to 0 gas 4: 1, power applied to target 5
  • the orientation is aligned in one direction by the action of the Pt layer constituting the first conductive layer 14 thereunder, and the high dielectric property is improved.
  • the material constituting the dielectric layer 15 is not limited to BST, but Pb (Zr, Ti) 0 (hereinafter referred to as PZT).
  • the dielectric layer 15 may be configured.
  • This PZT is a mixed gas of Ar gas and ⁇ gas
  • the substrate temperature is 200 ° C
  • the gas pressure is 0.5 Pa
  • the flow ratio of Ar gas to 0 gas is 9: 1
  • the dielectric layer 15 may be composed of a composite oxide containing at least one of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, and Nb. .
  • a Pt layer is formed to a thickness of 200 nm by sputtering, and this is used as the second conductive layer 16
  • the conductive layer 16 may be configured.
  • the upper electrode-shaped first resist pattern 17 is formed on the second conductive layer.
  • the second conductive layer 16 is etched by Ar ion milling using the first resist pattern 17 as a mask to form the upper electrode 16a. After this, the first resist pattern
  • a second resist pattern 18 having a capacitor dielectric layer shape is formed on the dielectric layer 15, and Ar ion milling is performed while using the second resist pattern 18 as a mask.
  • the dielectric layer 15 is etched by the method to form a capacitor dielectric layer 15a. Thereafter, the second resist pattern 18 is removed.
  • a third resist pattern 19 having a lower electrode shape is formed on the first conductive layer 14, and Ar ions are formed using the third resist pattern 19 as a mask.
  • the first conductive layer 14 is etched by the milling method to form the lower electrode 14a. Thereafter, the third resist pattern 19 is removed.
  • a mixed gas of Ar gas and 0 gas is used as the sputtering gas.
  • Alumina (A1 0) layer is used as the insulating upper barrier layer 20 by sputtering.
  • the sputtering conditions are not particularly limited, and, for example, conditions similar to the film formation conditions for the lower barrier layer 13 are employed.
  • the material constituting the upper barrier layer 13 is not limited to an amorphous metal oxide material such as alumina, and the upper barrier layer 20 is composed of silicon oxide (SiO 2) or silicon nitride (Si N).
  • a photosensitive polyimide resin is applied on the silane coupling agent under the conditions of a rotational speed of 1000 ⁇ m and an application time of 30 seconds.
  • this photosensitive polyimide resin is exposed and developed for patterning, and beta-treated at a substrate temperature of 400 ° C. to form a protective layer 21 having a thickness of about 3 ⁇ m.
  • the first hole 21a, 21b is formed on the upper electrode 16a in the protective layer 21, and the second hole 21c is formed on the lower electrode 14 not covered with the upper electrode 16a. Is formed.
  • the material constituting the protective layer 21 is not limited to polyimide resin, and the protective layer 21 may be composed of a photosensitive BCB resin.
  • this BCB varnish was pre-betaized at a substrate temperature of 70 ° C, then exposed and developed to form each hole 21a— 21c is formed, and this beta is performed under the condition of a substrate temperature of 260 ° C. to form a protective layer 21 having a thickness of 3 / im.
  • the upper barrier layer 20 is etched by plasma etching using Ar as an etching gas while using the protective layer 21 as a mask.
  • the upper barrier layer 20 is formed with first openings 20a and 20b from which the upper electrode 16a is exposed, and second openings 20c from which the lower electrode 14a is exposed.
  • a Cr (chromium) layer with a thickness of 0.1 and a copper layer with a thickness of lxm were formed in this order by sputtering, and then a gold layer was formed on them by electrolytic plating to a thickness of 10 ⁇ m. To do. Thereafter, by patterning these metal layers, upper electrode lead pads 22a and 22b electrically connected to the upper electrode 16a through the first opening 20a and the first hole 21a, and the second opening 20 B and a lower electrode lead lead 22c electrically connected to the lower electrode 14a through the second hole 21c are formed.
  • capacitors Q and Q are fabricated by CMP (Chemical Mechanical Polishing).
  • the surface of the non-side silicon substrate 10 is polished and the thickness of the silicon substrate 10 is reduced to about 50 ⁇ to facilitate the etching of the silicon substrate 10 by the next wet etching. Thereafter, the silicon substrate 10 is immersed in hydrofluoric acid to completely remove the silicon substrate 10 by wet etching, and the adhesion layer 11 is also etched away with hydrofluoric acid.
  • FIG. 8 is a plan view after this process is completed, and FIG. 7 (c) corresponds to a cross-sectional view taken along line I—I in FIG. In FIG. 8, the base 12 and the lower battery constituting the capacitors Q and Q are shown.
  • the capacitive element 23 has flexibility since both the base material 12 and the protective layer 21 constituting the capacitive element 23 are made of polyimide formed by spin coating. In addition, since the capacitor dielectric layer 15a was formed by the sputtering method in combination with the above spin coating, the base layer 12 to the protective layer 21 The total thickness of the capacitive element can be reduced to 10 / m or less. When an epoxy resin is used as the base material 12, the thickness of the capacitor element 23 is about 7 / m.
  • ceramic fillers and epoxy resins mainly composed of a high dielectric constant material such as BaTiO.
  • a film material obtained by mixing with a resin and stretching them by the doctor blade method is used as a capacitor dielectric layer.
  • the film material is inserted between the layers of the multilayer wiring board, and the capacitor is constituted by the wiring layer of the multilayer wiring board and the film material.
  • a dielectric filler having an average particle size of several ⁇ m in the film material. Due to the filler, the thickness of the capacitor becomes 20 to 100 ⁇ m, and it is not possible to realize the ultra-thin capacitive element as in this embodiment.
  • the capacitors Q and Q are also wrapped in the vertical force by the lower barrier layer 13 and the upper barrier layer 20. Therefore, electrode 14a
  • both the base material 12 and the protective layer 21 constituting the capacitive element 23 are made of polyimide formed by spin coating, a thin and flexible capacitive element 23 can be obtained. This can contribute to downsizing of electronic devices.
  • This embodiment is different from the first embodiment only in the material constituting the lower barrier layer 13 and the upper barrier layer 20, and other than that is the same as the first embodiment, so the diagram of the first embodiment 4 An explanation will be given with reference to FIG.
  • the upper noher layer 20 is composed of an alumina layer.
  • the barrier layer 20 is formed of the same material as the capacitor dielectric layer 15a, for example, BST or PZT, in the step of FIG. 6 (b).
  • the capacitor dielectric layer 15a is made of BST, a mixed gas of Ar gas and 0 gas is used.
  • the film formation conditions in this case are, for example, a flow ratio of Ar gas to 0 gas of 8: 1, gas pressure of 0.2 Pa.
  • the thermal expansion coefficients of the capacitor dielectric layer 15a and the upper barrier layer 20 become the same. Therefore, compared to the case where the capacitor dielectric layer 15a and the upper barrier layer 20 are each made of different materials, their adhesion is improved, so that when heat or mechanical stress is applied, Therefore, it is possible to prevent the film from being peeled off at the part where they are in contact (part A in FIG. 7C), and the reliability of the capacitive element 23 can be further enhanced.
  • the present embodiment is not limited to this, and the lower barrier layer 13 may also be made of BST, which is the same material as the capacitor dielectric layer 16a. In this way, since the lower barrier layer 13 and the upper barrier layer 20 both made of the same material are sandwiched from below the capacitor Q,
  • FIG. 9 is a cross-sectional view of the semiconductor device according to the present embodiment.
  • the semiconductor device includes the capacitive element manufactured in the first and second embodiments.
  • the semiconductor element 32 is provided with first electrode pads 33a to 33c corresponding to the pads 22a to 22c of the capacitive element 23, respectively.
  • the electrode pads 33a 33c are made of Au, and are electrically and mechanically connected to the pads 22a 22c by ultrasonic bonding.
  • the function of the capacitive element 23 in this case is not particularly limited.
  • the capacitive element 23 is preferably used as the coupling capacitor.
  • the semiconductor element 32 is provided with a second electrode pad 34, and the second electrode pad 34 is connected to a terminal 36 of a mounting board 30 such as a mother board via a solder bump 31. Electrically and mechanically connected.
  • the thickness of the capacitive element 23 manufactured in the first and second embodiments is about 10 ⁇ or less and is thinner than the height of the bump 31, the capacitive element 23 is Since it is not necessary to provide a recess for accommodating the mounting substrate 30, it can be easily mounted on the mounting substrate 30, which contributes to downsizing of the semiconductor device.
  • the capacitive element 23 When the capacitive element 23 is used as a decoupling capacitor, since the capacitive element 23 is directly mounted on the semiconductor element 32, the gap between the semiconductor element 32 and the capacitive element 23 is reduced. The length of the wiring can be shortened as much as possible. As a result, the wiring inductance can be reduced, the voltage S of the semiconductor element 32 can be effectively absorbed by the capacitive element 23, and the electrical characteristics of the semiconductor element 32 can be improved.
  • FIG. 10 is a cross-sectional view of the semiconductor device according to the present embodiment.
  • a semiconductor element 40 such as an LSI is fixed on the die pad 41a of the lead frame 41 by an adhesive (not shown).
  • electrode pads 44a-44c made of Au corresponding to the pads 23a-23c of the capacitive element 23 are formed.
  • the pads 23a-23c and the electrode pads 44a-44c are electrically and mechanically connected by ultrasonic bonding.
  • a bonding pad 43 is formed in the vicinity of the outer periphery of the semiconductor element 40, and the bonding pad 43 and the tip of the lead 41 are wire-bonded via a thin metal wire 42 such as a gold wire.
  • the fine metal wire 42, the semiconductor element 40, and the capacitor element 23 are sealed by a sealing resin (sealing body) 45, and they are prevented from being deteriorated by contact with outside air.
  • this capacitive element 23 as a decoupling capacitor for the semiconductor element 40, it is possible to improve the electrical characteristics of the semiconductor element 40 for the same reason as in the third embodiment.
  • the capacitive element of the present invention since the lower NOR layer under the capacitor and the upper barrier layer covering at least the capacitor dielectric layer and the lower barrier layer are included, these The barrier layer prevents water and the like, and prevents the capacitor dielectric layer from being deteriorated by the reducing atmosphere, which in turn increases the reliability of the capacitive element.
  • the capacitor is formed on the support substrate, and the support substrate is removed after the capacitor is formed. can do.
  • the upper barrier layer y covering the capacitor dielectric layer and the lower barrier layer is formed.
  • barrier layer Since the barrier layer is formed, these barrier layers prevent water from the outside from entering the capacitor dielectric layer, and can prevent the capacitor dielectric layer from deteriorating.
  • An upper barrier layer that covers at least the capacitor dielectric layer and the lower barrier layer.
  • Both the upper barrier layer and the capacitor dielectric layer are made of BST (Ba Sr TiO)
  • the flexible resin material includes polyimide resin, epoxy resin, bismaleide triazine (BT) resin, polytetrafluoroethylene (PTFE) resin, benzocyclobutene (BCB) resin, acrylic resin, and
  • the capacitor dielectric layer is a composite oxide containing at least one of Sr, Ba, Pb, Zr, Bi, Ta, Ti, Mg, and Nb. Capacitor element described in
  • At least one of the lower electrode and the upper electrode is Au, Cr, Cu, W, Pt
  • capacitor element according to appendix 1, wherein the capacitor element is composed of any one of Pd, Ru, Ru oxide, Ir, Ir oxide, and Pt oxide.
  • the upper barrier layer on the upper electrode and the lower electrode is respectively formed on the upper barrier layer.
  • a base material a lower barrier layer formed on the base material; a capacitor formed by sequentially forming a lower electrode, a capacitor dielectric layer, and an upper electrode on the lower barrier layer; and at least the above-mentioned A capacitor element having a capacitor dielectric layer and an upper barrier layer covering the lower barrier layer, and mounted on one surface of the semiconductor element;
  • a semiconductor device comprising: (6)
  • the other surface of the semiconductor element is fixed on the die pad, the bonding pad on one surface of the semiconductor element and the lead are wire-bonded by a thin metal wire, and at least the capacitor element, the semiconductor element, and 15.
  • first conductive layer, the dielectric layer, and the second conductive layer to form a capacitor composed of a lower electrode, a capacitor dielectric layer, and an upper electrode; and at least the capacitor dielectric Forming an upper barrier layer covering the body layer and the lower noria layer;
  • a method for manufacturing a capacitive element comprising: (7)
  • Appendix 21 The method for manufacturing a capacitive element according to appendix 17, further comprising a step of forming a protective layer on the upper barrier layer.
  • Appendix 22 The method for manufacturing a capacitive element according to appendix 21, wherein a layer containing a polyimide resin is formed as the protective layer.
  • the supplementary note 17 is characterized in that the step of forming the base material is performed by applying a resin on the support substrate and thermally curing the resin to obtain the base material.
  • BT polytetrafluoroethylene
  • PTFE polytetrafluoroethylene
  • BCB benzocyclobutene
  • Appendix 27 The method for manufacturing a capacitive element according to appendix 26, wherein a Ti-W alloy layer is formed as the adhesion layer.
  • Appendix 28 The method for manufacturing a capacitive element according to appendix 27, wherein the Ti_W alloy layer is formed by a DC sputtering method in which a substrate bias is applied.

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Abstract

　基材１２と、基材１２の上に形成された下部バリア層１３と、下部バリア層１３の上に下部電極１４ａ、キャパシタ誘電体層１５ａ、及び上部電極１６ａを順に形成してなるキャパシタＱ1、Ｑ2と、少なくともキャパシタ誘電体層１５ａと下部バリア層１３とを覆う上部バリア層２０と、を有することを特徴とする容量素子。                                                                 

Description

明 細 書
容量素子とその製造方法、及び半導体装置
技術分野
[0001] 本発明は、容量素子とその製造方法、及び半導体装置に関する。
背景技術
[0002] マイクロプロセッサ等の LSIは配線基板上に実装されて使用される力 S、 LSIのみを配 線基板に実装するのは稀で、通常はデカップリングキャパシタも配線基板に実装され る。そのデカップリングキャパシタは、 LSIの負荷インピーダンスが急激に変動したとき 等に電源電圧が変動するのを抑えたり、スイッチングノイズを低減させることにより、高 周波領域での LSIの動作を安定させる役割を担う。そして、 LSI等の半導体装置の更 なる高速化や低消費電力化を推し進めるには、このデカップリングキャパシタの性能 を向上させる必要がある。なお、文献によっては、デカップリングキャパシタのことをデ カップリングコンデンサやバイパスコンデンサと呼ぶこともある。
[0003] そのデカップリングキャパシタと LSIとの間には、これらを電気的に接続するための 配線が必要である力 その配線が長すぎると、配線のインダクタンスによって、電源電 圧の変動や高周波リップルをデカップリングキャパシタで吸収し難くなり、デカップリン グキャパシタの機能を十分に引き出せなレ、。
[0004] この点に鑑みて、特許文献 1では、セラミック配線基板上に誘電体層と電極とを積 層して薄膜キャパシタを形成することにより、キャパシタと LSIとの間の配線長を短くす るようにしている。
[0005] また、特許文献 2 - 4では、支持基板上に下部電極、キャパシタ誘電体層、及び上 部電極を積層することにより、インターポーザタイプの容量素子を構成し、配線基板と LSIとの間にそのインターポーザを揷入する構造が提案されている。
[0006] 図 1 (a)、 (b)は、そのようなインターポーザタイプの容量素子を用いて LSIを配線基 板に実装した場合の断面図である。
[0007] 図 1 (a)に示されるように、この従来例では、マザ一ボード 101の端子 102と、実装 基板 105の端子 104と力 第 1はんだバンプ 103によって電気的に接続されている。 そして、実装基板 105には凹部 105aが設けられており、その凹部 105aの中にインタ 一ポーザタイプの容量素子 107が収められ、容量素子 107と実装基板 105とが第 2 はんだバンプ 106によって電気的に接続される。更に、容量素子 107と実装基板 10 5のそれぞれの上面には第 3はんだバンプ 108が設けられ、 LSI等の半導体素子 109 がその第 3はんだバンプ 108によって容量素子 107と実装基板 105とに電気的に接 続される。
[0008] このような構造によれば、半導体素子 109の直下に容量素子 107が配されるので、 半導体素子 109と容量素子 107との間の配線長を短くできると共に、凹部 105aに半 導体素子 109を収めることによりパッケージの高さを低くすることができる。
[0009] なお、このようにパッケージの高さを低くする必要が無い場合には、図 1 (b)のように 凹部 105aを省く構造もある。
[0010] 次に、上記の図 1 (a)の構造で使用される容量素子の製造方法について、図 2 (a) 一 (d)を参照しながら説明する。図 2 (a)— (d)は、従来例に係る容量素子の製造 途中の断面図である。
[0011] 最初に、図 2 (a)に示すように、シリコン基板 110の上に二酸化シリコン層等の絶縁 層 111を形成した後、その上に下部電極 112、キャパシタ誘電体層 113、及び上部 電極 113をこの順に形成する。
[0012] これらの層のうち、キャパシタ誘電体層 113としては、大きなキャパシタ容量を得る ために、比誘電率の高い複合酸化物誘電体材料が使用される。また、この誘電体材 料の結晶配向性を高くし、且つキャパシタ誘電体層 113の成膜時の高温環境下に耐 えうる材料として、下部電極 112を構成する材料としては Pt (プラチナ）や Ir (イリジウム )が使用される。
[0013] そして、上記の下部電極 112、キャパシタ誘電体層 113、及び上部電極 1 14によつ てキャパシタ Qが構成される。
[0014] 次いで、図 2 (b)に示すように、フォトリソグラフィ法により上部電極 112とキャパシタ 誘電体層 113とをパターユングし、下部電極 112に至る深さのホール 115をこれらの 層に形成する。
[0015] 続いて、図 2 (c)に示すように、感光性ポリイミドを全面にスピンコートしてそれをべ ークすることにより絶縁性保護層 116とした後、この絶縁性保護層 116を露光、現像 して、ホール 115内に下部電極用開口 116aを形成すると共に、上部電極 114が露 出する上部電極用開口 116bを形成する。
[0016] 次に、図 2 (d)に示すように、電解めつき等を採用して各開口 116a、 116b内に金 属層を成長し、それを下部電極引出レ ッド 117、及び上部電極引出レ ッド 118と する。
[0017] 以上により、従来例に係る容量素子の基本構造が完成したことになる。
[0018] ところで、絶縁性保護層 116を構成するポリイミドをベータするとき、ポリイミドを構成 する酸無水化物とジァミンとが脱水縮重合反応して水を放出する。この反応式の一 例を図 3に示す。この例では、ワニスの状態で市販されているポリイミドにおいて、酸 無水物とジァミンとからポリアミック酸が生成され、これをベータすることで脱水縮重合 反応によって H 0が放出されている。
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[0019] し力しながら、キャパシタ誘電体層 113は、水等の還元性雰囲気によってその電気 的特性が劣化し、それにより電極層 112、 114の間のショートを誘発させる恐れがあ る。このような問題は、ポリイミドをベータするときだけでなぐ外部環境の水分がキヤ パシタ誘電体層 113に吸湿される場合や、還元雰囲気となるはんだバンプ 106、 10 8 (図 1 (a)参照）のリフロー雰囲気にキャパシタ誘電体層 113が曝されるときにも見ら れる。
[0020] 特に、下部電極 112を Ptで構成する場合は、水との触媒作用によって Ptがラジカル な水素を発生し、さらにその水素が Ptを容易に通り抜けてキャパシタ誘電体層 113に 至ってしまうので、キャパシタ誘電体層 113の劣化を防ぐ対策が必要となる。また、こ のラジカルな水素は、下部電極 112との界面におけるキャパシタ誘電体層に酸素欠 損を生じさせるので、これにより容量素子のリーク電流が増大する恐れもある。
[0021] この点に鑑み、キャパシタ誘電体層を強誘電体材料で構成する
FeRAM(P erroelectnc Ra
ndom Access Memory)では、特許文献 5に記載されるように、シリコン、チタン、及び アルミニウムのそれぞれの窒化物からなる保護膜を形成してキャパシタ誘電体層を保 護している。 [0022] また、特許文献 6では、チタン又はイリジウムの窒化物、或いはそれらの酸化物で水 素バリア層を構成し、この水素バリア層により、水素がキャパシタ誘電体層に浸入す るのを防いでいる。
[0023] 更に、特許文献 7では、水と反応して硬化する金属有機化合物（シリコンアルコキシ ド類)で保護層を構成することも提案されている。
[0024] そして、特許文献 8では、 La Niのような水素を貯蔵する性質のある材料で保護層を
5
構成することが提案されてレヽる。
特許文献 1 :特開平 4-211191号公報
特許文献 2：特開 2001 - 68583号公報
特許文献 3：特開 2001 - 35990号公報
特許文献 4 :特開平 7— 176453号公報
特許文献 5 :特開平 7 - 111318号公報
特許文献 6 :特開 2003— 282827号公報
特許文献 7：特開平 7 - 273297号公報
特許文献 8：特開 2003 - 282830号公報
発明の開示
[0025] 本発明の目的は、上記したインターポーザ構造を採用せずに半導体素子との接続 距離を短くすることができ、且つ、還元性雰囲気におけるキャパシタ特性の劣化を防 止することができる容量素子とその製造方法、及び半導体装置を提供することにある
[0026] 本発明の一観点によれば、基材と、前記基材の上に形成された下部バリア層と、前 記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形成し てなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う 上部バリア層と、を有する容量素子が提供される。
[0027] この容量素子によれば、下部バリア層と上部バリア層とによってキャパシタがその上 下から包まれる構造となる。そのため、高湿度環境における水分や、その水分から生 成された水素がこれらのバリア層でブロックされるので、水素等の還元性雰囲気によ つてキャパシタ誘電体層に酸素欠陥等のダメージが入るのが防止され、容量素子の 信頼性が向上する。
[0028] また、上記の上部バリア層をキャパシタ誘電体層と同じ材料で構成することにより、 キャパシタ誘電体層と上部バリア層との熱膨張係数が同じになる。その結果、キャパ シタ誘電体層と上部バリア層とをそれぞれ異種の材料で構成する場合と比較してこ れらの密着性が良好になるので、熱や機械的なストレスが印加されたときに、これら力 接する部分における膜の剥離を防止でき、容量素子の信頼性がより一層高まる。
[0029] 更に、下部バリア層をもキャパシタ誘電体層と同じ材料で構成することにより、共に 同じ材料よりなる下部バリア層と上部バリア層によりキャパシタが挟まれるので、熱膨 張係数の違いに起因する膜剥がれがさらに効果的に防止される。
[0030] このような容量素子を構成する基材としてフィルム状のものを採用することで、容量 素子の厚さが極めて薄くなり、電子機器の小型化に寄与することが可能となる。
[0031] その容量素子の厚さは 10 z m以下であるのが好ましい。
[0032] また、本発明の別の観点によれば、半導体素子と、基材と、前記基材の上に形成さ れた下部バリア層と、前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び 上部電極を順に形成してなるキャパシタと、少なくとも前記キャパシタ誘電体層と前記 下部バリア層とを覆う上部バリア層とを有し、前記半導体素子の一方の面上に実装さ れた容量素子と、を有する半導体装置が提供される。
[0033] この半導体装置を構成する容量素子は、上記のように還元性雰囲気に対する耐性 が良好なので、この半導体装置の信頼性も高められる。
[0034] 更に、本発明の他の観点によれば、支持基板の上に基材を形成する工程と、前記 基材の上に下部バリア層を形成する工程と、前記下部バリア層の上に、第 1導電層、 誘電体層、及び第 2導電層を順に形成する工程と、前記第 1導電層、前記誘電体層 、及び前記第 2導電層をパターユングして、下部電極、キャパシタ誘電体層、及び上 部電極で構成されるキャパシタを形成する工程と、少なくとも前記キャパシタ誘電体 層と前記下部バリア層とを覆う上部バリア層を形成する工程と、前記上部バリア層を 形成した後に、前記支持基板を除去する工程と、を有する容量素子の製造方法が提 供される。
[0035] この容量素子の製造方法によれば、支持基板の上にキャパシタを形成し、そのキヤ パシタが形成された後に支持基板を除去するので、容量素子の製造途中における ハンドリングが良好になる。
[0036] また、キャパシタの形成後に、キャパシタ誘電体層と下部バリア層とを覆う上部バリ ァ層を形成するので、下部バリア層と上部バリア層とによってキャパシタが包まれ、こ れらのバリア層によって水素や水等がキャパシタ誘電体層に浸入するのが防がれて
、キャパシタ誘電体層が劣化するのが防がれる。
[0037] 特に、上部バリア層の上に保護層を形成する場合、保護層の形成時に発生する水 や水素がこれらのバリア層によって効果的にブロックされ、保護層の形成とキャパシタ の劣化の防止とを両立させることが可能となる。
[0038] そのような保護層としては例えばポリイミド樹脂を含む層があり、このポリイミド樹脂を ベータする際に生成される水が上記の下部バリア層と上部バリア層とによって効果的 にブロックされる。
[0039] また、基材を形成する工程は、支持基板の上に樹脂を塗布し、該樹脂を熱硬化さ せて基材とすることにより行われるのが好ましい。このようにすることで、容量素子が可 撓性を得ると共にその厚さが薄くなるので、電子機器の小型化を推し進めることがで きる。
[0040] そして、基材を形成する工程において、支持基板の上に密着層を形成し、この密着 層の上に基材を形成してもよい。これにより、支持基板と密着層との密着強度が高め られ、製造途中にこれらが互いに剥離するのが防がれ、容量素子の生産性を高める ことが可能となる。
[0041] このような密着層としては例えば Ti-W合金層がある。その Ti-W合金層は、基板バイ ァスを印加する DCスパッタ法により形成するのが好ましレ、。このようにすると、 Ti-Wの 粒成長が制御できるので、 Ti_W合金層の応力が緩和され、応力に起因するクラック が基材に入り難くなる。
図面の簡単な説明
[0042] [図 1]図 1 (a)、 (b)は、従来例に係るインターポーザタイプのキャパシタを用いて LSI を配線基板に実装した場合の断面図である。
[図 2]図 2 (a)一 (d)は、従来例に係る容量素子の製造途中の断面図である。 [図 3]図 3は、ポリイミドを構成する酸無水化物とジァミンとが脱水縮重合反応して水を 放出する際の化学式の一例である。
[図 4]図 4 (a)一 (c)は、本発明の第 1実施形態に係る容量素子の製造途中の断面図 (その 1)である。
[図 5]図 5 (a)一 (c)は、本発明の第 1実施形態に係る容量素子の製造途中の断面図 (その 2)である。
[図 6]図 6 (a)一 (c)は、本発明の第 1実施形態に係る容量素子の製造途中の断面図 (その 3)である。
[図 7]図 7 (a)一 (c)は、本発明の第 1実施形態に係る容量素子の製造途中の断面図 (その 4)である。
[図 8]図 8は、本発明の第 1実施形態に係る容量素子の平面図である。
[図 9]図 9は、本発明の第 3実施形態に係る半導体装置の断面図である。
[図 10]図 10は、本発明の第 4実施形態に係る半導体装置の断面図である。
発明を実施するための最良の形態
[0043] 以下に、本発明を実施するための最良の形態について、添付図面を参照しながら 詳細に説明する。
[0044] (1)第 1実施形態
図 4一図 7は、本発明の第 1実施形態に係る容量素子の製造途中の断面図である
[0045] この容量素子を製造するには、まず図 4 (a)に示すように、スパッタ法により厚さ 300 nmの Ti (チタン)層と厚さ約 25 Onmの銅層とをシリコン基板（支持基板） 10の上に形成 し、これらを密着層 11とする。
[0046] 次いで、シリコン基板 10をスピンコータ（不図示）内に入れ、回転数 1000卬 m、塗布 時間 30秒の条件で、溶剤に溶解された液状（ワニス）のポリイミド樹脂を密着層 1 1の 上にスピンコートする。続いて、ホットプレート（不図示）の上にシリコン基板 10を載せ 、基板温度 90°Cでこのポリイミド樹脂を加熱してプリキュアした後、基板温度 400°C でベータして熱硬化することにより、厚さ約 5 /i mのフィルム状の基材 12を形成する。
[0047] 基材 12は、このようにポリイミド樹脂のような可撓性樹脂材料で構成されるのが好ま しい。その可撓性樹脂材料としては、ポリイミド榭脂の他に、エポキシ樹脂、ビスマレ イド'トリァジン（BT)樹脂、ポリテトラフルォロエチレン（PTFE)樹脂、ベンゾシクロブテ ン（BCB)樹脂、アクリル樹脂、及びジァリルフタレート樹脂のいずれかがある。
[0048] このうち、エポキシ樹脂で基材 12を構成する場合は、回転数 2000rpm、塗布時間 30秒の条件で、密着層 11の上にエポキシワニスを lO x mの厚さにスピンコートする。 その後、基板温度 60°Cの条件でこのエポキシワニスをプリベータした後、基板温度 3 00°Cで本ベータを行い基材 12とする。
[0049] その基材 12は、密着層 11によってシリコン基板 10との密着強度が高められており 、製造途中でシリコン基板 10から剥離されるのが防止されている。
[0050] 続レ、て、図 4 (b)に示すように、 Arガスと〇ガスとの混合ガスをスパッタガスとして使
2
用するスパッタ法により、絶縁性の下部バリア層 13として非晶質金属酸化物層、例え ばアルミナ（A1 0 )層を約 lOOnmの厚さに形成する。そのスパッタの条件としては、例
2 3
えば、基板温度 80°C、 RF (高周波電力）のパワー 500W、ガス圧力 0· lPa、 Arガスと 0ガスとの流量比 5 : 1が採用される。
2
[0051] この下部バリア層 13を構成するアルミナ層は、外部の水から後述のキャパシタ誘電 体層を保護する目的で形成されるが、アルミナ層の膜密度を 2· 6g/cmとすることに
3
より、水をブロックする効果が最も高められる。
[0052] なお、下部バリア層 13を構成する材料は非晶質金属酸化物材料に限定されず、酸 化シリコン (SiO )又は窒化シリコン (Si N )で下部バリア層 12を構成してもよい。
2 3 4
[0053] 次に、図 4 (c)に示す断面構造を得るまでの工程について説明する。
[0054] まず、 DCスパッタ法により、厚さ約 50nmの Ti-W合金層と厚さ 200nmの Pt (プラチナ )層とをこの順に形成し、これらを第 1導電層 14とする。この第 1導電層 14を構成する 層のうち、 Ti-W合金層は、その上の Pt層と樹脂層 12との密着性を高める層として機 能するが、その応力が大きすぎると樹脂層 12にクラックが入る恐れがある。そこで、こ の Ti_W合金層を形成する DCスパッタ法では、基板バイアスを印加することにより Ti_Wの粒成長を促進させ、 Ti-W合金層の応力を緩和させるのが好ましい。
[0055] なお、第 1導電層 14を構成する材料は上記に限定されず、 Au、 Cr、 Cu、 W、 Pt、 Pd 、 Ru、 Ru酸化物、 Ir、 Ir酸化物、及び Pt酸化物のうちのいずれかで第 1導電層 14を構 成してもよい。
[0056] 続いて、 Arガスと 0ガスとの混合ガスをスパッタガスとするスパッタ法を用いて、第 1
2
導電層 14の上に誘電体層 15として Ba Sr TiO (以下、 BSTと言う）を厚さ lOOnmに
1 - 3
形成する。この BSTの成膜条件は特に限定されないが、本実施形態では、基板温度 200。C、ガス圧力 0. lPa、 Arガスと 0ガスとの流量比 4 : 1、ターゲットへの印加電力 5
2
00W、成膜時間 30分の条件を採用する。このような条件によれば、誘電率が 100で 誘電損失が 1%以下の BSTを成膜することができる。
[0057] この BSTは、その下の第 1導電層 14を構成する Pt層の作用により配向が一方向に 揃えられ、高誘電体特性が改善される。
[0058] なお、誘電体層 15を構成する材料は BSTに限定されず、 Pb(Zr,Ti)0 (以下、 PZTと
3
言う）により誘電体層 15を構成してもよい。この PZTは、 Arガスと〇ガスとの混合ガス
2
をスパッタガスとして使用するスパッタ法により形成され、その成膜条件としては、例 えば、基板温度 200°C、ガス圧力 0. 5Pa、 Arガスと 0ガスとの流量比 9 : 1、ターゲット
2
への印加電力 120W、成膜時間 60分の条件が採用される。この条件によれば、誘電 率が 200で厚さが lOOnmの PZT層を形成することができる。
[0059] また、 BSTや PZTの他に、 Sr、 Ba、 Pb、 Zr、 Bi、 Ta、 Ti、 Mg、及び Nbの少なくとも一つ を含む複合酸化物で誘電体層 15を構成してもよい。
[0060] その後に、スパッタ法により Pt層を厚さ 200nmに形成し、それを第 2導電層 16とする
。なお、 Pt層に代免て、 Au、 Cr、 Cu、 W、 Pd、 Ru、 Ru酸ィ匕物、 Ir、 Ir酸ィ匕物、及び Pt酸 ィ匕物のうちのレ、ずれかで第 2導電層 16を構成してもよレ、。
[0061] 次に、図 5 (a)に示すように、上部電極形状の第 1レジストパターン 17を第 2導電層
16の上に形成し、この第 1レジストパターン 17をマスクにして Arイオンミリング法により 第 2導電層 16をエッチングして上部電極 16aとする。この後に、第 1レジストパターン
17は除去される。
[0062] 次に、図 5 (b)に示すように、キャパシタ誘電体層形状の第 2レジストパターン 18を 誘電体層 15の上に形成し、第 2レジストパターン 18をマスクにしながら Arイオンミリン グ法により誘電体層 15をエッチングしてキャパシタ誘電体層 15aとする。この後に、 第 2レジストパターン 18は除去される。 [0063] 更に、図 5 (c)に示されるように、下部電極形状の第 3レジストパターン 19を第 1導 電層 14の上に形成し、この第 3レジストパターン 19をマスクにして Arイオンミリング法 により第 1導電層 14をエッチングして下部電極 14aとする。この後に、第 3レジストパタ ーン 19は除去される。
[0064] 以上により、図 6 (a)に示すように、下部電極 14a、キャパシタ誘電体層 15a、及び 上部電極 16aをこの順に積層してなる二つのキャパシタ Q、 Q力 下部電極 14aを
1 2
共通にして形成されることになる。
[0065] 続いて、図 6 (b)に示すように、 Arガスと 0ガスとの混合ガスをスパッタガスとして使
2
用するスパッタ法により、絶縁性の上部バリア層 20としてアルミナ (A1 0 )層を約 100
2 3
nmの厚さに形成する。そのスパッタの条件は特に限定されず、例えば、下部バリア層 13の成膜条件と同様の条件が採用される。
[0066] また、上部バリア層 13を構成する材料はアルミナのような非晶質金属酸化物材料 に限定されず、酸化シリコン (SiO )又は窒化シリコン (Si N )で上部バリア層 20を構成
2 3 4
してもよい。
[0067] 次に、図 6 (c)に示す断面構造を得るまでの工程について説明する。
[0068] まず、上部バリア層 20の上に、回転数 1500卬 m及び塗布時間 30秒の条件で、シラ ンカップリング剤としてアミノプロピルトリエトキシシラン（NH (CH ) Si(OCH ) )をスピン
2 2 3 2 3 コートし、それを基板温度 400°Cの条件でホットプレート上でキュアする。続いて、回 転数 1000卬 m及び塗布時間 30秒の条件で、上記のシランカップリング剤の上に感 光性ポリイミド樹脂を塗布する。次いで、この感光性ポリイミド樹脂を露光、現像するこ とによりパターニングし、基板温度 400°Cの条件でそれをベータすることにより、厚さ が約 3 x mの保護層 21とする。上記の露光、現像により、その保護層 21には、上部 電極 16aの上に第 1ホール 21a、 21bが形成されると共に、上部電極 16aで覆われて いない下部電極 14の上に第 2ホール 21cが形成される。
[0069] なお、保護層 21を構成する材料はポリイミド樹脂に限定されず、感光性 BCB樹脂で 保護層 21を構成してもよい。その場合は、回転数 2000rpm及び塗布時間 30秒の条 件で、上部バリア層 20の上に BCBワニスを厚さ 4. 5 μ πιにスピンコートする。次いで、 基板温度 70°Cでこの BCBワニスをプリベータした後、露光、現像して各ホール 21a— 21cを形成し、基板温度 260°Cの条件で本ベータを行い、厚さが 3 /i mの保護層 21 を形成する。
[0070] 続いて、図 7 (a)に示すように、 Arをエッチングガスとするプラズマエッチングにより、 保護層 21をマスクにしながら上部バリア層 20をエッチングする。これにより、上 部バリア層 20には、上部電極 16aが露出する第 1開口 20a、 20bと、下部電極 14aが 露出する第 2開口 20cとが形成されることになる。
[0071] 次に、図 7 (b)に示す断面構造を得るまでの工程について説明する。
[0072] まず、スパッタ法により厚さ 0. の Cr (クロム）層と厚さ l x mの銅層とをこの順に 形成した後、電解めつきによりこれらの上に金層を厚さ 10 μに形成する。その後に、 これらの金属層をパターユングすることにより、第 1開口 20aと第 1ホール 21 aを介して 上部電極 16aと電気的に接続される上部電極引出しパッド 22a、 22bと、第 2開口 20 bと第 2ホール 21cを介して下部電極 14aと電気的に接続される下部電極引出レ ッ ド 22cとを形成する。
[0073] 次に、図 7 (c)に示す断面構造を得るまでの工程について説明する。
[0074] まず、 CMP(Chemical Mechanical Polishing)法により、キャパシタ Q、 Qが作製され
1 2 ていない側のシリコン基板 10の表面を研磨し、シリコン基板 10の厚さを 50 μ πι程度 に薄くして、次のウエットエッチングによるシリコン基板 10のエッチングを容易にする。 その後、フッ酸の中にシリコン基板 10を浸すことにより、シリコン基板 10をウエットエツ チングして完全に除去すると共に、密着層 11もフッ酸によってエッチングして除去す る。
[0075] 図 8は、この工程を終了した後の平面図であり、先の図 7 (c)は、図 8の I一 I線に沿う 断面図に相当する。なお、図 8では、基材 12と、キャパシタ Q、 Qを構成する下部電
1 2
極 14a、キャパシタ誘電体層 15a、及び上部電極 16aのみを示し、それ以外の要素 は省いてある。
[0076] 以上により、本実施形態に係る容量素子 23の基本構造が完成したことになる。
[0077] この容量素子 23は、それを構成する基材 12と保護層 21のいずれもがスピンコート で成膜されたポリイミドよりなるので可撓性を有する。更に、上記のスピンコートと併せ て、キャパシタ誘電体層 15aをスパッタ法により形成したので、基材 12から保護層 21 までを合わせた容量素子の厚さを 10 / m以下にまで薄くすることができる。なお、基 材 12としてエポキシ樹脂を使用する場合は、容量素子 23の厚さは約 7 / mとなる。
[0078] これに対し、 BaTiOのような高誘電率材料を主成分とするセラミックフィラーとェポキ
3
シ樹脂とを混合し、それらをドクターブレード法によって伸延して得られたフィルム材 料をキャパシタ誘電体層として使用することも考えられる。この場合は、多層配線基 板の層間にこのフィルム材料を揷入し、多層配線基板の配線層とフィルム材料とでキ ャパシタを構成することになる。し力、しながら、この構造では、キャパシタ誘電体層とな るフィルム材料の誘電率を高めるために、平均粒径が数 μ mの誘電体フィラーをフィ ルム材料に含有させる必要があるため、そのフィラーによってキャパシタの厚さが 20 一 100 μ mとなり、本実施形態のような極薄の容量素子を実現することはできない。
[0079] 上記した本実施形態によれば、図 7 (c)に示されるように、下部バリア層 13と上部バ リア層 20によりキャパシタ Q、 Qをその上下力も包むようにした。そのため、電極 14a
1 2
、 15aを構成する Ptの触媒作用により、ポリイミドを熱硬化して保護層 21とする際に生 成する水や、高湿度環境における水分等から水素が発生しても、その水素や水が各 バリア層 13、 20によってブロックされる。そのため、水素等の還元性雰囲気によって キャパシタ誘電体層 15aに酸素欠陥等のダメージが入るのが防止され、容量素子 23 の信頼性を向上させることができると共に、その寿命を従来よりも延伸させることが可 能
となる。
[0080] 更に、上記によれば、リジッドなシリコン基板 10の上にキャパシタ Q 、
1、 Qを形成し 2 キャパシタ Q
1、 Qの基本構造が完成した後にシリコン基板 10をエッチングして除去 2
するので、容量素子 23の製造途中におけるハンドリングを良好にすることができる。
[0081] しかも、容量素子 23を構成する基材 12と保護層 21のいずれもがスピンコートで成 膜されたポリイミドよりなるので、薄くて可撓性を有する容量素子 23を得ることができ、 電子機器の小型化に寄与することができる。
[0082] (2)第 2実施形態
本実施形態は、第 1実施形態と比較して下部バリア層 13及び上部バリア層 20を構 成する材料のみが異なり、それ以外は第 1実施形態と同じなので、第 1実施形態の図 4一図 7を参照して説明する。
[0083] 第 1実施形態では上部ノ^ァ層 20をアルミナ層で構成した。これに対し、本実施形 態では、図 6 (b)の工程において、キャパシタ誘電体層 15aと同じ材料、例えば BST や PZTでバリア層 20を構成する。
[0084] 例えば、キャパシタ誘電体層 15aが BSTよりなる場合は、 Arガスと 0ガスとの混合ガ
2
スをスパッタガスとして使用するスパッタ法により、キャパシタ Q さ 1
1、 Q上に BSTを厚 2
OOnmに堆積し、それを上部ノ^ァ層 20とする。そして、この場合の成膜条件としては 、例えば Arガスと 0ガスとの流量比 8 : 1、ガス圧力 0. 2Pa
2 、 RFパワー 800W、基板温 度を室温とする条件が採用される。このように基板温度を加熱しない条件を採用する ことで、 BSTは結晶化せず、アモルファス状態となる。
[0085] 上記のように、キャパシタ誘電体層 15aと同じ材料で上部バリア層 20を構成するこ とにより、キャパシタ誘電体層 15aと上部バリア層 20との熱膨張係数が同じになる。そ のため、キャパシタ誘電体層 15aと上部バリア層 20とをそれぞれ異種の材料で構成 する場合と比較してこれらの密着性が良好になるので、熱や機械的なストレスが印加 されたときに、これらが接する部分（図 7 (c)の A部）における膜の剥離を防止でき、容 量素子 23の信頼性をより一層高めることができる。
[0086] なお、本実施形態はこれに限定されず、下部バリア層 13もキャパシタ誘電体層 16a と同じ材料である BSTで構成してもよい。このようにすると、共に同じ材料よりなる下部 バリア層 13と上部バリア層 20によりキャパシタ Q 下から挟まれるので、
1、 Qがその上
2
熱膨張係数の違いに起因する膜剥がれをさらに効果的に防止することができる。
[0087] (3)第 3実施形態
図 9は、本実施形態に係る半導体装置の断面図である。
[0088] 図 9に示されるように、この半導体装置は、第 1、第 2実施形態で作製した容量素子
23を、 LSI等の半導体素子 32上に実装したものである。半導体素子 32には、容量素 子 23の各パッド 22a— 22cに対応する第 1電極パッド 33a— 33cが設けられる。その 電極パッド 33a 33cは、 Auよりなり、超音波接合によりパッド 22a 22cと電気的且 つ機械的に接続される。
[0089] この場合の容量素子 23の機能は特に限定されないが、半導体素子 32に対するデ カップリングキャパシタとして容量素子 23を使用するのが好ましい。
[0090] 更に、この半導体素子 32には第 2電極パッド 34が設けられており、その第 2電極パ ッド 34は、はんだバンプ 31を介してマザ一ボード等の実装基板 30の端子 36と電気 的且つ機械的に接続される。
[0091] そのような半導体装置によれば、第 1、第 2実施形態で作製した容量素子 23の厚さ が約 10 μ πι以下であり、バンプ 31の高さよりも薄いので、容量素子 23を収める凹部 を実装基板 30に設ける必要が無ぐ実装基板 30に容易に実装することができ、半導 体装置の小型化に寄与することができる。
[0092] また、容量素子 23をデカップリングキャパシタとして使用する場合には、半導体素 子 32の上に容量素子 23が直接実装されてレ、るので、半導体素子 32と容量素子 23 との間の配線の長さを極力短くすることができる。その結果、配線のインダクタンスを 小さくすることができ、半導体素子 32の電圧変動を容量素子 23で効果的に吸収す ること力 Sでき、半導体素子 32の電気的な特性を向上させることができる。
[0093] (4)第 4実施形態
図 10は、本実施形態に係る半導体装置の断面図である。
[0094] 図 10に示すように、この半導体装置では、リードフレーム 41のダイパッド 41aの上 に、不図示の接着剤により LSI等の半導体素子 40が固着される。その半導体素子 40 の回路形成面には、容量素子 23の各パッド 23a— 23cに対応する Auよりなる電極パ ッド 44a— 44cが形成されている。そして、各パッド 23a— 23cと電極パッド 44a— 44c とは、超音波接合によって電気的且つ機械的に接続される。
[0095] 半導体素子 40の外周近傍にはボンディングパッド 43が形成され、そのボンディン グパッド 43とリード 41の先端とが金線等の金属細線 42を介してワイヤボンディングさ れている。その金属細線 42と半導体素子 40、及び容量素子 23は、封止樹脂（封止 体) 45によって封止されており、それらが外気に触れて劣化するのが防止されている
[0096] このような半導体装置では、第 1、第 2実施形態で作製した容量素子 23の厚さが 10 z m以下と薄ぐ金属細線 42の高さ H ( = 150 z m)を越えなレ、。そのため、封止樹脂 45を成型するのに使用されるモールド金型のキヤビティと容量素子 23とが干渉せず 、既存の半導体装置の外形サイズを変更すること無しにそのまま流用することができ 、半導体装置の設計を簡略化することが可能となる。
[0097] 更に、半導体素子 40に対するデカップリングキャパシタとしてこの容量素子 23を使 用することで、第 3実施形態と同じ理由により、半導体素子 40の電気的な特性を向上 させること力できる。
[0098] 以上説明したように、本発明に係る容量素子によれば、キャパシタ下の下部ノ リア 層と、少なくともキャパシタ誘電体層と下部バリア層とを覆う上部バリア層とを有するの で、これらのバリア層によって水等がブロックされ、還元性雰囲気によってキャパシタ 誘電体層が劣化するのを防止することができ、ひいては容量素子の信頼性を高める こと力 Sできる。
[0099] また、本発明に係る容量素子の製造方法によれば、支持基板の上にキャパシタを 形成し、キャパシタを形成した後に支持基板を除去するので、容量素子の製造途中 におけるハンドリングを良好にすることができる。
[0100] しかも、キャパシタの形成後に、キャパシタ誘電体層と下部バリア層とを覆う上部バ y
ァ層を形成するので、これらのバリア層によって外部からの水等がキャパシタ誘電体 層に浸入するのが防がれて、キャパシタ誘電体層が劣化するのを防ぐことができる。
[0101] 以下に、本発明の特徴について付記する。
[0102] (付記 1) 基材と、
前記基材の上に形成された下部バリア層と、
前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形 成してなるキャパシタと、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層と、 を有することを特徴とする容量素子。 （1)
(付記 2) 前記上部バリア層は、前記キャパシタ誘電体層と同じ材料で構成される ことを特徴とする付記 1に記載の容量素子。 (2)
(付記 3) 前記上部バリア層と前記キャパシタ誘電体層は、共に BST(Ba Sr TiO )
x 1-x 3 又は PZT(Pb(Zr,Ti)0 )により構成されることを特徴とする付記 2に記載の容量素子。 ( 3)
(付記 4) 前記下部ノ リア層は、前記キャパシタ誘電体層と同じ材料で構成される ことを特徴とする付記 2に記載の容量素子。 （4)
(付記 5) 前記下部バリア層と前記上部バリア層の少なくとも一方は、非晶質金属 酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴と する付記 1に記載の容量素子。
[0103] (付記 6) 前記基材は可撓性樹脂材料で構成されることを特徴とする付記 1に記載 の容量素子。 （5)
(付記 7) 前記可撓性樹脂材料は、ポリイミド樹脂、エポキシ樹脂、ビスマレイド'トリ ァジン（BT)樹脂、ポリテトラフルォロエチレン（PTFE)樹脂、ベンゾシクロブテン（BCB )樹脂、アクリル樹脂、及びジァリルフタレート樹脂のいずれかであることを特徴とする 付記 6に記載の容量素子。
[0104] (付記 8) 前記基材はフィルム状であることを特徴とする付記 1に記載の容量素子。
[0105] (付記 9) 前記基材、前記下部バリア層、前記キャパシタ、及び前記上部バリア層 を合わせた高さが 10 / mよりも低いことを特徴とする付記 1に記載の容量素子。
[0106] (付記 10) 前記上部ノくリア層の上に保護層が形成されたことを特徴とする付記 1に 記載の容量素子。
[0107] (付記 11) 前記キャパシタ誘電体層は、 Sr、 Ba、 Pb、 Zr、 Bi、 Ta、 Ti、 Mg、及び Nb の少なくとも一つを含む複合酸化物であることを特徴とする付記 1に記載の容量素子
[0108] (付記 12) 前記下部電極と前記上部電極の少なくとも一方は、 Au、 Cr、 Cu、 W、 Pt
、 Pd、 Ru、 Ru酸化物、 Ir、 Ir酸化物、及び Pt酸化物のうちのいずれかで構成されること を特徴とする付記 1に記載の容量素子。
[0109] (付記 13) 前記上部電極と前記下部電極の上の前記上部バリア層にそれぞれ第
1、第 2開口が形成され、
前記第 1開口を通じて前記下部電極と電気的に接続される下部電極用引出レ ッ ドと、
前記第 2開口を通じて前記上部電極と電気的に接続される上部電極用引出レ ッ ドとを更に備えたことを特徴とする付記 1に記載の容量素子。
[0110] (付記 14) 半導体素子と、
基材と、前記基材の上に形成された下部ノ リア層と、前記下部バリア層の上に下部 電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくと も前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記半 導体素子の一方の面上に実装された容量素子と、
を有することを特徴とする半導体装置。 （6)
(付記 15) 前記容量素子が、前記半導体素子に対するデカップリングキャパシタと して機能することを特徴とする付記 14に記載の半導体装置。
[0111] (付記 16) ダイパッド及びリードを有するリードフレームを備え、
前記半導体素子の他方の面が前記ダイパッド上に固着され、前記半導体素子の一 方の面のボンディングパッドと前記リードとが金属細線によってワイヤボンディングさ れると共に、少なくとも前記容量素子、前記半導体素子、及び前記金属細線が封止 体によって封止されたことを特徴とする付記 14に記載の半導体装置。
[0112] (付記 17) 支持基板の上に基材を形成する工程と、
前記基材の上に下部バリア層を形成する工程と、
前記下部バリア層の上に、第 1導電層、誘電体層、及び第 2導電層を順に形成する 工程と、
前記第 1導電層、前記誘電体層、及び前記第 2導電層をパターユングして、下部電 極、キャパシタ誘電体層、及び上部電極で構成されるキャパシタを形成する工程と、 少なくとも前記キャパシタ誘電体層と前記下部ノ リア層とを覆う上部バリア層を形成 する工程と、
前記上部バリア層を形成した後に、前記支持基板を除去する工程と、
を有することを特徴とする容量素子の製造方法。 (7)
(付記 18) 前記上部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形 成することを特徴とする付記 17に記載の容量素子の製造方法。 (8)
(付記 19) 前記下部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形 成することを特徴とする付記 17に記載の容量素子の製造方法。 (9) (付記 20) 前記下部ノ リア層と前記上部バリア層の少なくとも一方として、非晶質 金属酸化物材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特 徴とする付記 17に記載の容量素子の製造方法。
[0113] (付記 21) 前記上部バリア層の上に保護層を形成する工程を有することを特徴と する付記 17に記載の容量素子の製造方法。
[0114] (付記 22) 前記保護層としてポリイミド樹脂を含む層を形成することを特徴とする付 記 21に記載の容量素子の製造方法。
[0115] (付記 23) 前記支持基板としてシリコン基板を使用し、
前記支持基板を除去する工程において、フッ酸によって前記シリコン基板をエッチ ングして除去することを特徴とする付記 17に記載の容量素子の製造方法。 (10) (付記 24) 前記基材を形成する工程は、前記支持基板の上に樹脂を塗布し、該 樹脂を熱硬化させて前記基材とすることにより行われることを特徴とする付記 17に記 載の容量素子の製造方法。
[0116] (付記 25) 前記樹脂として、ポリイミド樹脂、エポキシ樹脂、ビスマレイド'トリァジン
(BT)樹脂、ポリテトラフルォロエチレン (PTFE)樹脂、ベンゾシクロブテン (BCB)樹脂
、アクリル樹脂、及びジァリルフタレート樹脂のいずれ力を採用することを特徴とする 付記 24に記載の容量素子の製造方法。
[0117] (付記 26) 前記基材を形成する工程において、前記支持基板の上に密着層を形 成し、該密着層の上に前記基材を形成することを特徴とする付記 17に記載の容量素 子の製造方法。
[0118] (付記 27) 前記密着層として Ti-W合金層を形成することを特徴とする付記 26に記 載の容量素子の製造方法。
[0119] (付記 28) 前記 Ti_W合金層を、基板バイアスを印加する DCスパッタ法により形成 することを特徴とする付記 27に記載の容量素子の製造方法。

Claims

請求の範囲
[I] 基材と、
前記基材の上に形成された下部バリア層と、
前記下部バリア層の上に下部電極、キャパシタ誘電体層、及び上部電極を順に形 成してなるキャパシタと、
少なくとも前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層と、 を有することを特徴とする容量素子。
[2] 前記上部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴 とする請求項 1に記載の容量素子。
[3] 前記上部バリア層と前記キャパシタ誘電体層は、共に BST(Ba Sr TiO )又は
1
PZT(Pb(Zr,Ti)0 )により構成されることを特徴とする請求項 2に記載の容量素子。
3
[4] 前記下部バリア層は、前記キャパシタ誘電体層と同じ材料で構成されることを特徴 とする請求項 2に記載の容量素子。
[5] 前記下部バリア層と前記上部バリア層の少なくとも一方は、非晶質金属酸化物材料
、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする請求項 1 に記載の容量素子。
[6] 前記基材は可撓性樹脂材料で構成されることを特徴とする請求項 1に記載の容量 素子。
[7] 前記可撓性樹脂材料は、ポリイミド樹脂、エポキシ樹脂、ビスマレイド ·トリアジン (BT )樹脂、ポリテトラフルォロエチレン (PTFE)樹脂、ベンゾシクロブテン（BCB)樹脂、ァ クリル樹脂、及びジァリルフタレート樹脂のレ、ずれかであることを特徴とする請求項 6 に記載の容量素子。
[8] 前記基材はフィルム状であることを特徴とする請求項 1に記載の容量素子。
[9] 前記基材、前記下部バリア層、前記キャパシタ、及び前記上部バリア層を合わせた 高さが 10 / mよりも低いことを特徴とする請求項 1に記載の容量素子。
[10] 前記上部バリア層の上に保護層が形成されたことを特徴とする請求項 1に記載の容 里^子。
[II] 前記キャパシタ誘電体層は、 Sr、 Ba、 Pb、 Zr、 Bi、 Ta、 Ti、 Mg、及び Nbの少なくとも 一つを含む複合酸化物であることを特徴とする請求項 :Lに記載の容量素子。
[12] 前記下部電極と前記上部電極の少なくとも一方は、 Au、 Cr、 Cu、 W、 Pt、 Pd、 Ru、 Ru酸
化物、 Ir、 Ir酸化物、及び Pt酸化物のうちのいずれかで構成されることを特徴とする請 求項 1に記載の容量素子。
[13] 前記上部電極と前記下部電極の上の前記上部バリア層にそれぞれ第 1、第 2開口 が形成され、
前記第 1開口を通じて前記下部電極と電気的に接続される下部電極用引出レ ッ ドと、
前記第 2開口を通じて前記上部電極と電気的に接続される上部電極用引出レ ッ ドとを更に備えたことを特徴とする請求項 1に記載の容量素子。
[14] 半導体素子と、
基材と、前記基材の上に形成された下部ノ リア層と、前記下部バリア層の上に下部 電極、キャパシタ誘電体層、及び上部電極を順に形成してなるキャパシタと、少なくと も前記キャパシタ誘電体層と前記下部バリア層とを覆う上部バリア層とを有し、前記半 導体素子の一方の面上に実装された容量素子と、
を有することを特徴とする半導体装置。
[15] 前記容量素子が、前記半導体素子に対するデカップリングキャパシタとして機能す ることを特徴とする請求項 14に記載の半導体装置。
[16] ダイパッド及びリードを有するリードフレームを備え、
前記半導体素子の他方の面が前記ダイパッド上に固着され、前記半導体素子の一 方の面のボンディングパッドと前記リードとが金属細線によってワイヤボンディングさ れると共に、少なくとも前記容量素子、前記半導体素子、及び前記金属細線が封止 体によって封止されたことを特徴とする請求項 14に記載の半導体装置。
[17] 支持基板の上に基材を形成する工程と、
前記基材の上に下部バリア層を形成する工程と、
前記下部バリア層の上に、第 1導電層、誘電体層、及び第 2導電層を順に形成する 工程と、 前記第 1導電層、前記誘電体層、及び前記第 2導電層をパターユングして、下部電 極、キャパシタ誘電体層、及び上部電極で構成されるキャパシタを形成する工程と、 少なくとも前記キャパシタ誘電体層と前記下部ノ リア層とを覆う上部バリア層を形成 する工程と、
前記上部バリア層を形成した後に、前記支持基板を除去する工程と、
を有することを特徴とする容量素子の製造方法。
[18] 前記上部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを 特徴とする請求項 17に記載の容量素子の製造方法。
[19] 前記下部バリア層として、前記キャパシタ誘電体層と同じ材料の層を形成することを 特徴とする請求項 17に記載の容量素子の製造方法。
[20] 前記下部バリア層と前記上部バリア層の少なくとも一方として、非晶質金属酸化物 材料、酸化シリコン、及び窒化シリコンのいずれかで構成されることを特徴とする請求 項 17に記載の容量素子の製造方法。
[21] 前記上部バリア層の上に保護層を形成する工程を有することを特徴とする請求項 1
7に記載の容量素子の製造方法。
[22] 前記保護層としてポリイミド樹脂を含む層を形成することを特徴とする請求項 21に 記
載の容量素子の製造方法。
[23] 前記支持基板としてシリコン基板を使用し、
前記支持基板を除去する工程において、フッ酸によって前記シリコン基板をエッチ ングして除去することを特徴とする請求項 17に記載の容量素子の製造方法。
[24] 前記基材を形成する工程は、前記支持基板の上に樹脂を塗布し、該樹脂を熱硬 化させて前記基材とすることにより行われることを特徴とする請求項 17に記載の容量 素子の製造方法。
[25] 前記樹脂として、ポリイミド樹脂、エポキシ樹脂、ビスマレイド 'トリァジン (BT)樹脂、 ポリテトラフルォロエチレン（PTFE)樹脂、ベンゾシクロブテン（BCB)樹脂、アクリル樹 脂、及びジァリルフタレート樹脂のいずれ力、を採用することを特徴とする請求項 24に 記載の容量素子の製造方法。
[26] 前記基材を形成する工程において、前記支持基板の上に密着層を形成し、該密 着層の上に前記基材を形成することを特徴とする請求項 17に記載の容量素子の製 造方法。
[27] 前記密着層として Ti-W合金層を形成することを特徴とする請求項 26に記載の容量 素子の製造方法。
[28] 前記 Ti_W合金層を、基板バイアスを印加する DCスパッタ法により形成することを特 徴とする請求項 27に記載の容量素子の製造方法。
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