JPH06310649A - リードフレーム及びこれを用いた半導体装置並びにリードフレームの製造方法 - Google Patents

リードフレーム及びこれを用いた半導体装置並びにリードフレームの製造方法

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JPH06310649A
JPH06310649A JP9430293A JP9430293A JPH06310649A JP H06310649 A JPH06310649 A JP H06310649A JP 9430293 A JP9430293 A JP 9430293A JP 9430293 A JP9430293 A JP 9430293A JP H06310649 A JPH06310649 A JP H06310649A
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lead frame
tantalum
dielectric
electrode
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Noboru Sakaguchi
登 坂口
Tetsuya Koyama
鉄也 小山
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Abstract

(57)【要約】 【目的】 デカップリングコンデンサーを組み込んだパ
ッケージを容易に得ることができ、高速信号特性等の電
気的特性の優れたリードフレーム、半導体装置を提供す
る。 【構成】 デカップリングコンデンサーとして作用する
誘電体を一体に組み込んだリードフレームであって、酸
化タンタル膜１８の誘電体が電気的絶縁性を有するポリ
イミド膜１６上に被着形成され、前記誘電体に接地プレ
ーン１０および電源ラインに接続する接続用の電極２２
ａ、２２ｂが設けられている。電極２２ｂと接地プレー
ン１０とは貫通穴２４部分でワイヤボンディングによっ
て接続される。酸化タンタル膜１８はタンタル膜１７を
部分的に陽極酸化して形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はリードフレーム及びこれ
を用いた半導体装置並びにリードフレームの製造方法に
関する。
【０００２】
【従来の技術】信号層、電源層、接地層等の複数の層か
ら成る多層リードフレームはその構成上、数十ＭＨｚと
いった高速信号を扱う半導体素子を搭載するパッケージ
に使用されているが、さらに高速な信号を扱う素子を搭
載する場合の問題として電源リードの電位変動によるノ
イズの影響がある。この対策として、半導体装置内で電
源リードと接地リードとの間にデカップリングコンデン
サーを設けることが検討されている。
【０００３】本出願人は先に多層リードフレームで接地
層と電源層との間にデカップリングコンデンサーとして
の誘電体層を作り込んだ多層リードフレームについて提
案した（特願平4-70250 号) 。この多層リードフレーム
は誘電体層として酸化タンタル層あるいは酸化アルミニ
ウム層を設けたもので、その形成にあたっては、リード
フレームの基材にまずタンタルあるいはアルミニウムを
被着し、陽極酸化法によってタンタル、アルミニウムを
酸化して酸化タンタル層、酸化アルミニウム層を設けた
ものである。
【０００４】
【発明が解決しようとする課題】上記のようにタンタル
あるいはアルミニウムを陽極酸化して誘電体層とする方
法は、パッケージ内にデカップリングコンデンサーを一
体に作り込むことができる点で有用であるが、陽極酸化
を行う際に下地のリードフレームの金属が誘電体層に拡
散し、誘電体層の絶縁性や特性の劣化を招くという問題
点がある。このため、タンタル等をリードフレームに被
着する前に誘電体層にリードフレーム金属が拡散するの
を防止するための金属層をリードフレームに被着させる
ような方法をとっている。
【０００５】このように、タンタルあるいはアルミニウ
ムを使用した陽極酸化による従来方法の場合は、好適な
誘電体膜が形成できなかったり、誘電体膜を形成する操
作が複雑になるといった問題点があった。そこで、本発
明はこれら問題点を解消すべくなされたものであり、そ
の目的とするところは、特性的に優れたデカップリング
コンデンサーを組み込んだリードフレームを容易に作成
することができるリードフレームの製造方法、および電
気的特性に優れたリードフレームおよび半導体装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、リードフレーム
として、デカップリングコンデンサーとして作用する誘
電体を一体に組み込んだリードフレームにおいて、前記
誘電体が電気的絶縁性を有する絶縁膜上に被着形成さ
れ、前記誘電体に接地ラインおよび電源ラインに接続す
る接続用の電極が設けられたことを特徴とする。
【０００７】また、前記絶縁膜上にタンタル膜が設けら
れ、該タンタル膜上にデカップリングコンデンサーの誘
電体として作用する酸化タンタル膜が形成され、該酸化
タンタル膜と前記タンタル膜のそれぞれに接続用の電極
が設けられたことを特徴とする。また、前記絶縁膜上に
窒化タンタル膜が設けられ、該窒化タンタル膜上にデカ
ップリングコンデンサーの誘電体として作用する酸化窒
化タンタル膜が形成され、該酸化窒化タンタル膜と前記
窒化タンタル膜のそれぞれに接続用の電極が設けられた
ことを特徴とする。また、前記絶縁膜上にアルミニウム
膜が設けられ、該アルミニウム膜上にデカップリングコ
ンデンサーの誘電体として作用する酸化アルミニウム膜
が形成され、該酸化アルミニウム膜と前記アルミニウム
膜のそれぞれに接続用の電極が設けられたことを特徴と
する。
【０００８】また、半導体装置として、前記リードフレ
ームに半導体チップが搭載され、各々の接続用の電極に
接地ラインと電源ラインがワイヤボンディングにより接
続されたことを特徴とし、前記リードフレームに半導体
チップが搭載され、該半導体チップの接地電極あるいは
電源電極に接続される接続用の電極の一方が、絶縁膜に
設けた貫通穴部分を介して絶縁膜の下面側から誘電体に
電気的に接続する導体膜によって形成されたことを特徴
とする。
【０００９】また、リードフレームの製造方法として、
ポリイミド膜等の電気的絶縁性を有する絶縁膜上に陽極
酸化法によってタンタル、窒化タンタル、アルミニウム
等の酸化物が形成される導電材料を被着形成し、該導電
材料に対し陽極酸化法を適用してその表面にデカップリ
ングコンデンサーの誘電体となる酸化被膜を形成し、該
酸化被膜と前記導電材料とに接地ライン、電源ラインに
接続する接続用の電極を設けたことを特徴とする。ま
た、ポリイミド膜等の電気的絶縁性を有する絶縁膜上に
酸化タンタル、チタン酸ストロンチウム、チタン酸バリ
ウム、ＰＺＴ、ＰＬＺＴ等の誘電体を反応性スパッタリ
ング法によって被着形成し、前記誘電体に接地ライン、
電源ラインに接続する接続用の電極を設けたことを特徴
とする。
【００１０】
【作用】酸化タンタル、酸化アルミニウム等のデカップ
リングコンデンサーとして作用する誘電体を絶縁膜上に
形成することによって、デカップリングコンデンサーを
組み込んだ優れた特性を有するリードフレームとして提
供でき、高速信号特性等の優れた半導体装置として利用
できる。また、絶縁膜上にタンタル、窒化タンタル等の
導電材料を被着し陽極酸化法によって酸化被膜を形成す
ることで容易に誘電体を形成することができる。また、
絶縁膜を設けることによって陽極酸化の際の金属間の拡
散作用を防止することができる。また、反応性スパッタ
リング法によってチタン酸ストロンチウム等の誘電体を
絶縁膜上に形成することによって好適なデカップリング
コンデンサーを組み込んだリードフレームとして提供す
ることができる。
【００１１】
【実施例】以下、本発明の好適な実施例を添付図面に基
づいて詳細に説明する。図１は本発明に係るリードフレ
ームの一実施例の構成を示す説明図である。図で１０は
リードフレームの接地プレーン、１２は信号プレーンで
ある。なお、信号プレーン１２は信号ラインとともに電
源ラインを有しているものである。実施例のリードフレ
ームは接地プレーン１０上の半導体チップの搭載部周囲
にデカップリングコンデンサー１４を組み込んだもの
で、デカップリングコンデンサーはリードフレームとは
別体で形成し、これをリードフレームに組み込んで構成
している。
【００１２】実施例のデカップリングコンデンサー１４
は酸化タンタルを誘電体としたもので、ポリイミド膜１
６上にスパッタリング法等で導電体であるタンタル膜１
７を設け、タンタル膜１７に陽極酸化を施してその表面
に酸化タンタル膜１８を形成したものである。酸化タン
タル膜１８はタンタル膜１７の上面全体に設けるのでは
なく、半導体チップ２０側のタンタル膜１７部分にのみ
設けるようにし、残り部分はタンタル膜のままにする。
【００１３】酸化タンタル膜１８とタンタル膜１７の上
面にはそれぞれデカップリングコンデンサー１４の誘電
体である酸化タンタル膜１８を電源ラインと接地プレー
ン１０との間を電気的に接続するための電極２２ａ、２
２ｂを設ける。電極２２ｂは図のように酸化タンタル膜
１８上に重ならないよう離して設けるようにする。電極
２２ａ、２２ｂはたとえば金電極によって形成する。２
４はポリイミド膜１６およびタンタル膜１７を厚み方向
に貫通して設けた貫通穴である。この貫通穴２４はデカ
ップリングコンデンサー１４を接地プレーン１０上に接
合した後、デカップリングコンデンサー１４の電極２２
ｂと接地プレーン１０との間をワイヤボンディングによ
って接続するためのものである。
【００１４】上記のデカップリングコンデンサー１４を
リードフレームに組み込む際は、デカップリングコンデ
ンサー１４を接地プレーン１０に接合し、デカップリン
グコンデンサー１４の上面に信号プレーン１２を接合す
る。実施例ではデカップリングコンデンサー１４と接地
プレーン１０との間、信号プレーン１２とデカップリン
グコンデンサー１４の間は接着テープ２６、２８によっ
て接合した。
【００１５】上記のようにしてデカップリングコンデン
サー１４を組み込んだリードフレームに半導体チップ２
０を搭載し、半導体チップ２０と信号プレーン１２との
間、半導体チップ２０と接地プレーン１０との間をワイ
ヤボンディングによって接続する。デカップリングコン
デンサー１４部分については半導体チップ２０の電源電
極と電極２２ａとをワイヤボンディングし、貫通穴２４
部分で電極２２ｂと接地プレーン１０とを接続する。こ
れによって、電源電極→電極２２ａ→酸化タンタル膜１
８→タンタル膜１７→電極２２ｂ→接地プレーン１０と
続く回路が形成され、電源電極と接地プレーンとの間に
誘電体層の酸化タンタル膜１８を介在させた構成とする
ことができる。タンタル膜１７は導電体であり、誘電体
の酸化タンタル膜１８はその両面が導体によって挟まれ
た構成になる。
【００１６】なお、実施例では誘電体の酸化タンタル膜
１８を電源電極に接続するため半導体チップ２０を介し
て電極２２ａを電源電極に接続したが、信号プレーン１
２の電源リードをじかに電極２２ａに接続するようにし
てもよい。図２は上記のデカップリングコンデンサーを
組み込んだリードフレームの上面図である。デカップリ
ングコンデンサー１４の上面に接合された信号プレーン
１２のリード１２ａの配置、酸化タンタル膜１８の上面
に形成した電極２２ａおよびタンタル膜１７の上面に形
成した電極２２ｂの配置例を示す。電極２２ｂからは貫
通穴２４部分で下層の接地プレーン１０にワイヤボンデ
ィングされている。
【００１７】図３は上記実施例と同様な構成を有するリ
ードフレームにデカップリングコンデンサー１４を組み
込んだ他の実施例を示す。この実施例では誘電体層であ
る酸化タンタル膜１８の片面を接地プレーン１０に接続
させるため、ポリイミド膜１６の下面からタンタル膜１
７に達する透孔を設け、透孔部分で接地プレーン１０と
電気的に接続するよう構成したことを特徴とする。
【００１８】この実施例のデカップリングコンデンサー
１４を形成する際には、ポリイミド膜１６上にタンタル
膜１７を形成し、陽極酸化法によって上記実施例と同様
に酸化タンタル膜１８を形成した後、ポリイミド膜１６
をエッチングして透孔１６ａを形成し、ポリイミド膜１
６の下面および透孔１６ａの内壁面、タンタル膜１７の
露出面にスパッタリング法等で導体膜３０を形成する。
これによってポリイミド膜１６の下面とタンタル膜１７
が導通する。
【００１９】そして、図３に示すように導電性接着剤３
２を用いて接地プレーン１０にデカップリングコンデン
サー１４を接合することによって、接地プレーン１０と
タンタル膜１７が電気的に接続し、酸化タンタル膜１８
を挟んで電源電極と接地プレーンとが接続される。これ
によって、酸化タンタル膜１８が電源電極と接地プレー
ンとの間に組み込まれる。本実施例の場合も酸化タンタ
ル膜１８の上面に設けた電極２２と電源電極とはワイヤ
ボンディングによって接続するが、接地プレーン１０に
対してはあらかじめ接続されているからワイヤボンディ
ングが不要になるという利点がある。なお、ポリイミド
膜１６をエッチングして透孔１６ａを形成することは簡
単な操作で行えるから、ポリイミド膜１６の下面に電極
を設けることは容易である。
【００２０】本発明に係るデカップリングコンデンサー
１４はポリイミド膜１６を下地としてタンタル膜１７を
形成して陽極酸化法を適用するようにしているから、陽
極酸化の際に従来のように下地金属が悪影響を与えると
いった問題をなくすことができ、良質な誘電体が形成で
きるという特徴がある。これによって、優れた特性のデ
カップリングコンデンサーをリードフレームに組み込む
ことができ、半導体チップ２０を搭載することによって
高速信号特性に優れた半導体装置として提供することが
可能になる。
【００２１】なお、上記実施例では誘電体として酸化タ
ンタルを利用するため、電極を兼ねた下地材としてタン
タルを使用したが、タンタルのかわりに導電材料である
窒化タンタルを被着してもよい。窒化タンタルを使用し
た場合も陽極酸化することによって誘電体の酸化窒化タ
ンタルが形成され、上記例と同様な構成とすることによ
ってデカップリングコンデンサーとして使用することが
できる。また、タンタルのかわりにアルミニウムを使用
することもできる。アルミニウムを使用した場合は陽極
酸化によって酸化アルミニウムが形成され、酸化アルミ
ニウムが誘電体となる。また、上記実施例では窒化タン
タル１７の下地としてポリイミド膜１６を使用したが、
ポリイミド膜１６は電気的絶縁膜として使用したもので
あり、パッケージの特性に適した絶縁膜であれば他の絶
縁材料であってももちろんかまわない。
【００２２】また、上記実施例では誘電体を形成する方
法として下地材を陽極酸化して酸化被膜を形成する方法
によったが、陽極酸化法によらずに、反応性スパッタリ
ング法等を用いて直接誘電体を被着する方法を利用する
こともできる。反応性スパッタリング法を利用する場合
には、酸化タンタルだけでなく、より誘電率の高いチタ
ン酸ストロンチウム、チタン酸バリウム、ＰＺＴ(Pb(Z
r,Ti)O3) 、ＰＬＺＴ((Pb,La)(Zr,Ti)O3)などの材料を
使用することができる。
【００２３】このように反応性スパッタリング法によっ
て誘電体を被着させた場合には、たとえば図３に示す方
法、すなわち、ポリイミド膜１６の上面に誘電体を被着
した後、ポリイミド膜１６を下面側からエッチングして
下面に電極を形成する方法を利用することができる。ま
た、上記実施例は接地プレーン１０と信号プレーン１２
の２層タイプのリードフレームに適用した例であるが、
電源プレーン等を別層に有する３層以上のリードフレー
ムについても同様に適用することができる。
【００２４】また、上記実施例のように絶縁膜を下地と
して誘電体を形成する方法の場合は薄膜技術を利用する
ことによって誘電体をきわめて薄厚に形成できるという
利点がある。たとえば、誘電体としてセラミックの箔を
利用する場合はセラミックが脆いため厚さが100 μm 程
度以上になるのに対し、絶縁膜の下地を利用して薄膜技
術を利用すれば誘電体の厚さは１〜２μm 程度とするこ
とができる。また、デカップリングコンデンサーとして
の誘電体を形成する場合に、下地として金属箔を利用す
る場合とポリイミド膜等の絶縁膜を利用する場合では、
金属箔の場合は変形しやすいことから50μm 程度の厚さ
が必要になるのに対し、絶縁膜の場合には25μm 〜50μ
m 程度の厚さとすることができるから、絶縁膜を利用す
る場合はパッケージの全体厚を薄くする点できわめて効
果的である。
【００２５】
【発明の効果】本発明に係るリードフレーム及びこれを
用いた半導体装置によれば、誘電体を組み込んだパッケ
ージを容易に得ることができ、高速信号特性等に優れた
パッケージとして提供することができる。また、絶縁膜
を基材として陽極酸化法により誘電体を形成する方法あ
るいは反応性スパッタリング法によって誘電体を形成す
る方法によってデカップリングコンデンサーを組み込ん
だパッケージを容易に得ることができる等の著効を奏す
る。
【図面の簡単な説明】
【図１】リードフレームの一実施例の構成を示す説明図
である。
【図２】リードフレームの平面配置を示す説明図であ
る。
【図３】リードフレームの他の実施例の構成を示す説明
図である。
【符号の説明】
１０ 接地プレーン １２ 信号プレーン １４ デカップリングコンデンサー １６ ポリイミド膜 １７ タンタル膜 １８ 酸化タンタル膜 ２０ 半導体チップ ２２、２２ａ、２２ｂ 電極 ２４ 貫通穴 ２６、２８ 接着テープ ３０ 導体膜 ３２ 導電性接着剤
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 デカップリングコンデンサーとして作用
    する誘電体を一体に組み込んだリードフレームにおい
    て、 前記誘電体が電気的絶縁性を有する絶縁膜上に被着形成
    され、前記誘電体に接地ラインおよび電源ラインに接続
    する接続用の電極が各々設けられたことを特徴とするリ
    ードフレーム。
  2. 【請求項２】 絶縁膜上にタンタル膜が設けられ、該タ
    ンタル膜上にデカップリングコンデンサーの誘電体とし
    て作用する酸化タンタル膜が形成され、該酸化タンタル
    膜と前記タンタル膜のそれぞれに接続用の電極が設けら
    れたことを特徴とする請求項１記載のリードフレーム。
  3. 【請求項３】 絶縁膜上に窒化タンタル膜が設けられ、
    該窒化タンタル膜上にデカップリングコンデンサーの誘
    電体として作用する酸化窒化タンタル膜が形成され、該
    酸化窒化タンタル膜と前記窒化タンタル膜のそれぞれに
    接続用の電極が設けられたことを特徴とする請求項１記
    載のリードフレーム。
  4. 【請求項４】 絶縁膜上にアルミニウム膜が設けられ、
    該アルミニウム膜上にデカップリングコンデンサーの誘
    電体として作用する酸化アルミニウム膜が形成され、該
    酸化アルミニウム膜と前記アルミニウム膜のそれぞれに
    接続用の電極が設けられたことを特徴とする請求項１記
    載のリードフレーム。
  5. 【請求項５】 請求項１、２、３または４記載のリード
    フレームに半導体チップが搭載され、各々の接続用の電
    極に接地ラインと電源ラインがワイヤボンディングによ
    り接続されたことを特徴とする半導体装置。
  6. 【請求項６】 請求項１、２、３または４記載のリード
    フレームに半導体チップが搭載され、該半導体チップの
    接地電極あるいは電源電極に接続される接続用の電極の
    一方が、絶縁膜に設けた貫通穴部分を介して絶縁膜の下
    面側から誘電体に電気的に接続する導体膜によって形成
    されたことを特徴とする半導体装置。
  7. 【請求項７】 ポリイミド膜等の電気的絶縁性を有する
    絶縁膜上に陽極酸化法によってタンタル、窒化タンタ
    ル、アルミニウム等の酸化物が形成される導電材料を被
    着形成し、 該導電材料に対し陽極酸化法を適用してその表面にデカ
    ップリングコンデンサーの誘電体となる酸化被膜を形成
    し、 該酸化被膜と前記導電材料とに接地ライン、電源ライン
    に接続する接続用の電極を設けたことを特徴とするリー
    ドフレームの製造方法。
  8. 【請求項８】 ポリイミド膜等の電気的絶縁性を有する
    絶縁膜上に酸化タンタル、チタン酸ストロンチウム、チ
    タン酸バリウム、ＰＺＴ、ＰＬＺＴ等の誘電体を反応性
    スパッタリング法によって被着形成し、 前記誘電体に接地ライン、電源ラインに接続する接続用
    の電極を設けたことを特徴とするリードフレームの製造
    方法。
JP9430293A 1993-04-21 1993-04-21 リードフレーム及びこれを用いた半導体装置並びにリードフレームの製造方法 Pending JPH06310649A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002048433A1 (fr) * 2000-12-13 2002-06-20 Cabot Supermetals K.K. Film anodise de tantale ou de niobium, son procede de formation et condensateur electrolytique l'utilisant
JPWO2006008789A1 (ja) * 2004-07-15 2008-05-01 富士通株式会社 容量素子とその製造方法、及び半導体装置
US7489035B2 (en) 2004-11-09 2009-02-10 Samsung Electronics Co., Ltd. Integrated circuit chip package having a ring-shaped silicon decoupling capacitor
WO2010119687A1 (ja) * 2009-04-15 2010-10-21 昭和電工株式会社 透明導電性材料の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002048433A1 (fr) * 2000-12-13 2002-06-20 Cabot Supermetals K.K. Film anodise de tantale ou de niobium, son procede de formation et condensateur electrolytique l'utilisant
US7223671B2 (en) 2000-12-13 2007-05-29 Cabot Supermetals K.K. Chemical conversion film of tantalum or niobium, method for forming the same and electrolytic capacitor using the same
JPWO2006008789A1 (ja) * 2004-07-15 2008-05-01 富士通株式会社 容量素子とその製造方法、及び半導体装置
JP4499731B2 (ja) * 2004-07-15 2010-07-07 富士通株式会社 容量素子とその製造方法、及び半導体装置
US8264063B2 (en) 2004-07-15 2012-09-11 Fujitsu Limited Capacitive element, method of manufacture of the same, and semiconductor device
US7489035B2 (en) 2004-11-09 2009-02-10 Samsung Electronics Co., Ltd. Integrated circuit chip package having a ring-shaped silicon decoupling capacitor
WO2010119687A1 (ja) * 2009-04-15 2010-10-21 昭和電工株式会社 透明導電性材料の製造方法

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