JPS58164246A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58164246A JPS58164246A JP57046895A JP4689582A JPS58164246A JP S58164246 A JPS58164246 A JP S58164246A JP 57046895 A JP57046895 A JP 57046895A JP 4689582 A JP4689582 A JP 4689582A JP S58164246 A JPS58164246 A JP S58164246A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- semiconductor substrate
- metal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の構造に係ル1%に装置内に大亀な
容量のキャパシターを有する半導体装置の構造に関する
。
容量のキャパシターを有する半導体装置の構造に関する
。
従来のこの種の半導体装置は第1図にその断面を示すよ
うに半導体装置の票子用容器円にキャパシターを設けた
ものである。この半導体装置では。
うに半導体装置の票子用容器円にキャパシターを設けた
ものである。この半導体装置では。
セttvり層1i〜5が2電ネートされ、それらの間に
2層の導電体層6.7を設けて、この2枚の電極間に電
荷を蓄え、キャパシターを構成する。
2層の導電体層6.7を設けて、この2枚の電極間に電
荷を蓄え、キャパシターを構成する。
このような構造の中ヤパシターにおいて、その容量は電
極6,7の面積に比例し、電極間の距離に反比例すゐ・
従って、大容量のキャパシターを実現するためには電極
mstを大きくするか、電極間の距mを小さくすればよ
い。
極6,7の面積に比例し、電極間の距離に反比例すゐ・
従って、大容量のキャパシターを実現するためには電極
mstを大きくするか、電極間の距mを小さくすればよ
い。
ところが、第1図に示すような従来の半導体装置では電
極の面積は容器の寸法によりflJ@され、電極間の距
離もセラ擢!り層3の厚さによシ制限され、その厚さは
一般に薄いものでも0.2〜0.3錦でめゐため、大容
量のキャパシターを構成することは難しい。
極の面積は容器の寸法によりflJ@され、電極間の距
離もセラ擢!り層3の厚さによシ制限され、その厚さは
一般に薄いものでも0.2〜0.3錦でめゐため、大容
量のキャパシターを構成することは難しい。
本発明は上述のような欠点を除去する丸めになされたも
ので69%キャパシターを容器内部に構成しないで、半
導体基板の底面を一電極として設は丸ものである・ 本発明の特徴は、上止表面に半導体素子を構成し喪中導
体基板底面がこの半導体素子O纂lの電源電位に等しい
構造O半導体基板を実装し喪中導体装置において、この
牛導体基板底面Kll電体層を介して金属体層を設け、
この金属体層がIL2の電源電位の電源用配線に電気的
に接続されている半導体i!*にある。この誘電体層は
半導体基板を酸化して容易に得られる。まえ、よ)高い
鋳電率が必豪な場合には、適幽な誘電体を半導体基板紙
面と金属体階O間に介すれば良い。そして金属賞−材に
て半導体基板を容器に固着する構造の場合には、金属体
層の面積が誘電体層の山積より小さいことが望ましい・
このような構造によって半導体基板と金線体層との短絡
を防止で龜る〇以下、本発明の実施例を図画と共に説明
する・1121iN(a)は本発明の一1!施例に用い
られる半導体基板の断面図である・すなわち(−半導体
基板120底面Kil電体層18を設け、該鋳電体階O
下に金属14を設けて半導体基板12と金属層14を一
対の電極として中ヤパシターを構成し九ものである・l
I2図(−は半導体基板12の底面に金属層14’をま
ず設けて、しかる後に誘電体層13゜金属層14を設は
九例である。
ので69%キャパシターを容器内部に構成しないで、半
導体基板の底面を一電極として設は丸ものである・ 本発明の特徴は、上止表面に半導体素子を構成し喪中導
体基板底面がこの半導体素子O纂lの電源電位に等しい
構造O半導体基板を実装し喪中導体装置において、この
牛導体基板底面Kll電体層を介して金属体層を設け、
この金属体層がIL2の電源電位の電源用配線に電気的
に接続されている半導体i!*にある。この誘電体層は
半導体基板を酸化して容易に得られる。まえ、よ)高い
鋳電率が必豪な場合には、適幽な誘電体を半導体基板紙
面と金属体階O間に介すれば良い。そして金属賞−材に
て半導体基板を容器に固着する構造の場合には、金属体
層の面積が誘電体層の山積より小さいことが望ましい・
このような構造によって半導体基板と金線体層との短絡
を防止で龜る〇以下、本発明の実施例を図画と共に説明
する・1121iN(a)は本発明の一1!施例に用い
られる半導体基板の断面図である・すなわち(−半導体
基板120底面Kil電体層18を設け、該鋳電体階O
下に金属14を設けて半導体基板12と金属層14を一
対の電極として中ヤパシターを構成し九ものである・l
I2図(−は半導体基板12の底面に金属層14’をま
ず設けて、しかる後に誘電体層13゜金属層14を設は
九例である。
このような構造の半導体基板を容器に実装した議子を第
3図に示す一1113図において電源用り一ド9a、9
bの間のに設けられたキャパシターの電極は誘電体層1
3の両儒に設けられ喪中導体基#L12と金属体層14
である。なお、ここで金属体層14は金属ロー材16と
素子用容器のメタライズ6とスルーホール8を介して電
源用リード9bと1jjk#llされている。資九、他
の電源用リード9aは半導体素子の電源および半導体基
板と電気的に接続しておけばよい・ 本発明による半導体11mにおいて半導体基板としてS
1主成分とする材料が用いられている場合には、これを
酸化することにより1その底面に容易にSin、等の酸
化膜を設けることができ、この酸化膜t@電体層とすれ
ばよい。なお、Sl中にP等がドープされている際には
酸化膜もP尋を含むガラスとなる◎このような製法によ
る酸化1#LiIJ1m以下の薄いi11電体層となる
丸め、このような構造のキャパシターでは大容量のもの
が得られる・ さらに大容量のキャパシターを得る丸めには81の底面
K S 10mよル誘電率の高い酸化チタン、Il化ア
ルミニウム、チタン酸バリウム、あるいはチツ化ケイ素
、チ曽化タンタル、チ、化ボ曹ン等の酸化膜やチ菅化i
llある−はその他の元素を含む複合ガラスをスパッタ
リング等の方法で設ければよい・あるいは半導体装置の
裏ff1i81面上にアル々ニウム、チタン、タンタル
等の金属を主成分とする金属層を蒸着やスパッタリング
で設は死後に。
3図に示す一1113図において電源用り一ド9a、9
bの間のに設けられたキャパシターの電極は誘電体層1
3の両儒に設けられ喪中導体基#L12と金属体層14
である。なお、ここで金属体層14は金属ロー材16と
素子用容器のメタライズ6とスルーホール8を介して電
源用リード9bと1jjk#llされている。資九、他
の電源用リード9aは半導体素子の電源および半導体基
板と電気的に接続しておけばよい・ 本発明による半導体11mにおいて半導体基板としてS
1主成分とする材料が用いられている場合には、これを
酸化することにより1その底面に容易にSin、等の酸
化膜を設けることができ、この酸化膜t@電体層とすれ
ばよい。なお、Sl中にP等がドープされている際には
酸化膜もP尋を含むガラスとなる◎このような製法によ
る酸化1#LiIJ1m以下の薄いi11電体層となる
丸め、このような構造のキャパシターでは大容量のもの
が得られる・ さらに大容量のキャパシターを得る丸めには81の底面
K S 10mよル誘電率の高い酸化チタン、Il化ア
ルミニウム、チタン酸バリウム、あるいはチツ化ケイ素
、チ曽化タンタル、チ、化ボ曹ン等の酸化膜やチ菅化i
llある−はその他の元素を含む複合ガラスをスパッタ
リング等の方法で設ければよい・あるいは半導体装置の
裏ff1i81面上にアル々ニウム、チタン、タンタル
等の金属を主成分とする金属層を蒸着やスパッタリング
で設は死後に。
陽極化成法で、#金属絶縁膜を形成するか前記チタン酸
バリウム等の誘電体をスバ、りし、絶縁属を形成するか
酸化膜中チッ化展を気相成長させて絶縁膜を形成し九i
i、 *に該絶縁膜と密着力のあるチタン、アル々1ウ
ム、タンタルを蒸着して前記キャパシタを構成すること
が出来る・更にグイマクント性を向上畜せる九め、二、
ケルヤ金等を蒸着してもよ−・ 本発明によh半導体装置の基本的な構造は上述しえよう
なものであ為が、実際に本発明を実施するIMlKは謳
番輸に示すように、半導体紙面に設けられ九−電体層1
mよp金属体層14の面積を小さくし丸刃がよい、WX
31iIlに示す構造では半導体基板12をIl器に固
着する際の金属四−材l墨が半導体基板1tKIi触し
、中ダパシターの両電極間會シ、−トさせることがある
。従りて第4図に示すように予じめ素子用審器のメタラ
イズ6′を半導体基板より小さい寸法に設計してお龜、
半導体基板底面の金属体層14も半導体基板よシ小さい
寸法にしてお龜、キャパシターのショートを防止でき為
構造にしておくことが望ましい・以上は竜ツ117製O
素子用容器を用い九場合の半導体装置であるがプラスチ
ークモールド轡の金属フレームを用いる容器に素子を実
装する際には、第S図、第6図に示す構造とすればよい
。すなわち、半導体基板12を誘電性後着剤(ポリイ建
ド等)19で金属フレームに接着すればよい・この際、
金属7レーム0素子載置1s16は電源用リードと接続
されていることが必IIM件となる・このような構造に
おいて、lII電体電体−19導体基板12と金属フレ
ームの素子載置部16にはさすれ、素子載置部は1つの
電源用リード17に接続され、半導体基板11!は他の
電源用リードillに接続されればよい。
バリウム等の誘電体をスバ、りし、絶縁属を形成するか
酸化膜中チッ化展を気相成長させて絶縁膜を形成し九i
i、 *に該絶縁膜と密着力のあるチタン、アル々1ウ
ム、タンタルを蒸着して前記キャパシタを構成すること
が出来る・更にグイマクント性を向上畜せる九め、二、
ケルヤ金等を蒸着してもよ−・ 本発明によh半導体装置の基本的な構造は上述しえよう
なものであ為が、実際に本発明を実施するIMlKは謳
番輸に示すように、半導体紙面に設けられ九−電体層1
mよp金属体層14の面積を小さくし丸刃がよい、WX
31iIlに示す構造では半導体基板12をIl器に固
着する際の金属四−材l墨が半導体基板1tKIi触し
、中ダパシターの両電極間會シ、−トさせることがある
。従りて第4図に示すように予じめ素子用審器のメタラ
イズ6′を半導体基板より小さい寸法に設計してお龜、
半導体基板底面の金属体層14も半導体基板よシ小さい
寸法にしてお龜、キャパシターのショートを防止でき為
構造にしておくことが望ましい・以上は竜ツ117製O
素子用容器を用い九場合の半導体装置であるがプラスチ
ークモールド轡の金属フレームを用いる容器に素子を実
装する際には、第S図、第6図に示す構造とすればよい
。すなわち、半導体基板12を誘電性後着剤(ポリイ建
ド等)19で金属フレームに接着すればよい・この際、
金属7レーム0素子載置1s16は電源用リードと接続
されていることが必IIM件となる・このような構造に
おいて、lII電体電体−19導体基板12と金属フレ
ームの素子載置部16にはさすれ、素子載置部は1つの
電源用リード17に接続され、半導体基板11!は他の
電源用リードillに接続されればよい。
しかし、このような構造では誘電体層19の厚さを均一
にすることは難しい丸め、キャパシターの移置の製造バ
ラツキが大無くなる。そζで、このバラツキを小さくす
る丸めには、やはシ第2図に示すように、半導体基板1
2に誘電体層13を酸化法ヤスパーメ法により成形して
、謳7図に示すように金1I40−材15で半導体基板
を固着する方がよい、このような構造にすることによ!
D製造バラツキの小さい大容量キャパシターを有する半
導体装置が得られる。
にすることは難しい丸め、キャパシターの移置の製造バ
ラツキが大無くなる。そζで、このバラツキを小さくす
る丸めには、やはシ第2図に示すように、半導体基板1
2に誘電体層13を酸化法ヤスパーメ法により成形して
、謳7図に示すように金1I40−材15で半導体基板
を固着する方がよい、このような構造にすることによ!
D製造バラツキの小さい大容量キャパシターを有する半
導体装置が得られる。
第1脂は従来の半導体装置の断面図%第2脂(−1(ロ
)は本ii@の纂10夷總例O牟導体装置に用いられる
半導体基板011FrlliI組纂3図唸纂2図−)に
示し喪中導体基板を容11に実装し喪中導体装置の断#
7J園、観4園は寥−Oメタライズ層6′が半導体基板
よ〕小さい本斃@O纂2の実施例の亭導体装置o断11
11.謳S図は本発明の纂3の実施例の半導体基板およ
び金属7レームの部分の斜視図、第6図はgiacの半
導体基板および金属フレームの断面図、纂7図は本発明
の第4の実施例の半導体装置1llIOキャパシター形
成部の断面g、eある。 なお−において、l・・・・・・外部リード、2〜b・
旧・・セ2々ψり層、i@’、7・・−・・メタライズ
場。 8m、8b・・・・・・スルーホール59as9b…・
・・容器内部リードmlG・・・・・・半導体素子、1
1・・・・・・ボンディングワイヤ、12・・・・・・
半導体基板、13・・・・・・誘電体層b14−14’
・・・・・・金属体層、16・・・金属ロー材、16・
・・・・・金属フレーム%17・・・・・・電源用リー
ド、18・・・・・・電源用リード、19・・・・・・
誘電性接着剤、である・ 〜 飄 \、− ? 第1図 第2図 第3四 〇 第4図 6 第5図 /2 第6図 75 ノ4 13 摺7図
)は本ii@の纂10夷總例O牟導体装置に用いられる
半導体基板011FrlliI組纂3図唸纂2図−)に
示し喪中導体基板を容11に実装し喪中導体装置の断#
7J園、観4園は寥−Oメタライズ層6′が半導体基板
よ〕小さい本斃@O纂2の実施例の亭導体装置o断11
11.謳S図は本発明の纂3の実施例の半導体基板およ
び金属7レームの部分の斜視図、第6図はgiacの半
導体基板および金属フレームの断面図、纂7図は本発明
の第4の実施例の半導体装置1llIOキャパシター形
成部の断面g、eある。 なお−において、l・・・・・・外部リード、2〜b・
旧・・セ2々ψり層、i@’、7・・−・・メタライズ
場。 8m、8b・・・・・・スルーホール59as9b…・
・・容器内部リードmlG・・・・・・半導体素子、1
1・・・・・・ボンディングワイヤ、12・・・・・・
半導体基板、13・・・・・・誘電体層b14−14’
・・・・・・金属体層、16・・・金属ロー材、16・
・・・・・金属フレーム%17・・・・・・電源用リー
ド、18・・・・・・電源用リード、19・・・・・・
誘電性接着剤、である・ 〜 飄 \、− ? 第1図 第2図 第3四 〇 第4図 6 第5図 /2 第6図 75 ノ4 13 摺7図
Claims (1)
- 【特許請求の範囲】 U)上玉表面に半導体素子を構成し九半導体基板底面が
、前記半導体素子のWXlの電源電位に等しい構造の半
導体基板を賽装し九半導体装置において、#Ik2半導
体基板底面に導電体層を介して金属体層を設け、#金属
体層が第2の電源電位の電源用配線に電気的に接続され
ていることをIf!i黴とする半導体装置。 (2)繭記酵電体層が前記半導体基板を酸化して得られ
九誘電体層であることを特徴とする特許請求の範S第α
)項記載の半導体装置O e)金属ロー材にて半導体素子が容器に固着され、かつ
前記金属体層の面積が、1ItI記酵電体層の面積より
小さいことを特徴とする特許請求の範囲@ (1)項記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57046895A JPS58164246A (ja) | 1982-03-24 | 1982-03-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57046895A JPS58164246A (ja) | 1982-03-24 | 1982-03-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58164246A true JPS58164246A (ja) | 1983-09-29 |
Family
ID=12760092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57046895A Pending JPS58164246A (ja) | 1982-03-24 | 1982-03-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58164246A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
JPH0321048A (ja) * | 1989-06-19 | 1991-01-29 | Kyocera Corp | 半導体素子収納用パッケージ |
FR2680602A1 (fr) * | 1991-08-19 | 1993-02-26 | Samsung Electronics Co Ltd | Dispositif de circuit integre a suppression des bruits d'alimentation. |
WO1997012398A1 (en) * | 1995-09-29 | 1997-04-03 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
-
1982
- 1982-03-24 JP JP57046895A patent/JPS58164246A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
JPH0321048A (ja) * | 1989-06-19 | 1991-01-29 | Kyocera Corp | 半導体素子収納用パッケージ |
FR2680602A1 (fr) * | 1991-08-19 | 1993-02-26 | Samsung Electronics Co Ltd | Dispositif de circuit integre a suppression des bruits d'alimentation. |
WO1997012398A1 (en) * | 1995-09-29 | 1997-04-03 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
US5895966A (en) * | 1995-09-29 | 1999-04-20 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4714952A (en) | Capacitor built-in integrated circuit packaged unit and process of fabrication thereof | |
JPH10303066A (ja) | Cr素子 | |
JPS58164246A (ja) | 半導体装置 | |
JP2001332446A (ja) | コンデンサ | |
JPH01236721A (ja) | セラミック共振子 | |
JP3246166B2 (ja) | 薄膜コンデンサ | |
JP3063412B2 (ja) | 可変コンデンサ | |
JPS61102770A (ja) | コンデンサ内蔵型半導体装置及びその製造方法 | |
JPH0321048A (ja) | 半導体素子収納用パッケージ | |
JP3096055B2 (ja) | 固体電解コンデンサ | |
JPH06310649A (ja) | リードフレーム及びこれを用いた半導体装置並びにリードフレームの製造方法 | |
JPH03250659A (ja) | 半導体素子収納用パッケージ | |
JPS5930509Y2 (ja) | ビ−ムリ−ド型mimキヤパシタ | |
JPS5982753A (ja) | 半導体装置用パツケ−ジ | |
JP2541320B2 (ja) | チップ型圧電共振部品 | |
JPS626675Y2 (ja) | ||
JP2777016B2 (ja) | 半導体素子収納用パッケージ | |
JP2808043B2 (ja) | 半導体素子収納用パッケージ | |
JPH06120368A (ja) | 半導体パッケージ及びこれを用いた半導体装置 | |
JP3187239B2 (ja) | 半導体素子収納用パッケージ | |
JPS605055B2 (ja) | 半導体装置 | |
JP2958211B2 (ja) | 半導体素子収納用パッケージ | |
JPH05335501A (ja) | 半導体装置 | |
JPH0125218B2 (ja) | ||
JP2576010Y2 (ja) | 半導体素子収納用パッケージ |