JPH03250659A - 半導体素子収納用パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子を収容するための半導体素子収納用
パッケージの改良に関するものである。

（従来の技術） 従来、半導体集積回路素子（ＬＳＩ）等の半導体素子を
収容するための半導体素子収納用パンケージは第３図及
び第４図に示すように、アルミナセラミックス等の電気
絶縁材料から成り、その上面にモリブデン（局）、マン
ガン（Ｍｎ）、タングステン（Ｗ）等の高融点金属から
成るメタライズ配線層１２を有する絶縁基体１１と、半
導体素子を外部回路に電気的に接続するために前記メタ
ライズ配線層１２にロウ付けされた外部リード端子１３
と、蓋体１４とから構成されており、絶縁基体１１と蓋
体１４とから成る絶縁容器内部に半導体素子１５が収容
され、気密封止されて半導体装置となる。

かかる従来の半導体素子収納用パッケージは通常、内部
に収容する半導体素子が供給電＃電圧の変動の影響を受
けないようにするために、また内部に収容する半導体素
子を外部回路に整合性よく接続するために容量素子や抵
抗素子が付加されている。

尚、この半導体素子収納用パッケージへの容量素子の付
加は一般に絶縁容器を構成する絶縁基体内部に多層電極
を配し、多層電極間に絶縁基体材料を誘電体として一定
の静電容量を形成したり、絶縁基体の半導体素子を収容
する凹部底面にチタン酸バリウム磁器から成る容量素子
を取着したりすることによって行われており、容量素子
を半導体素子の電源端子と接地端子との間に接続するこ
とによって半導体素子に電源電圧変動の影響が印加され
ないようにしている。

また半導体素子収納用パッケージへの抵抗素子の付加は
、絶縁基体に設けたメタライズ配線層に酸化ルテニウム
（Ｒｅｄ）　、窒化タンタル（ＴａｚＮ）等から成る抵
抗材料をスクリーン印刷法により印刷塗布することによ
って行われており、メタライズ配線層の特性インピーダ
ンスを抵抗素子により調整し、メタライズ配線層の特性
インピーダンスを外部回路の特性インピーダンスに整合
させることによって半導体素子を外部回路に整合性よく
接続できるようにしている。

（発明が解決しようとする課題） しかし乍ら、この従来の半導体素子収納用パッケージに
おては容量素子の付加が絶縁容器を構成する絶縁基体の
内部に多層電極を配することによって行われている場合
、絶縁基体は一般にアルミナセラミックスから成り、該
アルミナセラミ、クスは誘電率が低いことから多層電極
間に形成される静電容量も極めて小さいものとなり、そ
の結果、半導体素子の電源電圧変動に起因する誤動作を
完全に防止することができないという欠点を有していた
。

尚、この欠点を解消するために多層電極の層数や対向面
積を増大させ、多層電極間に形成される静電容量を大き
くすることも考えられるが、電極の層数や面積を増大さ
せるとパッケージ自体の形状が大きくなり、内部に半導
体素子を収容し、半導体装置とすると該半導体装置が極
めて大型なものとなる欠点を誘発する。

また絶縁基体の半導体素子を収容する凹部底面にチタン
酸バリウム磁器から成る容量素子を取着することによっ
て半導体素子収納用パッケージに容量素子を付加した場
合、絶縁基体を形成するアルミナセラミックスと容量素
子を形成するチタン酸バリウム磁器の各々の熱膨張係数
が５．０〜６．５ＸＩＯ−６／　℃及び、１１．Ｏｘ　
１０−６／　℃であり相違することから絶縁基体の凹部
底面に容量素子を取着する際、或いは内部に収容した半
導体素子を作動させた際等において絶縁基体及び容量素
子に熱が印加されると容量素子は絶縁基体に比して大き
く膨張し、その結果、絶縁基体と容量素子の間に熱膨張
量の相違に起因する応力が発生し、該応力によって容量
素子が絶縁基体から剥離したり、容量素子にクラックや
欠け、割れ等が発生したりするという欠点を有していた
。

更に絶縁基体に設けたメタライズ配線層に酸化ルテニウ
ム（Ｒｅｄ）　、窒化タンタル（ＴａｚＮ）等の抵抗材
料をスクリーン印刷法により印刷塗布することによって
抵抗素子を半導体素子収納用パッケージに付加した場合
、スクリーン印刷法は抵抗材料の印刷塗布量に大きなバ
ラツキを有するため、形成される抵抗素子もその抵抗値
が大きくバラツキ、その結果、メタライズ配線層の特性
インピーダンスを所定の値となすことができず、外部回
路との整合が不完全となって半導体素子を正常に作動さ
せることができないという欠点を存していた。

（発明の目的） 本発明は上記欠点に鑑み案出されたもので、その目的は
半導体素子を長期間にわたり誤動作することなく安定に
作動させることができる小型の半導体素子収納用バ・７
ケージを提供することにある。

（課題を解決するための手段） 本発明は半導体素子を収容するための凹部を有する絶縁
基体と蓋体とから成る半導体素子収納用パッケージにお
いて、前記絶縁基体の凹部底面に、サファイアもしくは
シリコンを基体とし、その表面に薄膜形成技術により導
電材料、誘電体材料及び抵抗体材料を被着させて形成し
た容量素子及び抵抗素子を取着したことを特徴とするも
のである。

（実施例） 次に本発明を添付図面に基づき詳細に説明する。

第１図及び第２図は本発明の半導体素子収納用パフケー
ジの一実施例を示し、１は電気絶縁材料より成る絶縁基
体、２は同しく電気絶縁材料より成る蓋体である。この
絶縁基体１と蓋体２とにより半導体素子を収容するため
の容器３が構成される。

前記絶縁基体１は例えば、アルミナセラミ・７クスから
成り、アルミナセラミックスの粉末に適当な有機溶剤、
溶媒を添加混合して泥漿状となすとともにこれをドクタ
ーブレード法を採用することによってグリーンシート（
生シート）を得、最後に前記グリーンシートに適当な打
抜き加工を施すとともに複数枚積層し、高温で焼成する
ことによって製作される。

また前記絶縁基体１はその上面中央部に半導体素子を収
容するための空所を形成する凹部１ａが設けてあり、該
凹部１ａ周辺から上面外周端にかけてメタライズ配線層
４が被着形成されている。

前記メタライズ配線層４は内部に収容する半導体素子を
外部回路に接続する場合の導電路として作用し、該メタ
ライズ配線層４の凹部１ａ周辺には半導体素子５の電極
がボンディングワイヤ６を介して電気的に接続され、ま
たメタライズ配線層４の上面外周端には外部回路に直接
接続される外部リード端子７が銀ロウ等のロウ材を介し
ロウ付けされている。

前記メタライズ配線層４は例えばタングステン（會）、
モリブデン（Ｍｏ）等の高融点金属粉末から成り、該金
属粉末に適当な有機溶剤、溶媒を添加混合して成る金属
ペーストを従来周知のスクリーン印刷等の厚膜手法を採
用することによって絶縁基体１の上面に被着形成される
。

また前記絶縁基体１にロウ付けされた外部リード端子７
は内部に収容する半導体素子５を外部回路と接続する作
用を為し、外部リード端子７を外部回路に電気的に接続
することによって内部に収容した半導体素子５はメタラ
イズ配ｖＡｌｉ４及び外部リード端子７を介し外部回路
と接続されることとなる。

尚、前記外部リード端子７は例えばコバール（Ｆｅ−Ｎ
ｉ−Ｃｏ合金）や４２Ａｌｌｏｙ（Ｆｅ−Ｎｉ合金）等
の金属から成り、従来周知の金属加工法により板状に形
成される。

また前記外部リード端子７はその外表面にニッケル（Ｎ
ｉ）、金（Ａｕ）等から成る良導電性で、且つ耐蝕性に
優れた金属をめっきにより５〜２０μｍの厚さに層着さ
せておくと外部リード端子７の酸化腐食を有効に防止す
るとともに外部リード端子７と外部回路との電気的接続
を良好となすことができる。そのため外部リード端子７
はその外表面にニッケル（Ｎｉ）、金（Ａｕ）等をめっ
きにより層着させておくことが好ましい。

また前記絶縁基体１の上面中央部に設けた凹部１ａ底面
には上面に容量素子９及び抵抗素子１０を有する回路部
材８と半導体素子５が順次取着される。

前記絶縁基体１の凹部１ａ底面に取着される回路部材８
は第２図に示すように、サファイアもしくはシリコンか
ら成る基体８ａの上面に容量素子９と抵抗素子１０とを
被着形成させたものであり、該容量素子９は半導体素子
５に供給される電源電圧の変動を平滑化して半導体素子
５の誤動作を有効に防止する作用を為し、また抵抗素子
１０はメタライズ配線Ｎ４の特性インピーダンスを外部
回路の特性インピーダンスに整合させ、半導体素子５が
外部回路に整合性よく接続するように作用を為す。

尚、前記容量素子９は、具体的にはサファイアもしくは
シリコンから成る基体８ａ上にタンタル（Ｔａ）　、窒
化タンタル（Ｔａ２Ｎ）等を蒸着、スパッタリングによ
り被着させて下部電極９ａを形成し、次に前記下部電極
９ａの上面を陽極酸化法により酸化させ、酸化タンタル
（丁ａｚＯｓ）の誘電体層９ｂを形成し、最後に前記誘
電体層９ｂの上面にクロム−金（Ｃｒ−Ａｕ）を蒸着、
スパッタリングにより被着させ上部電極９ｃを形成する
ことによって形成される。

また前記抵抗素子１０は容量素子９と同様にサファイア
もしくはシリコンから成る基体８ａ上に窒化タンタル（
ＴａｚＮ）等を蒸着、スパッタリングにより被着させて
抵抗体１０ａを形成し、次に前記抵抗体１０ａの上面両
端にクロム−金（Ｃｒ−Ａｕ）を蒸着、スパッタリング
により被着させ電極１０ｂを形成することによって形成
される。

尚、前記容量素子９はその上部電極９ｃ及び下部電極９
ａが半導体素子５の電源端子及び接地端子の各々にポン
ディングワイヤ６を介し電気的に接続され、また抵抗素
子１０の電極１０ｂは半導体素子５の信号端子及び絶縁
基体１に設けたメタライズ配線層４の各々に同しくボン
ディングワイヤ６を介して電気的に接続される。

前記容量素子９及び抵抗素子１０はサファイアもしくは
シリコンから成る基体８ａ上に電極材料、誘電体材料及
び抵抗体材料を薄膜形成技術により被着させることによ
って形成されていることからその熱膨張係数は基体８ａ
を構成するサファイアもしくはシリコンの熱膨張係数（
３，５〜６．５　Ｘ１０−’／　’Ｃ）に依存し、絶縁
基体１と近似したものとなる。

そのためこの容量素子９及び抵抗素子１０を有する回路
部材８を絶縁基体１の凹部１ａ底面に取着し、しかる後
、容量素子９及び抵抗素子１０と絶縁基体１の両者に熱
が印加されたとしても両者はその熱膨張係数が近似する
ことから両者間に応力が発生することはなく、該応力に
よって容量素子９及び抵抗素子１０が絶縁基体１より剥
離したり、容量素子９や抵抗素子１０にクラックや欠け
、割れ等が発生することもない。

また前記容量素子９はその上面に半導体素子５が取着さ
れるが該容量素子９は半導体素子５とも熱膨張係数が近
似するため前述と同様、容Ｎ素子９と半導体素子５との
間に両者の熱膨張係数の相違に起因する応力によって剥
離が発生したり、容量素子９及び半導体素子５にクラッ
クや欠け、割れ等が発生することもない。

更に前記容量素子９はサファイアもしくはシリコンから
成る基体８ａ上に電極材料及び誘電体材料を薄膜形成技
術により被着させることによって形成されていることか
ら誘電体層の厚みを極めて薄くなすことができ、その結
果、容量素子９を小型にして、且つ静電容量を大きくす
ることができる。

そのため絶縁基体１の凹部１ａ底面に容量素子９を配し
たとしても該凹部１ａにおいて容量素子９が占める容積
は非常に少なく、容量素子９を凹部１ａ底面に配するこ
とによって絶縁基体１の形状が大型となることもない。

更にまた抵抗素子１０はサファイアもしくはシリコンか
ら成る基体８ａ上に電極材料及び抵抗体材料を薄膜形成
技術により被着させることによって形成されていること
から抵抗素子１０の抵抗値はハランキの殆どない極めて
正確なものとなすことができ、その結果、メタライズ配
線層４の特性インピーダンスを外部回路の特性インピー
ダンスに正確に整合させることが可能となって半導体素
子５を外部回路に整合性よく接続させることができる。

かくして、この半導体素子収納用パッケージによれば、
絶縁基体１の凹部１ａ底面に取着した回路部材８の容量
素子９上に半導体素子５を取着固定し、該半導体素子５
の電源端子及び接地端子を容量素子９の上部電極及び下
部電極に、他の信号端子を抵抗素子１０の一方の電極に
、抵抗素子１０の他方の電極を外部リード端子７がロウ
付けされたメタライズ配線層４に各々、ボンディングワ
イヤ６を介して接続させ、しかる後、絶縁基体１と蓋体
２とを樹脂等の封止部材を介して接着し、容器３内部に
半導体素子５を気密に封止することによって最終製品と
しての半導体装置が完成する。

（発明の効果） 本発明の半導体素子収納用パッケージによれば、絶縁基
体の半導体素子を収容するための凹部底面に、サファイ
アもしくはシリコンを基体とし、その表面に薄膜形成技
術により電極材料、誘電体材料及び抵抗体材料を被着さ
せて形成した容量素子及び抵抗素子を取着したことから
絶縁基体、容量素子、抵抗素子及び半導体素子の各々の
熱膨張係数をすべて近似した大きさとなすことができ、
その結果、絶縁基体、容量素子、抵抗素子及び半導体素
子に熱が印加されたとしでも容量素子及び抵抗素子が絶
縁基体から、或いは半導体素子が容量素子から剥離する
ことば一切なく、また容量素子、抵抗素子及び半導体素
子にクランクや欠け、割れ等が発生することもない。そ
のため半導体素子収納用パッケージの内部には容量素子
、抵抗素子及び半導体素子を強固に取着収容することが
でき、内部に収容する半導体素子を長期間にわたり誤動
作することなく安定に作動させることが可能となる。

また、前記容量素子は絶縁基体の半導体素子が収容され
る凹部内に取着され、半導体素子の近（に配されている
ことから供給電ａ電圧の変動に起因する半導体素子への
悪影響をより有効に防止することができ、内部に収容す
る半導体素子をより正常、且つ安定に作動させることも
できる。

更に、容量素子は薄膜形成技術により形成されることか
らその形状を小型として、且つ大容量となすことができ
、その結果、絶縁基体の凹部に容量素子を取着したとし
ても該容量素子が占める容積は極めて少なく、半導体装
置の全体形状を小型のものとなすこともできる。

また更に抵抗素子は薄膜形成技術により形成されること
からその抵抗値をバラツキが殆どない所定の値となすこ
とができ、その結果、絶縁基体に設けたメタライズ配線
層の特性インピーダンスを外部回路の特性インピーダン
スに正確に整合させることができ、これによって内部に
収容する半導体素子を外部回路に整合性よく接続するこ
とも可能となる。

【図面の簡単な説明】

第１図は本発明の半導体素子収納用パッケージの一実施
例を示す断面図、第２図は第１図の外部の拡大断面図、
第３図は従来の半導体素子収納用パッケージの断面図、
第４図は第３図に示すパッケージの絶縁基体の平面図で
ある。

Claims (1)

【特許請求の範囲】
1. 　半導体素子を収容するための凹部を有する絶縁基体と
   蓋体とから成る半導体素子収納用パッケージにおいて、
   前記絶縁基体の凹部底面に、サファイアもしくはシリコ
   ンを基体とし、その表面に薄膜形成技術により導電材料
   、誘電体材料及び抵抗体材料を被着させて形成した容量
   素子及び抵抗素子を取着したことを特徴とする半導体素
   子収納用パッケージ。