JP2735759B2 - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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- Parts Printed On Printed Circuit Boards (AREA)
- Non-Adjustable Resistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体素子を収容する半
導体素子収納用パッケージの改良に関するものである。
導体素子収納用パッケージの改良に関するものである。
【０００２】
【従来技術】従来、半導体素子を収容する半導体素子収
納用パッケージは、一般に酸化アルミニウム質焼結体等
の電気絶縁材料から成り、その上面略中央部に半導体素
子を収容するための凹部及び該凹部周辺から外周部にか
けて導出されたタングステン、モリブデン、マンガン等
の高融点金属粉末から成る複数個のメタライズ配線層を
有してなり、絶縁基体の凹部底面に半導体素子をガラ
ス、樹脂、ロウ材等の接着剤を介して接着固定するとと
もに半導体素子の各電極をボンディングワイヤを介して
メタライズ配線層に電気的に接続させ、しかる後、前記
絶縁基体の上面に蓋体をガラス、樹脂等の封止材を介し
て接合させ、絶縁基体と蓋体とから成る容器内部に半導
体素子を気密に封止することによって製品としての半導
体装置となる。
納用パッケージは、一般に酸化アルミニウム質焼結体等
の電気絶縁材料から成り、その上面略中央部に半導体素
子を収容するための凹部及び該凹部周辺から外周部にか
けて導出されたタングステン、モリブデン、マンガン等
の高融点金属粉末から成る複数個のメタライズ配線層を
有してなり、絶縁基体の凹部底面に半導体素子をガラ
ス、樹脂、ロウ材等の接着剤を介して接着固定するとと
もに半導体素子の各電極をボンディングワイヤを介して
メタライズ配線層に電気的に接続させ、しかる後、前記
絶縁基体の上面に蓋体をガラス、樹脂等の封止材を介し
て接合させ、絶縁基体と蓋体とから成る容器内部に半導
体素子を気密に封止することによって製品としての半導
体装置となる。
【０００３】しかしながら、この従来の半導体素子収納
用パッケージは絶縁基体に設けたメタライズ配線層がタ
ングステンやモリブデン、マンガンにより形成されてお
り、内部に収容する半導体素子から見たメタライズ配線
層のインピーダンスが半導体素子の特性インピーダンス
に比べて低くなっていることからメタライズ配線層に半
導体素子の電極を接続させ、メタライズ配線層を介して
半導体素子に電気信号の出し入れを行った場合、前記半
導体素子の特性インピーダンスと半導体素子側からみた
メタライズ配線層のインピーダンスとが不整合であるこ
とに起因してメタライズ配線層を伝わる電気信号に反射
によるノイズや減衰が発生し、半導体素子を正常に作動
させることができないという欠点を有していた。
用パッケージは絶縁基体に設けたメタライズ配線層がタ
ングステンやモリブデン、マンガンにより形成されてお
り、内部に収容する半導体素子から見たメタライズ配線
層のインピーダンスが半導体素子の特性インピーダンス
に比べて低くなっていることからメタライズ配線層に半
導体素子の電極を接続させ、メタライズ配線層を介して
半導体素子に電気信号の出し入れを行った場合、前記半
導体素子の特性インピーダンスと半導体素子側からみた
メタライズ配線層のインピーダンスとが不整合であるこ
とに起因してメタライズ配線層を伝わる電気信号に反射
によるノイズや減衰が発生し、半導体素子を正常に作動
させることができないという欠点を有していた。
【０００４】特に、上記欠点はコンピューター等、情報
処理装置の高速情報処理化が進み、メタライズ配線層を
介して半導体素子に出し入れされる電気信号が高周波領
域のものとなるとより顕著となった。
処理装置の高速情報処理化が進み、メタライズ配線層を
介して半導体素子に出し入れされる電気信号が高周波領
域のものとなるとより顕著となった。
【０００５】そこで上記欠点を解消するために絶縁基体
の凹部周辺に抵抗体を薄膜形成技術により形成し、これ
を各メタライズ配線層に直列に接続することによって半
導体素子側からみたメタライズ配線層のインピーダンス
を半導体素子の特性インピーダンスに整合させることが
試みられている。
の凹部周辺に抵抗体を薄膜形成技術により形成し、これ
を各メタライズ配線層に直列に接続することによって半
導体素子側からみたメタライズ配線層のインピーダンス
を半導体素子の特性インピーダンスに整合させることが
試みられている。
【０００６】
【発明が解決しようとする課題】しかしながら、絶縁基
体の凹部周辺はその余剰面積が極めて狭く、広面積の抵
抗体を形成することができないため抵抗体の抵抗値が所
定値より小さく成り、その結果、抵抗体によってメタラ
イズ配線層のインピーダンスを半導体素子の特性インピ
ーダンスに完全に整合させるのができず、半導体素子に
メタライズ配線層を介して電気信号を出し入れすると未
だ電気信号に反射によるノイズや減衰が発生し、半導体
素子を安定に作動させることができないという課題を有
する。
体の凹部周辺はその余剰面積が極めて狭く、広面積の抵
抗体を形成することができないため抵抗体の抵抗値が所
定値より小さく成り、その結果、抵抗体によってメタラ
イズ配線層のインピーダンスを半導体素子の特性インピ
ーダンスに完全に整合させるのができず、半導体素子に
メタライズ配線層を介して電気信号を出し入れすると未
だ電気信号に反射によるノイズや減衰が発生し、半導体
素子を安定に作動させることができないという課題を有
する。
【０００７】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は絶縁基体の半導体素子を収容する凹部周
辺の狭い領域に高抵抗値の抵抗体を形成し、該抵抗体を
配線層に直列に接続させ、配線層のインピーダンスを半
導体素子の特性インピーダンスに整合させることによっ
て配線層を介して半導体素子に出し入れされる電気信号
にノイズや減衰が発生するのを有効に防止し、これによ
って半導体素子を長期間にわたり正常、かつ安定に作動
させることができる半導体素子収納用パッケージを提供
することにある。
で、その目的は絶縁基体の半導体素子を収容する凹部周
辺の狭い領域に高抵抗値の抵抗体を形成し、該抵抗体を
配線層に直列に接続させ、配線層のインピーダンスを半
導体素子の特性インピーダンスに整合させることによっ
て配線層を介して半導体素子に出し入れされる電気信号
にノイズや減衰が発生するのを有効に防止し、これによ
って半導体素子を長期間にわたり正常、かつ安定に作動
させることができる半導体素子収納用パッケージを提供
することにある。
【０００８】
【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、上面の略中央部に半導体素子を収容す
るための凹部を有するとともに該凹部周辺から外周部に
かけて複数個の配線層が形成されている絶縁基体と、前
記凹部周辺で各配線層に直列に接続されている薄膜形成
技術によって形成された抵抗体と、前記絶縁基体の上面
に取着され、前記凹部を塞ぐ蓋体とから成り、前記抵抗
体は開孔平面積が５００乃至１００００μｍ2 の孔が複
数個、全開孔平面積が抵抗体の全平面積に対し５乃至８
０％となるようにメッシュ状に形成されていることを特
徴とするものである。
用パッケージは、上面の略中央部に半導体素子を収容す
るための凹部を有するとともに該凹部周辺から外周部に
かけて複数個の配線層が形成されている絶縁基体と、前
記凹部周辺で各配線層に直列に接続されている薄膜形成
技術によって形成された抵抗体と、前記絶縁基体の上面
に取着され、前記凹部を塞ぐ蓋体とから成り、前記抵抗
体は開孔平面積が５００乃至１００００μｍ2 の孔が複
数個、全開孔平面積が抵抗体の全平面積に対し５乃至８
０％となるようにメッシュ状に形成されていることを特
徴とするものである。
【０００９】
【作用】本発明の半導体素子収納用パッケージによれ
ば、薄膜形成技術により形成される抵抗体を開孔平面積
が５００乃至１００００μｍ2 の孔を複数個、全開孔平
面積が抵抗体の全平面積に対し５乃至８０％となるよう
にメッシュ状に形成したことから平面積を狭くして抵抗
値を高いものとなすことができる。
ば、薄膜形成技術により形成される抵抗体を開孔平面積
が５００乃至１００００μｍ2 の孔を複数個、全開孔平
面積が抵抗体の全平面積に対し５乃至８０％となるよう
にメッシュ状に形成したことから平面積を狭くして抵抗
値を高いものとなすことができる。
【００１０】そのためこの抵抗体を有する配線基板を半
導体素子収納用パッケージの絶縁基体に適用した場合、
絶縁基体に配設した配線層のインピーダンスを半導体素
子の特性インピーダンスに正確に整合させることがで
き、その結果、配線層を介して半導体素子に出し入れさ
れる電気信号にノイズや減衰が発生するのを有効に防止
することが可能となる。
導体素子収納用パッケージの絶縁基体に適用した場合、
絶縁基体に配設した配線層のインピーダンスを半導体素
子の特性インピーダンスに正確に整合させることがで
き、その結果、配線層を介して半導体素子に出し入れさ
れる電気信号にノイズや減衰が発生するのを有効に防止
することが可能となる。
【００１１】
【実施例】次に本発明の半導体素子収納用パッケージを
図に基づき説明する。
図に基づき説明する。
【００１２】図１乃至図３は本発明の半導体素子収納用
パッケージの一実施例を示し、１は電気絶縁材料から成
る絶縁基体であり、２は同じく電気絶縁材料から成る蓋
体である。この絶縁基体１と蓋体２とで半導体素子を収
容するための容器が構成される。
パッケージの一実施例を示し、１は電気絶縁材料から成
る絶縁基体であり、２は同じく電気絶縁材料から成る蓋
体である。この絶縁基体１と蓋体２とで半導体素子を収
容するための容器が構成される。
【００１３】前記絶縁基体1 はその上面略中央部に半導
体素子3 を収容するための空所を形成する凹部1aが設け
てあり、該凹部1a底面には半導体素子3 が樹脂、ガラ
ス、ロウ材等の接着剤を介して載置固定される。
体素子3 を収容するための空所を形成する凹部1aが設け
てあり、該凹部1a底面には半導体素子3 が樹脂、ガラ
ス、ロウ材等の接着剤を介して載置固定される。
【００１４】前記絶縁基体1 は酸化アルミニウム質焼結
体、ムライト質焼結体、窒化アルミニウム質焼結体、炭
化珪素質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば、酸化アルミニウム質焼結体か
ら成る場合は、アルミナ(Al2 O 3 ) 、シリカ(SiO2 )
、カルシア(CaO) 、マグネシア(MgO) 等の原料粉末に
適当な有機溶剤、溶媒を添加混合して泥漿状となすとと
もにこれを従来周知のドクターブレード法やカレンダー
ロール法を採用することによってセラミックグリーンシ
ート( セラミック生シート) を形成し、しかる後、前記
セラミックグリーンシートに適当な打ち抜き加工を施す
とともに複数枚積層し、高温( 約1600℃)で焼成するこ
とによって製作される。
体、ムライト質焼結体、窒化アルミニウム質焼結体、炭
化珪素質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば、酸化アルミニウム質焼結体か
ら成る場合は、アルミナ(Al2 O 3 ) 、シリカ(SiO2 )
、カルシア(CaO) 、マグネシア(MgO) 等の原料粉末に
適当な有機溶剤、溶媒を添加混合して泥漿状となすとと
もにこれを従来周知のドクターブレード法やカレンダー
ロール法を採用することによってセラミックグリーンシ
ート( セラミック生シート) を形成し、しかる後、前記
セラミックグリーンシートに適当な打ち抜き加工を施す
とともに複数枚積層し、高温( 約1600℃)で焼成するこ
とによって製作される。
【００１５】また前記絶縁基体1 には凹部1a周辺部から
容器の外部にかけて導出する複数個のメタライズ配線層
4 が形成されており、該メタライズ配線層4 の凹部1a周
辺部側には半導体素子3 の各電極がボンディングワイヤ
7 を介して接続され、また容器の外部に導出された部位
には外部電気回路と接続される外部リード端子5 が銀ロ
ウ等のロウ材を介し取着されている。
容器の外部にかけて導出する複数個のメタライズ配線層
4 が形成されており、該メタライズ配線層4 の凹部1a周
辺部側には半導体素子3 の各電極がボンディングワイヤ
7 を介して接続され、また容器の外部に導出された部位
には外部電気回路と接続される外部リード端子5 が銀ロ
ウ等のロウ材を介し取着されている。
【００１６】前記メタライズ配線層4 は半導体素子3 の
各電極を外部リード端子5 に電気的に接続させる作用を
為し、タングステン、モリブデン、マンガン等の高融点
金属粉末から成り、該高融点金属粉末に適当な有機溶
剤、溶媒を添加混合して得た金属ペーストを従来周知の
スクリーン印刷法等の厚膜手法を採用し、絶縁基体1 と
成るセラミックグリーンシートに予め印刷塗布しておく
ことによって絶縁基体1の凹部1a周辺部から容器の外部
にかけて導出するよう被着形成される。
各電極を外部リード端子5 に電気的に接続させる作用を
為し、タングステン、モリブデン、マンガン等の高融点
金属粉末から成り、該高融点金属粉末に適当な有機溶
剤、溶媒を添加混合して得た金属ペーストを従来周知の
スクリーン印刷法等の厚膜手法を採用し、絶縁基体1 と
成るセラミックグリーンシートに予め印刷塗布しておく
ことによって絶縁基体1の凹部1a周辺部から容器の外部
にかけて導出するよう被着形成される。
【００１７】尚、前記メタライズ配線層４はその露出す
る表面にニッケル、金等の耐蝕性に優れ、且つロウ材と
の濡れ性が良い金属を1.0 乃至20.0μm の厚みにメッキ
法により層着させておくと、メタライズ配線層4 の酸化
腐食を有効に防止することができるとともにメタライズ
配線層4 への外部リード端子5 のロウ付けを強固となす
ことができる。従って、前記メタライズ配線層4 にはそ
の露出する表面にニッケル、金等を1.0 乃至20.0μm の
厚みに層着させておくことが好ましい。
る表面にニッケル、金等の耐蝕性に優れ、且つロウ材と
の濡れ性が良い金属を1.0 乃至20.0μm の厚みにメッキ
法により層着させておくと、メタライズ配線層4 の酸化
腐食を有効に防止することができるとともにメタライズ
配線層4 への外部リード端子5 のロウ付けを強固となす
ことができる。従って、前記メタライズ配線層4 にはそ
の露出する表面にニッケル、金等を1.0 乃至20.0μm の
厚みに層着させておくことが好ましい。
【００１８】また前記メタライズ配線層4 はその凹部1a
周辺の途中に図2 及び図3 に示す如く、抵抗体6 が直列
に接続されており、該抵抗体6 は例えば、タングステン
ーレニウムから成り、スパッタリング法やイオンプレー
ティング法及びフォトリソグラフィー技術等の薄膜形成
技術を採用することによって所定形状に形成される。
周辺の途中に図2 及び図3 に示す如く、抵抗体6 が直列
に接続されており、該抵抗体6 は例えば、タングステン
ーレニウムから成り、スパッタリング法やイオンプレー
ティング法及びフォトリソグラフィー技術等の薄膜形成
技術を採用することによって所定形状に形成される。
【００１９】前記抵抗体6 はメタライズ配線層4 の半導
体素子3 側からみたインピーダンスを半導体素子3 の特
性インピーダンスに整合させつつ半導体素子3 の各電極
をメタライズ配線層4 に接続させる作用を為す。
体素子3 側からみたインピーダンスを半導体素子3 の特
性インピーダンスに整合させつつ半導体素子3 の各電極
をメタライズ配線層4 に接続させる作用を為す。
【００２０】前記抵抗体6 はまたその内部に多数の開孔
を有するメッシュ状となっており、抵抗体6 全体の平面
積を狭いものとして抵抗値を大きなものとなしている。
そのため絶縁基体1 の凹部1a周辺部の余剰面積が狭くて
も、該凹部1a周辺部に形成される抵抗体6 の抵抗値は大
きなものとなり、これよってメタライズ配線層4 の半導
体素子3 側からみたインピーダンスと半導体素子3 の特
性インピーダンスの整合は抵抗体6 によって完全とな
り、メタライズ配線層4 を介して半導体素子3 に電気信
号を出し入れしたとしても電気信号にノイズや減衰等が
発生することは殆どなく、半導体素子3 を正常、且つ安
定に作動させることが可能となる。
を有するメッシュ状となっており、抵抗体6 全体の平面
積を狭いものとして抵抗値を大きなものとなしている。
そのため絶縁基体1 の凹部1a周辺部の余剰面積が狭くて
も、該凹部1a周辺部に形成される抵抗体6 の抵抗値は大
きなものとなり、これよってメタライズ配線層4 の半導
体素子3 側からみたインピーダンスと半導体素子3 の特
性インピーダンスの整合は抵抗体6 によって完全とな
り、メタライズ配線層4 を介して半導体素子3 に電気信
号を出し入れしたとしても電気信号にノイズや減衰等が
発生することは殆どなく、半導体素子3 を正常、且つ安
定に作動させることが可能となる。
【００２１】尚、前記メッシュ状抵抗体6 は開孔平面積
が500 乃至10000 μm 2 の孔を、全開孔平面積が抵抗体
6 の全平面積に対し5 乃至80％となるように複数個形成
しておくと抵抗体6 を絶縁基体1 に強固に被着させて、
且つ抵抗体6 の抵抗値をメタライズ配線層4 の特性イン
ピーダンスと半導体素子3 の特性インピーダンスとを整
合させるに必要な極めて大きな値となすことができる。
従って、前記メッシュ状抵抗体6 は開孔平面積が500 乃
至10000 μm 2 の孔を、全開孔平面積が抵抗体6 の全平
面積に対し5 乃至80％となるように複数個形成しておく
ことが好ましい。
が500 乃至10000 μm 2 の孔を、全開孔平面積が抵抗体
6 の全平面積に対し5 乃至80％となるように複数個形成
しておくと抵抗体6 を絶縁基体1 に強固に被着させて、
且つ抵抗体6 の抵抗値をメタライズ配線層4 の特性イン
ピーダンスと半導体素子3 の特性インピーダンスとを整
合させるに必要な極めて大きな値となすことができる。
従って、前記メッシュ状抵抗体6 は開孔平面積が500 乃
至10000 μm 2 の孔を、全開孔平面積が抵抗体6 の全平
面積に対し5 乃至80％となるように複数個形成しておく
ことが好ましい。
【００２２】更に前記抵抗体6 が接続されたメタライズ
配線層4 はその一端に外部リード端子5 が銀ロウ等のロ
ウ材を介してロウ付けされており、該外部リード端子5
は内部に収容する半導体素子3 を外部電気回路に接続す
る作用を為し、外部リード端子5 を外部電気回路に接続
させることによって内部に収容される半導体素子3 はボ
ンディングワイヤ7 、抵抗体6 、メタライズ配線層4 及
び外部リード端子5 を介して外部電気回路と電気的に接
続されることとなる。
配線層4 はその一端に外部リード端子5 が銀ロウ等のロ
ウ材を介してロウ付けされており、該外部リード端子5
は内部に収容する半導体素子3 を外部電気回路に接続す
る作用を為し、外部リード端子5 を外部電気回路に接続
させることによって内部に収容される半導体素子3 はボ
ンディングワイヤ7 、抵抗体6 、メタライズ配線層4 及
び外部リード端子5 を介して外部電気回路と電気的に接
続されることとなる。
【００２３】前記外部リード端子5 はコバール金属( 鉄
ーニッケルーコバルト合金) や42アロイ( 鉄ーニッケル
合金) 等の金属材料から成り、コバール金属等のインゴ
ット( 塊) を圧延加工法や打ち抜き加工法等、従来周知
の金属加工法を採用することによって所定の板状に形成
される。
ーニッケルーコバルト合金) や42アロイ( 鉄ーニッケル
合金) 等の金属材料から成り、コバール金属等のインゴ
ット( 塊) を圧延加工法や打ち抜き加工法等、従来周知
の金属加工法を採用することによって所定の板状に形成
される。
【００２４】尚、前記外部リード端子5 はその外表面に
良導電性で、且つ耐蝕性に優れたニッケル、金等の金属
をメッキ法により1.0 乃至20.0μm の厚みに層着させて
おくと、外部リード端子5 の酸化腐食を有効に防止する
とともに外部リード端子5 と外部電気回路との電気的接
続を良好なものとなすことができる。従って、前記外部
リード端子5 はその外表面にニッケル、金等を1.0 乃至
20.0μm の厚みに層着させておくことが好ましい。
良導電性で、且つ耐蝕性に優れたニッケル、金等の金属
をメッキ法により1.0 乃至20.0μm の厚みに層着させて
おくと、外部リード端子5 の酸化腐食を有効に防止する
とともに外部リード端子5 と外部電気回路との電気的接
続を良好なものとなすことができる。従って、前記外部
リード端子5 はその外表面にニッケル、金等を1.0 乃至
20.0μm の厚みに層着させておくことが好ましい。
【００２５】かくして、本発明の半導体素子収納用パッ
ケージによれば、絶縁基体1 の凹部1a底面に半導体素子
3 を接着剤を介して接着固定するとともに半導体素子3
の各電極をメタライズ配線層4 にボンディングワイヤ7
を介して電気的に接続し、しかる後、絶縁基体1 の上面
に蓋体2 を封止材を介して接合させ、絶縁基体1 と蓋体
2 とから成る容器の内部に半導体素子3 を気密に収容さ
せることによって製品としての半導体装置となる。
ケージによれば、絶縁基体1 の凹部1a底面に半導体素子
3 を接着剤を介して接着固定するとともに半導体素子3
の各電極をメタライズ配線層4 にボンディングワイヤ7
を介して電気的に接続し、しかる後、絶縁基体1 の上面
に蓋体2 を封止材を介して接合させ、絶縁基体1 と蓋体
2 とから成る容器の内部に半導体素子3 を気密に収容さ
せることによって製品としての半導体装置となる。
【００２６】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能である。
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能である。
【００２７】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、絶縁基体に配設した配線層に接続される薄膜形
成技術によって形成された抵抗体を開孔平面積が５００
乃至１００００μｍ2 の孔を複数個、全開孔平面積が抵
抗体の全平面積に対し５乃至８０％となるようにメッシ
ュ状に形成したことから各抵抗体を平面積が狭く、かつ
抵抗値を高いものとなすことができる。
よれば、絶縁基体に配設した配線層に接続される薄膜形
成技術によって形成された抵抗体を開孔平面積が５００
乃至１００００μｍ2 の孔を複数個、全開孔平面積が抵
抗体の全平面積に対し５乃至８０％となるようにメッシ
ュ状に形成したことから各抵抗体を平面積が狭く、かつ
抵抗値を高いものとなすことができる。
【図１】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
例を示す断面図である。
【図２】図１に示すパッケージの要部拡大断面図であ
る。
る。
【図３】図１に示すパッケージの抵抗体の部分の平面図
である。
である。
１・・・・・絶縁基体 ２・・・・・蓋体 ３・・・・・半導体素子 ４・・・・・メタライズ配線層 ６・・・・・抵抗体
Claims (1)
- 【請求項１】上面の略中央部に半導体素子を収容するた
めの凹部を有するとともに該凹部周辺から外周部にかけ
て複数個の配線層が形成されている絶縁基体と、前記凹
部周辺で各配線層に直列に接続されている薄膜形成技術
によって形成された抵抗体と、前記絶縁基体の上面に取
着され、前記凹部を塞ぐ蓋体とから成り、前記抵抗体は
開孔平面積が５００乃至１００００μｍ 2 の孔が複数
個、全開孔平面積が抵抗体の全平面積に対し５乃至８０
％となるようにメッシュ状に形成されていることを特徴
とする半導体素子収納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318426A JP2735759B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318426A JP2735759B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体素子収納用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164098A JPH06164098A (ja) | 1994-06-10 |
| JP2735759B2 true JP2735759B2 (ja) | 1998-04-02 |
Family
ID=18099022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4318426A Expired - Fee Related JP2735759B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735759B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021065323A1 (ja) * | 2019-09-30 | 2021-04-08 | 京セラ株式会社 | 回路基板および電子装置 |
-
1992
- 1992-11-27 JP JP4318426A patent/JP2735759B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164098A (ja) | 1994-06-10 |
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