JPH0810952Y2 - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
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- JPH0810952Y2 JPH0810952Y2 JP1990064360U JP6436090U JPH0810952Y2 JP H0810952 Y2 JPH0810952 Y2 JP H0810952Y2 JP 1990064360 U JP1990064360 U JP 1990064360U JP 6436090 U JP6436090 U JP 6436090U JP H0810952 Y2 JPH0810952 Y2 JP H0810952Y2
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- Japan
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- semiconductor element
- base
- package
- mounting portion
- capacitive element
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Packaging Frangible Articles (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は半導体素子を収容するための半導体素子収納
用パッケージの改良に関するものである。
用パッケージの改良に関するものである。
（従来技術） 従来、半導体素子、特に半導体集積回路素子を収容す
るための半導体素子収納用パッケージは、第２図に示す
ように、アルミナセラミックス等の電気絶縁材料から成
り、その上面略中央部に半導体素子15を収容するための
凹部を有し、且つ上面にモリブデン、タングステン等の
高融点金属粉末から成る金属配線層12を有する絶縁基体
11と、半導体素子15を外部回路に電気的に接続するため
に前記金属配線層12に銀ロウ等のロウ材を介し取着され
た外部リード端子13と蓋体14とから構成されており、絶
縁基体11と蓋体14とから成る容器内部に半導体素子15が
収容され、気密封止されて半導体装置となる。
るための半導体素子収納用パッケージは、第２図に示す
ように、アルミナセラミックス等の電気絶縁材料から成
り、その上面略中央部に半導体素子15を収容するための
凹部を有し、且つ上面にモリブデン、タングステン等の
高融点金属粉末から成る金属配線層12を有する絶縁基体
11と、半導体素子15を外部回路に電気的に接続するため
に前記金属配線層12に銀ロウ等のロウ材を介し取着され
た外部リード端子13と蓋体14とから構成されており、絶
縁基体11と蓋体14とから成る容器内部に半導体素子15が
収容され、気密封止されて半導体装置となる。
尚、この従来の半導体素子収納用パッケージは絶縁基
体11の内部に多層電極16を配し、多層電極16間に絶縁基
体材料を誘電体として一定の静電容量を持たせることに
より容量素子を形成するとともに該容量素子を半導体素
子15の電源端子と接地端子との間に接続することによっ
て半導体素子15に電源電圧変動の影響が印加されないよ
うになっている。
体11の内部に多層電極16を配し、多層電極16間に絶縁基
体材料を誘電体として一定の静電容量を持たせることに
より容量素子を形成するとともに該容量素子を半導体素
子15の電源端子と接地端子との間に接続することによっ
て半導体素子15に電源電圧変動の影響が印加されないよ
うになっている。
（考案が解決しようとする課題） しかし乍ら、近時、半導体素子の高密度化、高集積化
が急激に進んでおり、半導体素子の作動時に発する熱量
が極めて大きなものとなってきている。そのためこの半
導体素子を上述した従来の半導体素子収納用パッケージ
に収容した場合、パッケージの絶縁基体を構成するアル
ミナセラミックスの熱伝導率が約20W/m・Ｋと低いた
め、該絶縁基体を介して半導体素子が作動時に発する熱
を大気中に良好に放散させることができず、その結果、
半導体素子が該素子自身の発する熱によって高温と成
り、半導体素子に熱破壊を起こさせたり、特性に熱変化
を与え、誤動作を生じさせたりするという欠点を招来し
た。
が急激に進んでおり、半導体素子の作動時に発する熱量
が極めて大きなものとなってきている。そのためこの半
導体素子を上述した従来の半導体素子収納用パッケージ
に収容した場合、パッケージの絶縁基体を構成するアル
ミナセラミックスの熱伝導率が約20W/m・Ｋと低いた
め、該絶縁基体を介して半導体素子が作動時に発する熱
を大気中に良好に放散させることができず、その結果、
半導体素子が該素子自身の発する熱によって高温と成
り、半導体素子に熱破壊を起こさせたり、特性に熱変化
を与え、誤動作を生じさせたりするという欠点を招来し
た。
またこの従来の半導体素子収納用パッケージは絶縁基
体が誘電率の低いアルミナセラミックスにより形成され
ているため絶縁基体中に多層電極を配し容量素子を形成
したとしても容量素子はその静電容量が極めて小さいも
のとなり、その結果、半導体素子の電源電圧変動に起因
する誤動作を完全に防止することができないという欠点
も有していた。
体が誘電率の低いアルミナセラミックスにより形成され
ているため絶縁基体中に多層電極を配し容量素子を形成
したとしても容量素子はその静電容量が極めて小さいも
のとなり、その結果、半導体素子の電源電圧変動に起因
する誤動作を完全に防止することができないという欠点
も有していた。
尚、前記絶縁基体中に形成した容量素子の静電容量値
の不足を解消するために絶縁基体内に配した多層電極の
層数や対向面積を増大させ、多層電極間に形成される静
電容量を大きくすることが考えられる。
の不足を解消するために絶縁基体内に配した多層電極の
層数や対向面積を増大させ、多層電極間に形成される静
電容量を大きくすることが考えられる。
しかし乍ら、絶縁基体中に配した多層電極の電極の層
数や対向面積を増大させるとパッケージ自体の形状が大
きくなり、内部に半導体素子を収容し半導体装置とする
と、該半導体装置が極めて大型なものとなる欠点を誘発
してしまう。
数や対向面積を増大させるとパッケージ自体の形状が大
きくなり、内部に半導体素子を収容し半導体装置とする
と、該半導体装置が極めて大型なものとなる欠点を誘発
してしまう。
また一方、絶縁基体中に多層電極を配して容量素子を
形成するのに変えてパッケージの半導体素子が収容され
る凹部内に静電容量が大きなチタン酸バリウム磁器から
成る容量素子を取着することが考えられる。
形成するのに変えてパッケージの半導体素子が収容され
る凹部内に静電容量が大きなチタン酸バリウム磁器から
成る容量素子を取着することが考えられる。
しかし乍ら、半導体素子収納用パッケージを構成する
絶縁基体の半導体素子を収容する凹部底面にチタン酸バ
リウム磁器から成る容量素子を取着した場合、アルミナ
セラミックスから成る絶縁基体、チタン酸バリウム磁器
から成る容量素子及びシリコンから成る半導体素子の各
々の熱膨張係数が7.0×10-6／℃、11.0×10-6／℃及び
3.5×10-6／℃であり、大きく相違することから、絶縁
基体の凹部底面に容量素子を取着する際、或いは容量素
子を取着した絶縁基体の凹部内に半導体素子を取着する
際等において、絶縁基体、容量素子及び半導体素子に熱
が印加されると容量素子は絶縁基体及び半導体素子に比
べて大きく膨張し、その結果、絶縁基体と容量素子の
間、或いは容量素子と半導体素子の間に熱膨張量の相違
に起因する熱応力が発生し、該熱応力によって容量素子
が絶縁基体から、また半導体素子が容量素子から剥離し
たり、容量素子や半導体素子にクラックや欠け、割れ等
が発生したりするという欠点を誘発してしまう。
絶縁基体の半導体素子を収容する凹部底面にチタン酸バ
リウム磁器から成る容量素子を取着した場合、アルミナ
セラミックスから成る絶縁基体、チタン酸バリウム磁器
から成る容量素子及びシリコンから成る半導体素子の各
々の熱膨張係数が7.0×10-6／℃、11.0×10-6／℃及び
3.5×10-6／℃であり、大きく相違することから、絶縁
基体の凹部底面に容量素子を取着する際、或いは容量素
子を取着した絶縁基体の凹部内に半導体素子を取着する
際等において、絶縁基体、容量素子及び半導体素子に熱
が印加されると容量素子は絶縁基体及び半導体素子に比
べて大きく膨張し、その結果、絶縁基体と容量素子の
間、或いは容量素子と半導体素子の間に熱膨張量の相違
に起因する熱応力が発生し、該熱応力によって容量素子
が絶縁基体から、また半導体素子が容量素子から剥離し
たり、容量素子や半導体素子にクラックや欠け、割れ等
が発生したりするという欠点を誘発してしまう。
（考案の目的） 本考案は上記諸欠点に鑑み案出されたもので、その目
的はパッケージの熱伝導を良好とし、内部に収容する半
導体素子が熱破壊したり、特性に熱変化を生じるような
高温となるのを皆無となし、半導体素子を常に正常、且
つ安定に作動させことができる半導体素子収納用パッケ
ージを提供することにある。
的はパッケージの熱伝導を良好とし、内部に収容する半
導体素子が熱破壊したり、特性に熱変化を生じるような
高温となるのを皆無となし、半導体素子を常に正常、且
つ安定に作動させことができる半導体素子収納用パッケ
ージを提供することにある。
また本考案の他の目的はパッケージに容量素子を設
け、供給電源電圧の変動に起因する半導体素子への悪影
響を有効に防止し、半導体素子を安定に作動させること
ができる半導体素子収納用パッケージを提供することに
ある。
け、供給電源電圧の変動に起因する半導体素子への悪影
響を有効に防止し、半導体素子を安定に作動させること
ができる半導体素子収納用パッケージを提供することに
ある。
（課題を解決するための手段） 本考案は上面中央部に半導体素子が載置される載置部
を有する基体上に、該載置部を囲繞するようにして絶縁
枠体を取着して成る半導体素子収納用パッケージにおい
て、前記基体を金属タンタルで形成し、且つ基体の半導
体素子載置部表面に陽極酸化処理によって得られる酸化
タンタルを誘電体とした容量素子を形成したことを特徴
とするものである。
を有する基体上に、該載置部を囲繞するようにして絶縁
枠体を取着して成る半導体素子収納用パッケージにおい
て、前記基体を金属タンタルで形成し、且つ基体の半導
体素子載置部表面に陽極酸化処理によって得られる酸化
タンタルを誘電体とした容量素子を形成したことを特徴
とするものである。
（実施例） 次に本考案を添付図面に示す実施例に基づき詳細に説
明する。
明する。
第１図は本考案の半導体素子収納用パッケージの一実
施例を示し、１は基体、２は絶縁枠体である。
施例を示し、１は基体、２は絶縁枠体である。
前記基体１はその上面中央部に半導体素子３が載置さ
れる載置部1aが設けてあり、該載置部1a上には半導体素
子３が接着材を介し取着される。
れる載置部1aが設けてあり、該載置部1a上には半導体素
子３が接着材を介し取着される。
前記基体１は金属タンタルから成り、該金属タンタル
はその熱伝導率が60.0W/m・Ｋと高く、熱を伝導し易い
ため、基体１の半導体素子載置部1a上に半導体素子３を
取着し、作動させた際、基体１は半導体素子３の発する
熱を直接伝導吸収するとともに該吸収した熱を大気中に
良好に放散し、これによって半導体素子３は高温となっ
て熱破壊したり、特性に熱変化を生じ、誤動作したりす
ることはない。
はその熱伝導率が60.0W/m・Ｋと高く、熱を伝導し易い
ため、基体１の半導体素子載置部1a上に半導体素子３を
取着し、作動させた際、基体１は半導体素子３の発する
熱を直接伝導吸収するとともに該吸収した熱を大気中に
良好に放散し、これによって半導体素子３は高温となっ
て熱破壊したり、特性に熱変化を生じ、誤動作したりす
ることはない。
また前記基体１はその上面中央部に設けた半導体素子
が載置される載置部1a上に容量素子４が取着されてお
り、該容量素子４は半導体素子３に供給される電源電圧
の変動を平滑化し、半導体素子３の誤動作を有効に防止
する作用を為す。
が載置される載置部1a上に容量素子４が取着されてお
り、該容量素子４は半導体素子３に供給される電源電圧
の変動を平滑化し、半導体素子３の誤動作を有効に防止
する作用を為す。
前記容量素子４は金属タンタルから成る基体１自身を
下部電極とし、次に基体１の半導体素子載置部1a表面を
陽極酸化処理することによって厚さ0.1〜0.4μｍの酸化
タンタルを形成し、この酸化タンタルを容量素子４の誘
電体層4aとして基体１か成る下部電極上に被着させ、最
後に前記誘電体層4a上に蒸着やスパッタリング等の薄膜
形成技術によりニッケル、金等の金属を被着させ、上部
電極4bを形成することによって製作される。
下部電極とし、次に基体１の半導体素子載置部1a表面を
陽極酸化処理することによって厚さ0.1〜0.4μｍの酸化
タンタルを形成し、この酸化タンタルを容量素子４の誘
電体層4aとして基体１か成る下部電極上に被着させ、最
後に前記誘電体層4a上に蒸着やスパッタリング等の薄膜
形成技術によりニッケル、金等の金属を被着させ、上部
電極4bを形成することによって製作される。
尚、前記容量素子４はその下部電極（基体１）及び上
部電極4bが半導体素子３の電源端子及び接地端子の各々
にボンディングワイヤ等を介し電気的に接続される。
部電極4bが半導体素子３の電源端子及び接地端子の各々
にボンディングワイヤ等を介し電気的に接続される。
前記容量素子４は基体１の半導体素子載置部1a上に該
載置部1a表面を陽極酸化処理すること及び電極材料を薄
膜形成技術により被着させことによって製作されている
ことからその熱膨張係数は基体１を構成する金属タンタ
ルの熱膨張係数（6.5×10-6／℃）に依存し、基体１と
近似したものとなる。そのためこの容量素子４と基体１
の両者に半導体素子３等が発する熱が印加されたとして
も両者はその熱膨張係数が近似することから両者間に熱
応力が発生することはなく、該熱応力によって容量素子
４が基体１より剥離したり、容量素子４にクラックや欠
け、割れ等を発生することもない。
載置部1a表面を陽極酸化処理すること及び電極材料を薄
膜形成技術により被着させことによって製作されている
ことからその熱膨張係数は基体１を構成する金属タンタ
ルの熱膨張係数（6.5×10-6／℃）に依存し、基体１と
近似したものとなる。そのためこの容量素子４と基体１
の両者に半導体素子３等が発する熱が印加されたとして
も両者はその熱膨張係数が近似することから両者間に熱
応力が発生することはなく、該熱応力によって容量素子
４が基体１より剥離したり、容量素子４にクラックや欠
け、割れ等を発生することもない。
また前記容量素子４はその上面に取着される半導体素
子３とも熱膨張係数が近似し、そのため上述と同様、容
量素子４半導体素子３との間に両者の熱膨張係数の相違
に起因する熱応力によって剥離が発生したり、容量素子
４及び半導体素子３にクラックや欠け、割れ等が発生し
たりすることもない。
子３とも熱膨張係数が近似し、そのため上述と同様、容
量素子４半導体素子３との間に両者の熱膨張係数の相違
に起因する熱応力によって剥離が発生したり、容量素子
４及び半導体素子３にクラックや欠け、割れ等が発生し
たりすることもない。
更に前記容量素子４は基体１の半導体素子載置部1a上
に該載置部1a表面を陽極酸化処理すること及び電極材料
を薄膜形成技術により被着させることによって形成され
ていることから誘電体層4aの厚みを0.1〜0.4μｍの極め
て薄くなすことができ、その結果、容量素子４を小型に
して、且つ静電容量を大きくすることができる。従っ
て、基体１の半導体素子載置部1a上面に容量素子４を取
着したとしても該載置部1aにおいて容量素子４が占める
容積は非常に少なく、容量素子４を載置部1a上面に取着
することによって基体１の形状が大型となることもな
い。
に該載置部1a表面を陽極酸化処理すること及び電極材料
を薄膜形成技術により被着させることによって形成され
ていることから誘電体層4aの厚みを0.1〜0.4μｍの極め
て薄くなすことができ、その結果、容量素子４を小型に
して、且つ静電容量を大きくすることができる。従っ
て、基体１の半導体素子載置部1a上面に容量素子４を取
着したとしても該載置部1aにおいて容量素子４が占める
容積は非常に少なく、容量素子４を載置部1a上面に取着
することによって基体１の形状が大型となることもな
い。
前記基体１はまたその上面外周端に半導体素子が載置
される載置部1aを囲繞するようにして絶縁枠体２が取着
されており、基体１と絶縁枠体２とで半導体素子３を収
容するための空所が形成される。
される載置部1aを囲繞するようにして絶縁枠体２が取着
されており、基体１と絶縁枠体２とで半導体素子３を収
容するための空所が形成される。
前記絶縁枠体２はムライト質焼結体、酸化アルミニウ
ム質焼結体、窒化アルミニウム質焼結体等から成り、絶
縁枠体２が例えばムライト質焼結体から成る場合にはム
ライト（3Al2O3・2SiO2）、シリカ（SiO2）、マグネシ
ア（MgO）、カルシア（CaO）等の原料粉末に適当な有機
溶剤、溶媒を添加混合して泥漿状となすとともにこれを
ドクターブレード法を採用すことによってグリーンシー
ト（生シート）を形成し、しかる後、前記グリーンシー
トに適当な打抜き加工を施すとともに複数枚積層し、約
1400〜1800℃の高温で焼成することによって製作され
る。
ム質焼結体、窒化アルミニウム質焼結体等から成り、絶
縁枠体２が例えばムライト質焼結体から成る場合にはム
ライト（3Al2O3・2SiO2）、シリカ（SiO2）、マグネシ
ア（MgO）、カルシア（CaO）等の原料粉末に適当な有機
溶剤、溶媒を添加混合して泥漿状となすとともにこれを
ドクターブレード法を採用すことによってグリーンシー
ト（生シート）を形成し、しかる後、前記グリーンシー
トに適当な打抜き加工を施すとともに複数枚積層し、約
1400〜1800℃の高温で焼成することによって製作され
る。
また前記絶縁枠体２はその下面にタングステン、モリ
ブデン等の金属から成る金属層５が被着形成されてお
り、該金属層５を基体１の上面に銀ロウ等のロウ材を介
しロウ付けすることによって基体１上に取着される。
ブデン等の金属から成る金属層５が被着形成されてお
り、該金属層５を基体１の上面に銀ロウ等のロウ材を介
しロウ付けすることによって基体１上に取着される。
前記絶縁枠体２を構成するムライト質焼結体や酸化ア
ルミニウム質焼結体、窒化アルミニウム質焼結体等はそ
の熱膨張係数が4.2〜7.0×10-6／℃であり、基体１を構
成する金属タンタルの熱膨張係数（6.5×10-6／℃）と
近似することから基体１に絶縁枠体２をロウ付けした
後、両者に熱が印加されたとしても両者間に熱応力が発
生することはなく、該熱応力によって基体１と絶縁枠体
２との間に剥離を発生することもない。
ルミニウム質焼結体、窒化アルミニウム質焼結体等はそ
の熱膨張係数が4.2〜7.0×10-6／℃であり、基体１を構
成する金属タンタルの熱膨張係数（6.5×10-6／℃）と
近似することから基体１に絶縁枠体２をロウ付けした
後、両者に熱が印加されたとしても両者間に熱応力が発
生することはなく、該熱応力によって基体１と絶縁枠体
２との間に剥離を発生することもない。
前記絶縁枠体２はまたその内部にモリブデン、タング
ステン等の金属から成る金属配線層６が設けてあり、該
金属配線層６は半導体素子３の電極を外部リードピン７
に接続する作用を為し、その一端に外部リードピン７
が、また他端には半導体素子３の電極に接続されたボン
ディングワイヤ８が取着される。
ステン等の金属から成る金属配線層６が設けてあり、該
金属配線層６は半導体素子３の電極を外部リードピン７
に接続する作用を為し、その一端に外部リードピン７
が、また他端には半導体素子３の電極に接続されたボン
ディングワイヤ８が取着される。
尚、前記絶縁枠体２をムライト質焼結体により形成す
ると該ムライト質焼結体は誘電率が6.3（室温1MHz）と
低いため絶縁枠体２に設けた金属配線層６を伝わる電気
信号の伝播速度を速いものとなすことができる。従っ
て、内部に収容する半導体素子３の駆動が高速である場
合には絶縁枠体２をムライト質焼結体で形成することが
好ましい。
ると該ムライト質焼結体は誘電率が6.3（室温1MHz）と
低いため絶縁枠体２に設けた金属配線層６を伝わる電気
信号の伝播速度を速いものとなすことができる。従っ
て、内部に収容する半導体素子３の駆動が高速である場
合には絶縁枠体２をムライト質焼結体で形成することが
好ましい。
また前記絶縁枠体２に設けた金属配線層６に取着され
る外部リードピン７は内部に収容する半導体素子３の各
電極を外部回路に接続する作用を為し、コバールや42Al
loy等の金属をピン状に成したものが使用される。
る外部リードピン７は内部に収容する半導体素子３の各
電極を外部回路に接続する作用を為し、コバールや42Al
loy等の金属をピン状に成したものが使用される。
前記外部リードピン７はその外表面にニッケル、金等
の耐蝕性に優れ、且つ良導電性である金属をメッキによ
り被着させておくと外部リードピン７の酸化腐食を防止
するとともに外部リードピン７と外部回路との電気的接
続を良好と成すことでできる。従って、外部リードピン
７の外表面にはニッケル、金等の耐蝕性に優れ、且つ良
導電性である金属をメッキにより被着させておくことが
好ましい。
の耐蝕性に優れ、且つ良導電性である金属をメッキによ
り被着させておくと外部リードピン７の酸化腐食を防止
するとともに外部リードピン７と外部回路との電気的接
続を良好と成すことでできる。従って、外部リードピン
７の外表面にはニッケル、金等の耐蝕性に優れ、且つ良
導電性である金属をメッキにより被着させておくことが
好ましい。
また前記絶縁枠体２の上面には蓋体９がガラス、樹脂
等の接着剤を介して取着され、これによって半導体素子
収納用パッケージの内部が完全に気密に封止される。
等の接着剤を介して取着され、これによって半導体素子
収納用パッケージの内部が完全に気密に封止される。
かくして絶縁枠体２が取着された基体１の凸状の載置
部1a上に半導体素子３を取着し、半導体素子３の各電極
をワイヤ８を介して金属配線層６に接続すとともに蓋体
９を絶縁枠体２の上面に取着することによって最終製品
である装置となる。
部1a上に半導体素子３を取着し、半導体素子３の各電極
をワイヤ８を介して金属配線層６に接続すとともに蓋体
９を絶縁枠体２の上面に取着することによって最終製品
である装置となる。
（考案の効果） 本考案の半導体素子収納用パッケージによれば、半導
体素子が載置される載置部を有する基体を熱伝導率が6
0.0W/m・Ｋ以上の金属タンタルで形成したことから内部
に収容する半導体素子の発する熱は基体を介して大気中
に良好に放散され、その結果、半導体素子を高温となす
ことは一切なく、半導体素子を長期間にわたり正常、且
つ安定に作動させることができる。
体素子が載置される載置部を有する基体を熱伝導率が6
0.0W/m・Ｋ以上の金属タンタルで形成したことから内部
に収容する半導体素子の発する熱は基体を介して大気中
に良好に放散され、その結果、半導体素子を高温となす
ことは一切なく、半導体素子を長期間にわたり正常、且
つ安定に作動させることができる。
また基体の半導体素子載置部に容量素子が取着され、
該容量素子が半導体素子の近くに配されていることから
供給電源電圧の変動に起因する半導体素子への悪影響を
有効に防止することができ、内部に収容する半導体素子
を正常、且つ安定に作動させることもできる。
該容量素子が半導体素子の近くに配されていることから
供給電源電圧の変動に起因する半導体素子への悪影響を
有効に防止することができ、内部に収容する半導体素子
を正常、且つ安定に作動させることもできる。
更に基体の半導体素子載置部に取着される容量素子は
基体自身を陽極酸化処理することにより形成されること
からその形状を小型として、且つ大容量となすことがで
き、その結果、基体の半導体素子載置部に容量素子を取
着したとしても容量素子が占める容積は極めて少なく、
半導体装置の全体形状を小型のものとなすこともでき
る。
基体自身を陽極酸化処理することにより形成されること
からその形状を小型として、且つ大容量となすことがで
き、その結果、基体の半導体素子載置部に容量素子を取
着したとしても容量素子が占める容積は極めて少なく、
半導体装置の全体形状を小型のものとなすこともでき
る。
第１図は本考案にかかる半導体素子収納用パッケージの
一実施例を示す断面図、第２図は従来の半導体素子収納
用パッケージの断面図である。 １……基体、1a……半導体素子載置部 ２……絶縁枠体、４……容量素子
一実施例を示す断面図、第２図は従来の半導体素子収納
用パッケージの断面図である。 １……基体、1a……半導体素子載置部 ２……絶縁枠体、４……容量素子
Claims (1)
- 【請求項１】上面中央部に半導体素子が載置される載置
部を有する基体上に、該載置部を囲繞するようにして絶
縁枠体を取着して成る半導体素子収納用パッケージにお
いて、前記基体を金属タンタルで形成し、且つ基体の半
導体素子載置部表面に陽極酸化処理によって得られる酸
化タンタルを誘電体とした容量素子を形成したことを特
徴とする半導体素子収納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990064360U JPH0810952Y2 (ja) | 1990-06-18 | 1990-06-18 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990064360U JPH0810952Y2 (ja) | 1990-06-18 | 1990-06-18 | 半導体素子収納用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423146U JPH0423146U (ja) | 1992-02-26 |
| JPH0810952Y2 true JPH0810952Y2 (ja) | 1996-03-29 |
Family
ID=31595235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990064360U Expired - Lifetime JPH0810952Y2 (ja) | 1990-06-18 | 1990-06-18 | 半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810952Y2 (ja) |
-
1990
- 1990-06-18 JP JP1990064360U patent/JPH0810952Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423146U (ja) | 1992-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |