JPH0321048A - 半導体素子収納用パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子を収容するための半導体素子収納用
パソケージの改良に関するものである。

（従来の技術） 従来、半導体装置はその使用に際し供給電源電圧の変動
の影響を受けないようにするため、および半導体装置自
身の動作による電源電圧変動が他の半導体装置に影響を
与えないようにするために容量素子を付加することが多
い。

この半導体装置への容量素子の付加は通常、半導体素子
を収容する半導体素子収納用パソケージの絶縁基体内部
に多層電極を配し、多層電極間に絶縁基体材料を誘電体
として一定の静電容量を形成したり、絶縁基体の半導体
素子を収容する四部底面にチタン酸バリウム磁器から威
る容量素子を取着したりすることによって行われており
、容量素子を半導体素子の電源端子と接地端子との間に
接続することによって半導体素子に電源電圧変動の影響
が印加されないようにしている。

（発明が解決しようとする課題） しかし乍ら、この従来の半導体素子収納用パンケージは
一般にその絶縁基体が誘電率の低いアル５ナセラミソク
スにより形成されており、該絶縁基体中に多層電極を配
した場合、多層電極間に形成される静電容量は極めて小
さく、半導体素子の電源電圧変動に起因する誤動作を完
全に防止することができないという欠点を有していた。

尚、この欠点を改良するために多層電極の層数や対向而
積を増大させ、多層電極間に形成される静電容量を大と
することも考えられるが、電極の層数や面積を増大させ
るとパソケージ自体の形状が大となり、内部に半導体素
子を収容し半導体装置とすると、該半導体装置が極めて
大型なものとなる欠点を誘発する。

また、半導体素子収納用バソケージを構成する絶縁基体
の半導体素子を収容する凹部底面にチタン酸バリウム磁
器から威る容量素子を取着した場合、アル≧ナセラミソ
クスから成る絶縁基体、チタン酸ハリウム磁器から成る
容量素子及びシリコンから成る半導体素子の夫々の熱膨
張係数が５．０〜６．５　ＸＩＯ−６／　’Ｃ、１１．
Ｏ　ｘｌＯ−’／　’ｃ及び３．５×１０−’／　”ｃ
であり、大きく相違することから、絶縁基体の凹部底面
に容量素子を取着ずる際、あるいば容量素子を取着した
絶縁基体の凹部内に半導体素子を取着する際等において
、絶縁基体、容量素子及び半導体素子に熱が印加される
と容量素子は絶縁基体及び半導体素子に比して大きく膨
張し、その結果、絶縁基体と容量素子の間、或いは容量
素子と半導体素子の間に熱膨張量の相違に起因する応力
が発生し、該応力によって容量素子が絶縁基体から、ま
た半導体素子が容量素子から剥離したり、容量素子や半
導体素子にクランクや欠け、割れ等が発生したりすると
いう欠点を有していた。

（発明の目的） 本発明は上記欠点に鑑み案出されたもので、その目的は
半導体素子を長期間にわたり誤動作することなく安定に
作動させることができる小型の半導体素子収納用バノケ
ージを提供することにある。

（課題を解決するための手段） 本発明は半導体素子を収容するための四部を有する絶縁
基体と蓋体とから成る半導体累子収納用バソケージにお
いて、前記絶縁基体の凹部底面に、サファイアもしくは
シリコンを基体とし、その表面に薄膜形成技術により電
極利料及び誘電体刊料を被着させて形成した容量素子を
取着したことを特徴とするものである。

（実施例） 次ぎに本発明を添付図面に基づき詳細に説明す３ ４− る。

第１図及び第２図は本発明の半導体素子収納用パソケー
ジの一実施例を禾し１は電気絶縁材料より成る絶縁基体
、２ば同じく電気絶縁材料より成る蓋体である。この絶
縁基体１と蓋体２とにより半導体素子を収容するための
容器３が構威される。

前記絶縁基体１は例えば、アル≧ナセラξソクスから或
り、アル旦ナセラミソクスの粉末に適当な有機溶剤、溶
媒を添加混合して泥漿状となすとともにこれをドクター
ブレード法を採用することによってグリーンシ一ト（生
シー１ヘ）を形成し、しかる後、前記グリーンシ一トに
適当な打ち抜き加工を施すとともに複数枚積層し、高温
で焼或することによって製作される。

また前記絶縁基体１はその上面中央部に半導体素子を収
容するための空所を形或する四部１ａが設けてあり、該
凹部１ａ底面には容量素子４及び半導体素子５が順次取
着される。

前記絶縁基体１の四部１ａ底面に取着される容量素子４
ば、第２図に示すように、サファイアもしくはシリコン
から戒る基体４ａの上面に薄膜形成技術により電極材料
及び誘電体材料を被着させて形戒したものであり、該容
量素子４は半導体素子５に供給される電ｍ電圧の変動を
平滑化し、半導体素子の誤動作を有効に防止する作用を
為す。

尚、前記容量素子４ば、具体的にはザファイアもしくは
シリコンから戒る基体４ａ上にタンタル（Ｔａ）、窒化
タンタル（ＴａｚＮ）等を蒸着、スパソタリングにより
被着させて下部電極４ｂを形戒し、次ぎに前記下部電極
４ｂの上面を陽極酸化法により酸化させ、酸化タンタル
（Ｔａｚｏｓ）の誘電体層４ｃを形成し、最後に、前記
誘電体層４ｃの上面にクロムー金（ＣｒＡｕ）を蒸着、
スパソタリングにより被着させ上部電極４ｄを形戒する
ことによって形成される。

また、前記容量素子４はその上部電極４ｄ及び下部電極
４ｂが半導体素子５の電源端子及び接地端子の夫々にボ
ンディングワイヤ等を介し電気的に接続される。

前記容量素子４はサファイアもしくはシリコンから成る
基体４ａ上に電極材料及び誘電体材料を蕩５ ６ 膜形或技術により被着させることによって形成されてい
ることからその熱膨張係数は基体４ａを構或するサファ
イアもしくはシリコンの熱膨張係数（３．５〜６．５　
ｘｌＯ−６／　”ｃ）に依存し、絶縁基体１と近似した
ものとなる。そのためこの容量素子４を絶縁基休１の凹
部１ａ底面に取着した場合、容量素子４と絶縁基体１の
両者に熱が印加されたとしても両者はその熱膨張係数が
近似することから両者間に応力が発生することはなく、
該応力によって容量素子４が絶縁基体１より剥離したり
、容量素子４にクラソクや欠け、割れ等を発生ずること
もない。また前記容量素子４はその上面に取着される半
導体素子５とも熱膨張係数が近似し、そのため上述と同
様、容量素子４と半導体素子５との間に両者の熱膨張係
数の相違に起因する応力によって剥離が発生したり、容
量素子４及び半導体素子５にクランクや欠け、割れ等が
発生したりすることもない。更に前記容量素子４はサフ
ァイアもしくはシリコンから成る基体４ａ上に電極材料
及び誘電体材料を薄膜形或技術により被着させることに
よって形成されていることから誘電体層の厚みを極めて
薄くなすことができ、その結果、容量素子４を小型にし
て、且つ静電容量を大きくすることができる。従って、
絶縁基体１の四部１ａ底面に容量素子４を取着したとし
ても該凹部１ａにおいて容量素子４が占める容積は非常
に少なく、容量素子４を凹部１ａ底面に取着することに
よって絶縁基体ｌの形状が大型となることはない。

また、前記バソケージの容器３を構威する絶縁基体１に
はその凹部周辺から側面にかけて金属配線層６が形成さ
れており、該金属配線層６の凹部ｌａ周辺部には半導体
素子５の電極がボンディングワイヤ７を介して電気的に
接続され、また金属配線層６の絶縁基体側面部には外部
回路と接続される外部リード端子８が銀ロウ等のロウ材
を介しロウ付けされている。

前記絶縁基体１に設けられた金属配線層６はタングステ
ン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属籾末から
戒り、該金属粉末に適当な有機溶剤、溶媒を添加ｌ昆合
して成る金属ペーストを従来周知の７ ８ スクリーン印刷法等の厚膜手法を採用することによって
絶縁基体１の上面及び側面に被着形戒される。

前記絶縁基体１の側面にロウ付けされた外部リード端子
８は内部に収容する半導体素子５を外部回路と接続する
作用を為し、外部リード端子８を外部回路に電気的に接
続することによって内部に収容した半導体素子５は金属
配線層６及び外部リード端子８を介し外部回路と接続さ
れることとなる。

尚、前記外部リード端子７はコバール（Ｆｅ−ＮｉＣｏ
合金）や４２Ａ１１ｏｙ（Ｆｅ−Ｎｉ合金）等の金属か
ら成り、従来周知の金属加工法により板状に形成される
。

また前記外部リード端子８の外表面には該外部リード端
子８と外部回路との電気的接続を良好とするために、ま
た外部リード端子８が酸化腐食するのを防止するために
ニソケル（Ｎｉ）、金（Ａｕ）等から成る良導電性で、
且つ耐蝕性に優れた金属がメソキにより被着されている
。

かくして、この半導体素子収納用パソケージによれば、
絶縁基体１の凹部１ａ底面に取着した容量素子４上に半
導体素子５を取着固定し、該半導体素子５の電源端子及
び接地端子を容量素子４の上部電極及び下部電極に、他
の各電極を外部リード端子８がロウ付けされた金属配線
層６に夫々、ホンディングワイヤ７を介して接続させ、
しかる後、絶縁基体基体１と蓋体２とを樹脂等の封止部
制を介して接着し、容器３内部に半導体素子５を気密に
封止することによって最終製品としての半導体装置が完
或する。

（発明の効果） 本発明の半導体素子収納用バソゲージによれば、絶縁基
体の半導体素子を収容するための凹部底面に、サファイ
アもしくはシリコンを基体とし、その表面に薄膜形或技
術により電極材料及び誘電体材料を被着させて形成した
容量素子を取着したことから絶縁基体、容量素子及び半
導体素子の夫々の熱膨張係数をすべて近似した大きさと
なすことができ、その結果、絶縁基体、容量素子及び半
一９ １〇一 導体素子に熱が印加されたとしても容量素子が絶縁基体
から、あるいは半導体素子が容量素子から剥離すること
はなく、また容量素子や半導体素子にクラソクや欠け、
割れ等が発生することも皆無となり、パソケージ内部に
容量素子及び半導体素子を強固に取着収容するのを可能
として、内部に収容する半導体素子を長期間にわたり誤
動作することなく安定に作動させることができる。

また、前記容量素子は絶縁基体の半導体素子が収容され
る凹部内に取着され、半導体素子の近くに配されている
ことから供給電源電圧の変動に起因する半導体素子への
悪影響をより有効に防止することができ、内部に収容す
る半導体素子を正常、かつ安定に作動させることもでき
る。

更に、絶縁基体の凹部底面に取着される容量素子は薄膜
形戒技術により形成されることからその形状を小型とし
て、且つ大容量となすことができ、その結果、絶縁基体
の凹部に容量素子を取着したとしても該容量素子が占め
る容積は極めて少なく、半導体装置の全体形状を小型の
ものとなすこともできる。

【図面の簡単な説明】

第１図は本発明の半導体素子収納用パソケーシの一実施
例を示す断面図、第２図は第１図の九部の拡大断面図で
ある。 １：絶縁基体　　　Ｉａ；凹部 ２：Ｍ体　　　　　４：容量素子

Claims (1)

【特許請求の範囲】
1. 半導体素子を収容するための凹部を有する絶縁基体と蓋
   体とから成る半導体素子収納用パッケージにおいて、前
   記絶縁基体の凹部底面に、サファイアもしくはシリコン
   を基体とし、その表面に薄膜形成技術により電極材料及
   び誘電体材料を被着させて形成した容量素子を取着した
   ことを特徴とする半導体素子収納用パッケージ。